1.本公开涉及半导体技术领域，涉及但不限于一种晶体管阵列及其制造方法、半导体器件及其制造方法。
背景技术：
2.晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(dynamic random access memory，dram)中，用于控制每一存储单元中的电容。
3.相关技术中，晶体管主要包括平面晶体管和填埋式沟道晶体管，然而不论是平面晶体管还是填埋式沟道晶体管，其源极(source，s)和漏极(drain，d)均位于栅极(gate，g)的水平两侧，这种结构下源极和漏极分别占用了不同的位置，使得晶体管的面积较大。另外，在存储器件中，晶体管的源极和漏极形成后会分别连接不同的结构，当源极和漏极位于栅极的水平两侧时，容易导致存储器内部的电路布线复杂，制造工艺难度大。
技术实现要素：
4.有鉴于此，本公开实施例提供一种晶体管阵列及其制造方法、半导体器件及其制造方法。
5.第一方面，本公开实施例提供一种晶体管阵列的制造方法，包括：
6.提供晶圆；
7.在所述晶圆中形成多条沿第一方向延伸的绝缘条；所述绝缘条将部分所述晶圆划分为多条沿所述第一方向延伸的晶体管条；所述第一方向与所述晶圆的表面平行；
8.从所述晶圆的第一表面，对所述晶体管条进行刻蚀，形成呈阵列排布的多个晶体管柱；每一晶体管柱具有与所述绝缘条贴覆的侧壁和暴露的侧壁；
9.在每一所述晶体管柱暴露的侧壁，形成半包围所述晶体管柱的栅极层；
10.在每一所述晶体管柱的第一端，形成所述晶体管的源极；
11.在每一所述晶体管柱的第二端，形成所述晶体管的漏极；其中，所述第一端和所述第二端分别为所述晶体管柱在第二方向上相对的两端，所述源极与所述漏极之间的晶体管柱构成所述晶体管的沟道区；所述第二方向与所述晶圆的表面垂直。
12.上述方案中，所述从所述晶圆的第一表面，对所述晶体管条进行刻蚀，形成呈阵列排布的多个晶体管柱，包括：
13.从所述晶圆的第一表面且沿第二方向，对所述晶体管条进行刻蚀，在相邻的所述绝缘条之间形成第一凹槽；所述第一凹槽将每一晶体管条均划分为多个晶体管柱；多晶体管条对应的多个晶体管柱，形成所述呈阵列排布的多个晶体管柱。
14.上述方案中，所述栅极层包括：栅极氧化层和栅电极；
15.所述在每一所述晶体管柱暴露的侧壁，形成半包围所述晶体管柱的栅极层，包括：
16.在每一所述晶体管柱暴露的侧壁，形成半包围所述晶体管柱的所述栅极氧化层；
17.在所述栅极氧化层周围，形成覆盖所述栅极氧化层的所述栅电极；每一晶体管条被划分的多个晶体管柱的栅电极相互连接，且相互连接的所述栅电极用于作为所述多个晶体管柱对应的同一列晶体管的字线。
18.上述方案中，所述在每一所述晶体管柱暴露的侧壁，形成半包围所述晶体管柱的所述栅极氧化层；包括：
19.通过原位氧化的方式，对所述第一凹槽中暴露的晶体管柱的侧壁进行氧化处理，形成半包围所述晶体管柱的所述栅极氧化层。
20.上述方案中，在所述栅极氧化层周围，形成覆盖所述栅极氧化层的所述栅电极，包括：
21.在所述第一凹槽中沉积导电材料，形成覆盖所述栅极氧化层的所述栅电极。
22.上述方案中，所述在每一所述晶体管柱的第一端，形成所述晶体管的源极，包括：
23.对每一所述晶体管柱靠近所述晶圆的第一表面的第一端进行离子注入，形成每一所述晶体管的源极。
24.上述方案中，所述在每一所述晶体管柱的第二端，形成所述晶体管的漏极，包括：
25.从所述晶圆的第二表面且沿第二方向，对所述晶圆进行减薄处理，以暴露出所述晶体管柱远离所述晶圆第一表面的第二端；其中，所述第二表面为与所述第一表面的相反面；
26.对每一所述晶体管柱的第二端进行离子注入，形成每一所述晶体管的漏极。
27.上述方案中，每一所述晶体管柱位于所述绝缘条的一侧；
28.或者，
29.每一所述晶体管柱部分嵌入所述绝缘条中。
30.上述方案中，每一所述晶体管平行于预设平面的截面形状包括以下任意一种：
31.方形；
32.椭圆；
33.半圆；
34.任意多边形；
35.其中，所述预设平面垂直于所述第二方向
36.上述方案中，所述晶体管的形状为柱形；所述第一端和所述第二端在所述第一方向上的尺寸基本相同，且所述第一端和所述第二端在第三方向上的尺寸基本相同；所述第三方向平行于晶圆表面且与第一方向垂直；
37.或者，
38.所述晶体管的形状为l形；所述第一端和所述第二端在所述第一方向上的尺寸不同，和/或所述第一端和所述第二端在第三方向上的尺寸不同。
39.第二方面，本公开实施例提供一种晶体管阵列，所述晶体管阵列包括：呈阵列排布的多个晶体管和多个绝缘条；
40.所述晶体管包括：
41.沟道区；
42.源极，位于所述沟道区的第一端；
43.漏极，位于所述沟道区的第二端，其中，所述第一端和所述第二端分别为所述沟道
区在第二方向上相对的两端，所述第二方向与用于形成所述晶体管阵列的晶圆的表面垂直；
44.栅极层，半包围所述沟道区；
45.所述绝缘条沿第一方向延伸，且与所述晶体管阵列中一列晶体管均贴覆，所述第一方向平行于所述晶体管阵列的列排布方向。
46.第三方面，本公开实施例提供一种半导体器件的形成方法，所述方法包括：
47.形成至少一个存储器阵列；其中，每一所述存储器阵列至少包括：一个晶体管阵列，所述晶体管阵列包括呈阵列排布的多个晶体管；所述晶体管包括：栅极、源极和漏极；所述晶体管阵列通过本公开实施例提供的晶体管阵列的制造方法制造；
48.形成多条沿第三方向并列排布的位线；其中，每一所述位线与沿第三方向并列排布的多个所述晶体管的源极或者漏极连接，所述位线用于在所述晶体管导通时，对所述存储器单元执行读取或写入操作。
49.第四方面，本公开实施例提供一种半导体器件，包括：
50.至少一个存储器阵列和多条沿第三方向并列排布的位线；
51.每一所述存储器阵列包括：如本公开实施例提供的晶体管阵列；所述晶体管至少包括：栅极、源极和漏极；其中，所述第三方向和所述第一方向相交，所述第三方向和所述第一方向所在的平面垂直于所述第一方向；
52.沿所述第一方向并列排布的多个所述晶体管的栅极连接，用于接收字线电压，并通过所述字线电压控制所述晶体管导通或截止；
53.每一所述位线与沿所述第三方向并列排布的多个所述晶体管的源极或者漏极连接，所述位线用于在所述晶体管导通时，对所述存储器单元执行读取或写入操作。
54.上述方案中，所述存储器阵列还包括：多个电容；
55.所述电容的一端与所述晶体管的漏极或者源极连接，所述电容的另一端接地，所述电容用于存储写入所述存储器阵列的数据。
56.上述方案中，所述存储器阵列还包括：多个电阻；
57.所述电阻连接于所述位线和所述晶体管的源极之间，或者，所述电阻连接于所述位线和所述晶体管的漏极之间，所述电阻用于通过所述位线提供的位线电压调节所述存储器阵列中所存储的数据的状态。
58.本公开实施例提供的晶体管阵列及其制造方法、半导体器件及其制造方法，中晶体管的源极、漏极沿晶圆厚度方向延伸，从而单个晶体管在水平方向上所占的面积减少，单位面积内可设置的晶体管的数量增加，提高了晶体管阵列中晶体管的密度；同时，晶体管的栅极沿着水平方向半包围晶体管沟道，可以增加栅极的控制能力，提升晶体管的性能。且本公开实施例提供的晶体管可以用于形成存储器，由于晶体管的漏极和源极位于晶圆的不同面，如此，可以将存储器中源极和漏极所连接的不同结构分别设计在晶圆的两个面中，即分别设计在晶圆相对的两个面中，从而简化了存储器内部的电路布局，降低了存储器制造的工艺难度。
附图说明
59.在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相
似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
60.图1a为相关技术中平面晶体管的结构示意图；
61.图1b为相关技术中填埋式沟道晶体管的结构示意图；
62.图1c为相关技术中采用平面晶体管形成的dram存储阵列的结构示意图；
63.图1d为相关技术中采用填埋式沟道晶体管形成的dram存储阵列的结构示意图；
64.图2a为本公开实施例提供的一种晶体管阵列的结构示意图；
65.图2b为本公开实施例提供的另一种晶体管阵列的结构示意图；
66.图3为本公开实施例提供的一个晶体管阵列的制造方法的流程示意图；
67.图4a至4o为本公开实施例提供的一种柱形晶体管制造方法的工艺过程示意图；
68.图5a至图5d为本公开实施例提供的几种晶体管沟道处水平截面的结构示意图；
69.图6a至图6d为本公开实施例提供的几种单个晶体管的立体结构示意图；
70.图7a至图7f为本公开实施例提供的一种倒l形晶体管制造方法的工艺过程示意图；
71.图8a为本公开实施例提供的一种半导体器件的结构示意图；
72.图8b为本公开实施例提供的一种半导体器件的局部结构示意图；
73.图8c为本公开实施例提供的一种dram存储阵列的结构示意图；
74.图8d为本公开实施例提供的一种pcm存储阵列的结构示意图；
75.图9为本公开实施例提供的一种半导体器件的形成方法流程示意图。
具体实施方式
76.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对发明的具体技术方案做进一步详细描述。以下实施例用于说明本公开，但不用来限制本公开的范围。
77.在后续的描述中，使用用于表示元件的诸如“模块”或“单元”的后缀仅为了有利于本公开的说明，其本身没有特定的意义。因此，“模块”或“单元”可以混合地使用。
78.相关技术中，主流存储器的晶体管包括平面晶体管(planar)和填埋式沟道晶体管(buried channel array transistor，bcat)，然而不论是平面晶体管还是填埋式沟道晶体管，其结构上，源极和漏极均位于栅极的水平两侧。
79.图1a为相关技术中平面晶体管的结构示意图，图1b为相关技术中填埋式沟道晶体管的结构示意图。如图1a和1b所示，相关技术中的晶体管的源极和漏极分别位于栅极的水平两侧，如此，在水平面上源极和漏极分别占用了不同的位置，使得不论是平面晶体管还是填埋式沟道晶体管的水平面积都较大。
80.另外，由于晶体管可以制备在硅衬底上，因此，晶体管可以被用在各种存储器中，例如，动态随机存取存储器。通常，dram是由多个存储阵列构成，每一个存储阵列主要包括一个晶体管与一个由晶体管所操控的电容，即dram包括1个晶体管1个电容c(1t1c)的存储阵列。
81.图1c为相关技术中采用平面晶体管形成的dram存储阵列的结构示意图，图1d为相关技术中采用填埋式沟道晶体管形成的dram存储阵列的结构示意图。如图1c和1d所示，
dram存储阵列中的晶体管的源极(或漏极)101与位线102连接，漏极(或源极)103与电容104连接。对于采用bcat形成的芯片，通常使用板上芯片封装(chips on board，cob)的方式进行封装，以形成存储器。
82.由于平面晶体管和填埋式沟道晶体管的源极和漏极分别位于栅极水平的两侧，因此，dram存储阵列中的位线和电容也会位于栅极的同一侧，且后续工艺中还需要实现位线、晶体管和电容之间的连接，字线(word line，wl)和晶体管之间连接等，从而导致dram存储器的存储阵列区中，电路布线较复杂，制造工艺难度较大。
83.图2a为本公开实施例提供的一种晶体管阵列200的结构示意图。参照图2a所示，晶体管阵列200包括：呈阵列排布的多个晶体管及多个绝缘条；其中，晶体管包括柱形晶体管210。
84.图2b为本公开实施例提供的另一种晶体管阵列200的结构示意图。参照图2b所示，晶体管阵列200包括：呈阵列排布的多个晶体管及多个绝缘条；其中，晶体管包括l形晶体管220。
85.示例性地，呈阵列排布的多个晶体管的排列方式可包括：沿x轴方向并列设置的n个晶体管，以及沿y轴方向并列设置的m个晶体管，如此，可形成n*m个晶体管组成的晶体管阵列200。可以理解的是，n和m都为自然数，且n和m的取值不同时为1。
86.具体地，图2a为本公开实施例提供的一种柱形晶体管210的结构示意图。参照图2a所示，柱形晶体管210包括：
87.沟道区211；
88.源极212，位于沟道区211的第一端；
89.漏极213，位于沟道区211的第二端，其中，第一端和第二端分别为沟道区211在第二方向上相对的两端，所述第二方向与用于形成所述晶体管阵列的晶圆的表面垂直；
90.栅极层214，半包围所述沟道区211；
91.所述绝缘条215沿第一方向延伸，且与所述晶体管阵列中一列晶体管均贴覆，所述第一方向平行于所述晶体管阵列的列排布方向。
92.可以理解的是，本公开实施例提供的柱形晶体管210具有竖直沟道(即沟道区211)，且柱形晶体管210的源极212和漏极213分别位于竖直沟道相对设置的两端(即第一端和第二端)。这里，源极212和漏极213的位置可互换。
93.示例性地，第一方向可平行于y轴方向，晶体管阵列200的列排布方向可平行于y轴方向，晶体管阵列200的行排布方向可平行于x轴方向。
94.第二方向与用于形成所述晶体管阵列的晶圆的表面垂直，也可以理解为晶圆厚度的方向。示例性地，第二方向可平行于z轴方向。
95.本公开实施例中，栅极层214可以包括栅极氧化层2141和栅电极2142；其中，栅极氧化层2141，用于电隔离沟道区211和栅电极2142。位于同一列的多个晶体管的栅电极可以为一体结构。
96.本公开实施例中，源极212和漏极213分别位于形成沟道区211的晶圆厚度方向上的相对的两端，即本公开实施例提供的柱形晶体管210的源极212和漏极213位于晶圆的相对的两个面中，如此，极大地缩小了晶体管的面积。
97.图3为本公开实施例提供的一种晶体管阵列制造方法的流程示意图。如图3所示，
本公开实施例提供的晶体管阵列的制造方法包括以下步骤：
98.步骤s301：提供晶圆；
99.步骤s302：在所述晶圆中形成多条沿第一方向延伸的绝缘条；所述绝缘条将部分所述晶圆划分为多条沿所述第一方向延伸的晶体管条；所述第一方向与所述晶圆的表面平行；
100.步骤s303：从所述晶圆的第一表面，对所述晶体管条进行刻蚀，形成呈阵列排布的多个晶体管柱；每一晶体管柱具有与所述绝缘条贴覆的侧壁和暴露的侧壁；
101.步骤s304：在每一所述晶体管柱暴露的侧壁，形成半包围所述晶体管柱的栅极层；
102.步骤s305：在每一所述晶体管柱的第一端，形成所述晶体管的源极；
103.步骤s306：在每一所述晶体管柱的第二端，形成所述晶体管的漏极；其中，所述第一端和所述第二端分别为所述晶体管柱在第二方向上相对的两端，所述源极与所述漏极之间的晶体管柱构成所述晶体管的沟道区；所述第二方向与所述晶圆的表面垂直。
104.在一些实施例中，该晶体管可包括柱形晶体管210，接下来请参考图4a至图4o，对本公开实施例提供的柱形晶体管210的制造方法进行进一步地详细说明。
105.首先，请参考图4a，执行步骤s301，提供一晶圆30。该晶圆可包括至少一个上述晶体管阵列形成区域。晶圆的组成材料可包括：硅、锗等半导体材料。
106.在步骤s302中，晶圆的第一表面为与晶圆厚度方向垂直的任意一个表面。
107.这里，定义晶圆的厚度方向或者与晶圆的表面垂直的方向为第二方向。在晶圆垂直于第二方向的顶表面或底表面中定义两彼此相交的第一方向和第三方向，基于第一方向和第三方向可以确定出晶圆垂直于第二方向的顶表面或者底表面。
108.在一些实施例中，第二方向和第三方向相互垂直，如此，第一方向、第二方向和第三方向两两相互垂直。这里，实际应用中，可以定义第一方向为y轴方向，第二方向为z轴方向，第三方向为x轴方向。
109.在一些实施例中，第一方向和第三方向相交但是不垂直，即第二方向和第三方向的夹角可以为任意角度。
110.图4b为本公开实施例提供的晶圆上绝缘条301与晶体管条302交叉排布的立体图。图4c为本公开实施例提供的呈阵列排布的多个晶体管柱的立体图，图4d为图4c中从aa’处剖开的剖视图。
111.这里，所述绝缘条301的材料包括但不限于以下任意一种：氮化硅、氮氧化硅、碳化硅或者二氧化硅。
112.实际应用中，可以通过对晶圆进行刻蚀，得到沿y轴方向延伸的凹槽，然后在凹槽中填充绝缘材料，从而得到交叉排布的绝缘条301与晶体管条302。
113.结合图4c至4d可以看出，在步骤s303中，沿z轴方向，以晶圆的第一表面30
‑
1为刻蚀起点，对晶体管条302进行部分刻蚀，形成呈阵列排布的多个晶体管柱3021。每一晶体管柱3021具有与所述绝缘条贴覆的侧壁和暴露的侧壁。
114.可以理解的是，以晶体管的水平截面为方形为例，当晶体管为第一类半环绕垂直晶体管时，每一晶体管柱3021具有一个与所述绝缘条贴覆的侧壁和三个暴露的侧壁(如图4c所示)；而当晶体管为第二类半环绕垂直晶体管时，每一晶体管柱3021与所述绝缘条贴覆的侧壁比一个侧壁多，同时暴露的侧壁比三个侧壁多(图4c未示出)即每一晶体管柱3021部
分嵌入绝缘条中。
115.在一些实施例中，所述从所述晶圆的第一表面30
‑
1，对所述晶体管条302进行刻蚀，形成呈阵列排布的多个晶体管柱3012，包括：
116.从所述晶圆的第一表面30
‑
1且沿第二方向，对所述晶体管条302进行刻蚀，在相邻的所述绝缘条301之间形成第一凹槽303；所述第一凹槽303将每一晶体管条302均划分为多个晶体管柱3021；多晶体管条302对应的多个晶体管柱3021，形成所述呈阵列排布的多个晶体管柱3021。
117.实际应用中，可以采用干法刻蚀工艺对晶圆进行刻蚀，例如，等离子体刻蚀工艺或者反应离子刻蚀工艺。
118.需要说明的是，参照图4d所示，每晶体管柱3021在z轴方向具有第一预设厚度a，第一预设厚度a小于晶圆的初始厚度b。晶圆的第一表面30
‑
1为晶圆垂直于z轴方向的任意一个面。晶圆还包括与第一表面30
‑
1相对的第二表面30
‑
2。需要指出的是，图4b、4c中仅示出了晶体管柱阵列的局部区域，而省略了晶体管柱下方未被刻穿的部分晶圆。也就是说，本公开实施例中，对晶圆的刻蚀是在晶圆的厚度方向上进行的部分刻蚀，刻蚀过程不会将晶圆刻穿。
119.需要说明的是，一个晶圆上可形成很多个晶体管阵列200，本公开实施例中，为了便于说明，只是示例性地示出了有限个数的晶体管组成的一个晶体管阵列200或其局部区域。
120.图4e为本公开实施例提供的晶圆上呈阵列排布的多个晶体管柱形成栅极氧化层的立体图。图4f为图4e中从aa’处剖开的剖视图。图4g为本公开实施例提供的晶圆上呈阵列排布的多个晶体管柱形成栅极氧化层的立体图。图4h为图4g中从aa’处剖开的剖视图。
121.在步骤s304中，主要在每一所述晶体管3021柱暴露的侧壁，形成半包围所述晶体管柱的栅极层214。
122.在一些实施例中，所述栅极层包括：栅极氧化层和栅电极；
123.所述在每一所述晶体管柱暴露的侧壁，形成半包围所述晶体管柱的栅极层，包括：
124.在每一所述晶体管柱暴露的侧壁，形成半包围所述晶体管柱的所述栅极氧化层；
125.在所述栅极氧化层周围，形成覆盖所述栅极氧化层的所述栅电极。
126.在一些实施例中，如图4e、图4f所示，所述在每一所述晶体管柱3021暴露的侧壁，形成半包围所述晶体管柱的所述栅极氧化层2141；包括：
127.通过原位氧化的方式，对所述第一凹槽303中暴露的晶体管柱的侧壁进行氧化处理，形成半包围所述晶体管柱3021的栅极层的所述栅极氧化层2141。
128.在一些实施例中，如图4g、图4h所示，在所述栅极氧化层2141周围，形成覆盖所述栅极氧化层2141的所述栅电极2142，包括：
129.在所述第一凹槽303中沉积导电材料，形成覆盖所述栅极氧化层2041的所述栅电极2142。
130.需要说明的是，在本公开实施例中，形成的栅极氧化层2141和所述栅电极2142半包围所述晶体管柱3021。这里半包围可以理解的是，由于晶体管柱3021具有与所述绝缘条贴覆的侧壁，该贴覆的侧壁不形成栅极氧化层2141和所述栅电极2142，栅极氧化层2141和所述栅电极2142仅形成在晶体管柱3021暴露的侧壁上。
131.实际应用中，可通过加热或加压的方式，将晶体管柱3031暴露的侧壁进行原位氧化，形成栅极氧化层2142。在一些实施例中，还可通过沉积的方式形成栅极氧化层，该栅极氧化层覆盖晶体管柱3031暴露的侧壁。需要指出的是，通过沉积形成的栅极氧化层2142不仅覆盖晶体管柱3031暴露的侧壁，还覆盖该第一凹槽中的其余区域，此时可以选择性的去除其余区域的栅极氧化层。
132.实际应用中，可以通过化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(physical vapour deposition，pvd)或者原子层沉积(atomic layer deposition，ald)等工艺在刻蚀凹槽中沉积导电材料形成栅电极。
133.示例性地，导电材料可包括多晶硅、导电金属或者导电合金等。导电金属可包括金属钨或者金属铜等。
134.实际应用中，如图4h所示，沿z轴方向，对上述形成的初始栅极氧化层和导电材料同时进行部分刻蚀处理，形成凹槽，剩余的初始栅极氧化层为栅极氧化层2141，剩余的导电材料为栅极2142。
135.实际应用中，上述刻蚀处理的工艺可以采用干法刻蚀技术。
136.图4i为本公开实施例提供的晶圆上呈阵列排布的多个晶体管柱形成源极的立体图。图4j为图4i中从aa’处剖开的剖视图。
137.接下来，执行步骤s305。这里，晶体管柱3021的第一端为晶体管柱在z轴方向上的一端。通过对晶体管柱的第一端进行离子注入，从而形成源极212。
138.在一些实施例中，参考图4i、图4j，所述在每一所述晶体管柱3021的第一端，形成所述晶体管的源极212，包括：
139.对每一所述晶体管柱3021靠近所述晶圆的第一表面30
‑
1的第一端进行离子注入，形成每一所述晶体管的源极212。
140.在一些实施例中，在执行步骤s306之前，晶体管阵列的制造方法还包括：
141.从晶圆的第二表面对晶圆进行减薄处理，直至暴露出晶体管柱第二端为止。
142.如图4k所示，将晶圆倒置，使得晶圆的第一表面30
‑
2相朝上。
143.在一些实施例中，在对晶圆的第二表面30
‑
2进行减薄处理之前，需要先将晶圆的第一表面固定在一支撑结构上，防止在对晶圆的第二表面30
‑
2进行减薄时，破坏晶体管的结构。
144.图4l为本公开实施例提供的对晶圆的第二表面进行减薄后的晶体管的结构示意图，如图4i所示，对晶圆的第二表面30
‑
2进行减薄处理，暴露出了晶体管柱的第二端。
145.图4m为本公开实施例提供的晶圆上呈阵列排布的多个晶体管柱形成漏极的立体图。图4n为图4m对应的剖视图。
146.接下来，参考图4m、图4n，执行步骤s307。具体地，通过对晶体管柱的第二端进行离子注入，从而形成漏极213。
147.在一些实施例中，所述在每一所述晶体管柱的第二端，形成所述晶体管的漏极213，包括：
148.从所述晶圆的第二表面30
‑
2且沿第二方向，对所述晶圆进行减薄处理，以暴露出所述晶体管柱远离所述晶圆第一表面的第二端；其中，所述第二表面为与所述第一表面的相反面；
149.对每一所述晶体管柱的第二端进行离子注入，形成每一所述晶体管的漏极。
150.需要指出的是，源极212和漏极的位置可以互换，并且可以先形成源极212或者先形成漏极。
151.需要说明的是，在晶圆倒置之后，可以对栅极氧化层2141和所述栅电极2142进行回刻蚀，以形成图4m和图4n中示出的仅半包围晶体管柱中部(沟道区)的栅极氧化层2141和所述栅电极2142。在一些实施例中，在执行步骤304之前，或者在执行原位氧化后，可以先在第一凹槽303中填充绝缘材料，然后回刻蚀，以使绝缘材料剩余部分厚度，之后在剩余部分厚度的绝缘层上形成栅极氧化层2141和所述栅电极2142。本公开实施例中，在形成源极212和漏极后，源极212与漏极之间的晶体管柱构成柱形晶体管210的沟道区211。
152.通过本公开实施例提供的制造方法所形成的柱形晶体管210，由于源极212和漏极分别位于沟道区211在第二方向上的第一端和第二端，而第二方向为形成沟道区211的晶圆的厚度方向，如此，极大地缩小了晶体管的面积。
153.在一些实施例中，当本公开实施例提供的柱形晶体管210应用于存储器中时，由于柱形晶体管210的漏极和源极212位于晶圆的不同面，如此，可以将存储器中源极212和漏极所连接的不同结构分别设计在晶圆的两个面中，从而简化了存储器内部的电路布局，降低了存储器制造的工艺难度。
154.在一些实施例中，每一所述晶体管平行于预设平面的截面形状包括以下任意一种：
155.方形；
156.椭圆；
157.半圆；
158.任意多边形；
159.其中，所述预设平面平行于所述第一方向。
160.也就是说，晶体管的沟道区、源极和漏极平行于上述预设平面的截面形状不受限制，包括以下任意一种：方形、椭圆、半圆、任意多边形。
161.在一些实施例中，每一所述晶体管柱位于所述绝缘条的一侧；
162.或者，
163.每一所述晶体管柱部分嵌入所述绝缘条中。
164.这里，所述每一所述晶体管柱位于所述绝缘条的一侧可以理解为第一类半环绕垂直晶体管，所述每一所述晶体管柱部分嵌入所述绝缘条中可以理解为第二类半环绕垂直晶体管。
165.图5a至图5d为本公开实施例提供的几种晶体管沟道处水平截面(即平行于上述预设平面的截面)的结构示意图。其中，图5a示出的是水平截面形状为长方形的第一类半环绕垂直晶体管的截面图；图5b示出的是水平截面形状为半圆形的第一类半环绕垂直晶体管的截面图；图5c示出的是水平截面形状为正方形的第二类半环绕垂直晶体管的截面图；图5d示出的是水平截面形状为椭圆形的第二类半环绕垂直晶体管的截面图。
166.在一些实施例中，所述晶体管的形状为柱形；所述第一端和所述第二端在所述第一方向上的尺寸基本相同，且所述第一端和所述第二端在第三方向上的尺寸基本相同；所述第三方向平行于晶圆表面且与第一方向垂直；
167.或者，
168.所述晶体管的形状为l形；所述第一端和所述第二端在所述第一方向上的尺寸不同，和/或所述第一端和所述第二端在第三方向上的尺寸不同。
169.这里，所述柱形也可以理解为i形，即第一端和第二端在第一方向和第三方向上的尺寸均基本相同；所述l形即第一端和第二端在第一方向和第三方向上至少有一个方向上的尺寸不同。
170.图6a至图6d为本公开实施例提供的几种单个晶体管的立体结构示意图。
171.其中，图6a示出的是柱形的第一类半环绕垂直晶体管的立体图；图6b示出的是柱形的第一类半环绕垂直晶体管的立体图；图6c示出的是l形的第二类半环绕垂直晶体管的立体图；图6d示出的是l形的第二类半环绕垂直晶体管的立体图。
172.需要说明的是，在本公开实施例中，为了简化晶体管阵列的制造流程，如，减少对绝缘物质的填充，将单个晶体管中的绝缘部分连接形成了绝缘条可以理解的是，在实际应用中，图4o中晶体管阵列中的绝缘条215也可以被切割多个与每个晶体管对应的绝缘柱。
173.图2b是本公开实施例提供的一种l形晶体管20的结构示意图。参照图2b所示，l形晶体管220包括：
174.沟道区221；
175.源极222，位于沟道区221的第一端；
176.漏极223，位于沟道区221的第二端，其中，第一端和第二端分别为沟道区221在第二方向上相对的两端，所述第二方向与用于形成所述晶体管阵列的晶圆的表面垂直；
177.栅极层224，半包围所述沟道区221；
178.所述绝缘条225沿第一方向延伸，且与所述晶体管阵列中一列晶体管均贴覆，所述第一方向平行于所述晶体管阵列的列排布方向。
179.可以理解的是，l形晶体管220的有源区构成l形结构，即l形晶体管220的源极、漏极和沟道区共同构成l形结构。
180.需要指出的是，l形晶体管220所述第一侧壁和所述第二侧壁在第二方向上的长度等于所述第一预设厚度。
181.从图2b中可以看出，l形晶体管的晶体管柱在zox平面内和zoy平面内，l形晶体管的双源极222、沟道区221和漏极223均形成l形结构。
182.本公开实施例中，源极222和漏极223分别位于形成沟道区221的晶圆厚度方向上的相对的两端，即本公开实施例提供的l形晶体管的源极222和漏极223位于晶圆的相对的两个面中，如此，极大地缩小了晶体管的面积。
183.接下来请参考图7a至7f，对本公开实施例提供的l形晶体管的制造方法进行详细说明。
184.首先，执行步骤s301，提供一晶圆。
185.接下来，执行步骤s302，需要说明的是，相较于柱形晶体管210的制造方法，l形晶体管的制造方法的步骤s302中，在对晶圆进行刻蚀，得到沿y轴方向延伸的凹槽时，该凹槽并非像为规则的长条状，而是在规则的长条状的基础上，还存在一些凹陷，这些凹陷后续用于容置晶体管柱嵌入的部分。实际应用中，这种存在凹陷的凹槽可以通过相应形状的掩膜的图案转移得到。
186.图7a为本公开实施例提供的另一种呈阵列排布的多个晶体管柱的立体图，图7b为图7a中从aa’处剖开的剖视图。
187.需要说明的是，柱形晶体管210的制造方法和l形晶体管的制造方法中步骤s303的形成方法类似，结合图7a至7b可以看出，在步骤s303中，沿z轴方向，以晶圆的第一表面30
‑
1为刻蚀起点，对晶体管条302进行部分刻蚀，形成呈阵列排布的多个晶体管柱3021。每一晶体管柱3021具有与所述绝缘条贴覆的侧壁和暴露的侧壁。
188.可以理解的是，以晶体管的水平截面为方形为例，当晶体管为第一类半环绕垂直晶体管时，每一晶体管柱3021具有一个与所述绝缘条贴覆的侧壁和三个暴露的侧壁(如图4c所示)；而当晶体管为第二类半环绕垂直晶体管时，每一晶体管柱3021与所述绝缘条贴覆的侧壁比一个侧壁多，同时暴露的侧壁比三个侧壁多(如图7a所示)即每一晶体管柱3021部分嵌入绝缘条中。
189.需要说明的是，如图7b所示，在l形晶体管的制造方法中，第一凹槽的深度比绝缘条225的厚度小。
190.图7c为本公开实施例提供的晶圆上呈阵列排布的多个晶体管柱形成源极的剖视图。
191.需要说明的是，柱形晶体管210的制造方法和l形晶体管的制造方法中步骤s304、s305的形成方法类似。结合图7c以看出，在步骤s304中，依次在每一晶体管柱的侧壁上依次形成栅极氧化层和栅极。具体地，s305可包括：通过原位氧化的方式，在每一晶体管柱暴露的侧壁上形成初始栅极氧化层；在具有初始栅极氧化层的第一凹槽303中沉积导电材料，形成导电层；在第二方向上，对初始栅极氧化层和导电层进行刻蚀处理，去除第二方向上的部分厚度的初始栅极氧化层和导电层，形成栅极氧化层2241和栅电极2242。
192.在步骤s305中，具体地，在第二方向上，可通过对晶体管柱的第一端进行离子注入，形成源极222。
193.在一些实施例中，在执行步骤s306之前，晶体管阵列的制造方法还包括：
194.从晶圆的第二表面对晶圆进行减薄处理，直至暴露出晶体管柱第二端以及绝缘层301为止。
195.如图7d所示，将晶圆倒置，使得晶圆的第一表面30
‑
2相朝上。
196.在一些实施例中，在对晶圆的第二表面30
‑
2进行减薄处理之前，需要先将晶圆的第一表面固定在一支撑结构上，防止在对晶圆的第二表面30
‑
2进行减薄时，破坏晶体管的结构。
197.图7e为本公开实施例提供的晶圆上呈阵列排布的多个晶体管柱形成漏极的立体图。图7f为图7e对应的剖视图。
198.接下来，参考图7e、图7f，执行步骤s307。具体地，通过对晶体管柱的第二端进行离子注入，从而形成漏极223。
199.本公开实施例中，从整体上来看，最终形成的晶体管为l形晶体管，也就是说，l形晶体管的源极222、漏极和沟道区221共同形成l形结构。
200.本公开实施例提供一种半导体器件，图8a为本公开实施例提供的一种半导体器件的可选的示意图，图8b为本公开实施例提供的一种半导体器件局部结构示意图。结合图8a和图8b所示，
201.半导体器件40包括：至少一个存储器阵列和多条沿第三方向并列排布的位线403。
202.实际应用中，每一列连接在一起的栅极2141用于作为字线。
203.每一存储器阵列包括：呈阵列排布的多个存储器单元；所述存储器单元包括本公开实施例提供的至少一个晶体管。
204.在一些实施例中，半导体器件中的晶体管包括柱形晶体管210。在一些实施例中，半导体器件中的晶体管可包括l形晶体管220。
205.可以理解的是，不论半导体器件中的晶体管是柱形晶体管210，还是l形晶体管220，该晶体管在半导体器件中的连接方式可以是相同的。
206.具体地，沿第一方向并列排布的多个晶体管的栅极可以是彼此连接的导电结构，如此，沿第一方向并列排布的多个晶体管的栅极可作为字线，该字线用于接收字线电压，并通过字线电压控制晶体管导通或截止。每一位线与沿第三方向并列排布的多个晶体管的源极或者漏极连接。位线用于在晶体管导通时，对存储器单元执行读取或写入操作。
207.需要指出的是，在一些实施例中，半导体器件还可包括引线402，与沿第一方向并列排布的多个晶体管的栅极电连接，用于接收字线电压，并将接收的字线电压传输给与引线402电连接的晶体管的栅极。
208.在一些实施例中，当晶体管的源极连接位线403时，晶体管的漏极接地；当晶体管的漏极连接位线时，晶体管的源极接地。
209.本公开实施例提供的半导体器件包括各种类型的存储器。例如，nand闪存(flash)、nor flash、dram、静态随机存取存储器(static random access memory，sram)和相变存储器(phase
‑
change memory，pcm)。
210.在一些实施例中，当半导体器件为dram时，存储单元还包括：存储电容。
211.如图8c所示，为本公开实施例提供的dram存储单元的一种可选的结构示意图，可以看出，dram存储阵列中，存储电容404的一端与柱形晶体管210的漏极或者源极连接，存储电容404的另一端用于接收外部电信号。
212.需要指出的是，存储电容404的另一端接收的外部电信号可包括：接地电压信号、测试电压信号或者控制电压信号等。通常，测试电压信号和控制电压信号的取值不为零。
213.需要指出的是，在一些实施例中，半导体器件还可包括引线402，与沿第一方向并列排布的多个晶体管的栅极电连接，用于接收字线电压，并将接收的字线电压传输给与引线402电连接的晶体管的栅极。
214.当晶体管包括l形晶体管时，存储电容404的一端与l形晶体管220的漏极或者源极连接，存储电容404的另一端用于接收外部电信号。
215.存储电容404用于存储写入存储器单元的数据。在一些实施例中，当半导体器件为pcm时，存储单元还包括：可调电阻。
216.如图8d所示，为本公开实施例提供的pcm存储阵列的一种可选的结构示意图，可以看出，pcm存储阵列中，可调电阻405连接于位线403和柱形晶体管210的源极212之间，或者，可调电阻405连接于位线403和柱形晶体管210的漏极213之间。
217.需要指出的是，在一些实施例中，半导体器件还可包括引线402，与沿第一方向并列排布的多个晶体管的栅极电连接，用于接收字线电压，并将接收的字线电压传输给与引线402电连接的晶体管的栅极。
218.当晶体管包括l形晶体管时，可调电阻405连接于位线403和l形晶体管220的源极222之间，或者，可调电阻405连接于位线403和l形晶体管220的漏极223之间。
219.可调电阻405用于通过位线提供的位线电压调节存储器单元中所存储的数据的状态。在一些实施例中，当半导体器件包括多个存储器阵列时，半导体器件为nand flash或nor flash。当多个存储器阵列之间并联时，半导体器件为nor flash；当多个存储器阵列之间串联时，半导体器件为nand flash。
220.在一些实施例中，当半导体器件为fram时，存储单元还包括：铁电电容；
221.所述铁电电容包括上电极、下电极以及位于所述上电极及下电极之间的铁电材料层；所述铁电电容的上电极与所述晶体管的漏极连接，所述铁电电容的下电极与所述晶体管的源极连接，所述铁电电容用于存储写入所述存储器阵列的数据。通过控制铁电电容的上、下电极之间的电压差来改变铁电材料层中铁电材料的极性，并以此来存储数据。
222.本公开实施例中，只是示例性地列举了一些常见的半导体器件，本公开的保护范围不限于此，任何包含本公开实施例提供的柱形晶体管210和/或l形晶体管220的半导体器件均属于本公开的保护范围。
223.本公开实施例中，通过将半导体器件的晶体管的结构设计为新型的具有竖直沟道的结构，缩小了存储阵列的面积，提高存储阵列的存储密度。同时，本公开实施例中的晶体管中源极和漏极位于竖直沟道区的上下两端，如此，在半导体器件的形成过程中，位线或其他结构可以分别设置于沟道区的竖直两面。
224.例如，对于dram而言，dram存储阵列的位线和电容可以分别设置于在同一片晶圆的两个面上，如此，可简化字线、位线和电容的电路排布，降低半导体器件的制造工艺难度。
225.图9为本公开实施例提供的一种半导体器件的形成方法的流程图，所述方法包括以下步骤：
226.步骤s501、形成至少一个存储器阵列，其中，存储器阵列至少包括：一个晶体管阵列；晶体管阵列包括呈阵列排布的多个晶体管；晶体管包括：双栅极、源极和漏极；所述晶体管阵列采用本公开实施例提供的方法制作而成；
227.步骤s502、形成多条沿第三方向并列排布的位线；其中，每一位线与沿第三方向并列排布的多个晶体管的源极或者漏极连接，位线用于在晶体管导通时，对存储器阵列执行读取或写入操作。
228.这里，每一晶体管条被划分的多个晶体管柱的栅电极相互连接，且相互连接的所述栅电极用于作为所述多个晶体管柱对应的同一列晶体管的字线；多条字线沿第一方向并列排布；第一方向和第三方向相交，第一方向和第三方向所在的平面垂直于第一方向。
229.示例性地，存储器阵列包括：呈阵列排布的多个存储器单元；所述存储器单元包括本公开实施例提供的至少一个晶体管。需要强调的是，存储器阵列包括本公开实施例提供的晶体管阵列。
230.本公开实施例形成的半导体器件中，晶体管的源极位置和漏极位置可以互换，源极和漏极可以分别在同一片晶圆的两个面进行加工处理，因此，源极和漏极的图案可以不同。
231.本公开实施例中，通过在预设位线位置形成导电线来实现位线。导电线的组成材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任何组合。
232.本公开实施例中，通过将半导体器件的晶体管的结构设计为新型的具有竖直沟道的晶体管结构，缩小了存储阵列的面积，提高存储阵列的存储密度。
233.同时，本公开实施例中的晶体管中源极和漏极位于竖直沟道区的上下两端，如此，在半导体器件的形成过程中，结合晶圆键合和背面硅减薄技术，可以将位线或其他结构可以分别设置于晶圆的两个相对的面中。例如，对于dram而言，dram存储阵列的位线和电容可以分别设置于在同一片晶圆的两个面上，如此，可简化字线、位线和电容的电路排布，降低半导体器件的制造工艺难度。
234.在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
235.上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
236.本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
237.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
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