直流电压转换器的制作方法

1.本发明涉及电子领域，并且更具体地涉及直流电压转换器的领域。


背景技术：

2.已知使用斩波模块（module
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coupage）来转换直流电压。已知这样的斩波模块能够增大或减小输出电压。增大或者说减小是误差信号（signal d'erreur）确定的，所述误差信号指示输出电压小于或者说大于期望的整定电压或参考电压。误差信号是在极高的频率/极短的周期下采样的，所述极高的频率/极短的周期称为斩波频率/周期。斩波频率通常在10到1000khz之间，例如400khz。
3.还已知对于较大的强度和/或功率，为了优化散热，使用多个这样的斩波模块并且并联地设置它们。
4.问题在于每个斩波模块独立于其他模块操作。这导致输出电压的潜在有害的振荡。
5.仍已知交错斩波模块的操作时间，但这不足以充分减小输出电压的振荡。


技术实现要素：

6.最好改进各斩波模块的同步性，以使它们协调地操作并均衡其负荷，从而产生尽可能平稳的输出电压。
7.本发明的原理在于，在每个斩波周期上，以同一个误差信号操控（asservir）各斩波模块，这是通过存储该斩波周期上的所述误差信号；并且在于使各斩波模块同步、优选地以交错的方式同步。
8.为此，本发明的主题是一种直流电压转换器，其包括：至少两个并联设置的斩波模块；以及误差模块，每个斩波模块通过误差信号来驱动，误差信号由误差模块确定并且指示所有斩波模块共有的输出电压与参考电压之间的误差，其中，转换器还包括：存储模块，其能够针对每个斩波周期存储误差信号，并代替误差信号将相同的所存储的误差信号传输给所有的斩波模块；以及同步模块，其能够针对每个斩波周期产生每个斩波模块一个同步信号，从而允许以交错方式分别驱动斩波模块。
9.可单独或组合使用的特定实施例或特征是：
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同步模块还能够在每个斩波周期上产生控制存储模块的存储的存储信号，
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每个斩波模块包括：与电感配合的晶体管半桥，其能够对输入电压进行斩波以在所述电感中产生电流；比较模块，其将电流的电象与所存储的误差信号进行比较，以产生比较信号；控制装置，其根据比较信号和源自同步模块的同步信号来产生用于控制半桥的控制信号，
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为了产生控制信号，控制装置包括：同步信号和比较信号之间的逻辑与（et，英语为“and”）功能；以及rs触发器功能，其由逻辑与功能的输出激活，并由经反相的（invers
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）比较信号去激活，
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同步信号基本上持久处于高态并在每个斩波周期呈现一次低态脉冲，各同步信号的脉冲是交错的，优选地以规则的方式交错，
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存储信号包括每个斩波周期一个脉冲，
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转换器还包括半桥驱动模块，其能够在控制信号处于一种状态时排他性地控制半桥的晶体管中的一个、并在控制信号处于另一状态时排他性地控制半桥的晶体管中的另一个。
附图说明
10.通过阅读接下来对实施例的补充描述，将更好地理解本发明的其他特征、优点和细节，该描述是以非限制性示例的名义结合附图给出的，其中：图1示出了根据本发明的转换器的原理示意图，并且图2在可比较的时序图上示出了指示转换器操作的各信号。
具体实施方式
11.参考图1，根据本发明的直流电压转换器1接收输入电压ve，此处例如为48v，并提供输出电压vs，不管电流需求如何变化，输出电压vs都应保持基本等于整定电压或参考电压vref，此处例如为13.6v。
12.为此，已知转换器1包括斩波模块p1。已知这样的斩波模块p1包括半桥，该半桥包括串联连接在输入电压ve和接地之间的两个开关装置hs1、ls1，如晶体管。输出电压vs夹在两个晶体管hs1、ls1之间。当斩波模块p1中的电流i1应增大时，驱动设置在输入电压ve和输出电压vs之间的“高侧”晶体管hs1。当斩波模块p1中的电流i1应减小时，驱动设置在输出电压vs和接地之间的另一个“低侧”晶体管ls1。已知驱动模块11排他性地驱动两个晶体管hs1、ls1。该驱动模块11通过控制信号cd1来控制。
13.已知误差模块ef借助于比较器2将输出电压vs与整定电压vref进行比较，并产生指示输出电压vs与期望的参考电压vref之差的误差信号er。
14.已知比较模块ic1借助于比较器14将整定电流与在斩波模块p1中流动的电流i1进行比较，整定电流由源自误差模块ef的误差信号mer所驱动的电流发生器15产生。该比较产生比较信号cp1。
15.顺便提及，根据现有技术的斩波模块这样以自主和受控的方式操作。没有控制模块tc1和存储模块me，这两个是本发明添加的。信号mer等于误差信号er，并驱动比较模块ic1。控制信号cd1等于比较信号cp1：在cp1处于高态时，这指示电流i1小于整定值，驱动模块11驱动晶体管hs1以增大电流i1；相反，在cp1处于低态时，这指示电流i1大于整定值，驱动模块11驱动晶体管ls1以减小电流i1。
16.除了斩波模块p1之外，根据本发明的转换器1还至少包括第二斩波模块p2。斩波模块的数量可以是任意个。斩波模块并联设置：它们接收同一个输入电压ve并全部贡献出输出电压vs。所有的斩波模块在所有方面都是相同的。
17.图1示出了具有两个这样的斩波模块p1、p2的转换器1。对于字母参考符号，索引1与第一斩波模块p1相关，并且索引2与第二斩波模块p2相关。对于数字参考符号，符号1x表示在第一斩波模块p1中，相同的部件2x在第二斩波模块p2中。
18.根据本发明的转换器1还特有地包括存储模块me。该存储模块me为所有斩波模块所共有。存储模块me能够针对每个斩波周期t存储误差信号er。这由受信号es控制的采样器3和在采样器3的控制期间存储误差信号er的值的保持器/储存装置4来表示。所存储的信号称为mer。这样，信号mer在存储时与误差信号er相同，并且信号mer在斩波周期t期间基本保持等于该值。该存储的信号mer传输给所有斩波模块p1、p2，并且与现有技术相比，替换了误差信号er。
19.应注意到本发明的一个重要特征：在斩波周期t期间，所有斩波模块p1、p2以误差信号er的同一个存储值mer来操控。这有助于获得输出电压vs的非常好的稳定性，因为所有的斩波模块都是以同一个整定值来操控的。
20.由于存在多个斩波模块p1、p2，根据本发明的转换器1还包括同步模块ps。该同步模块ps能够针对每个斩波周期t为每个斩波模块p1、p2产生一个相应的同步信号p1s、p2s。每个这样的同步信号p1s、p2s选择性地允许相关联的斩波模块p1、p2执行驱动以修正对应的电流i1、i2。有利地，同步信号p1s、p2s是交错的。
21.存储模块me执行的存储通过存储信号es来驱动。该存储信号es是周期等于斩波周期t的时钟。它由模块、例如同步模块ps产生。
22.为了确保所存储的误差信号mer是在其用于操控斩波模块p1、p2中的一个时设立的，存储信号es的存储脉冲有利地被偏移，以便不与同步信号p1s、p2s中的一个的任何一个脉冲重合。
23.如前所述，每个斩波模块p1、p2包括：晶体管半桥，其各自与电感16、26配合并且包括“高侧”晶体管hs1、hs2、“低侧”晶体管ls1、ls2和驱动模块11、21，所述晶体管半桥能够对输入电压ve执行斩波以在所述电感16、26中产生电流i1、i2；以及比较装置ic1、ic2，其将电流i1、i2的电象与所存储的误差信号mer进行比较以产生比较信号cp1、cp2。
24.根据本发明的转换器1还特有地包括控制模块tc1、tc2，其根据比较信号cp1、cp2以及源自同步模块ps的同步信号p1s、p2s来产生用于控制半桥hs1、ls1、11、hs2、ls2、21的控制信号cd1、cd2。本发明将这样的控制模块tc1、tc2分别添加到了斩波模块p1、p2中的每一个中。
25.控制模块tc1、tc2的功能是通过根据同步信号p1s、p2s中断比较信号cp1、cp2来改变比较信号cp1、cp2，以产生有效地驱动晶体管半桥的控制信号cd1、cd2。
26.控制模块tc1、tc2的原理是产生这样的控制信号cd1、cd2：其遵循同步信号p1s、p2s的指示再现比较信号cp1、cp2，但当比较信号指示电流i1、i2达到了其整定值mer时返回低态。因此，根据电流i1、i2和整定值mer的比较，驱动斩波模块p1、p2就如它们是单个斩波模块那样，但是这仅在同步信号p1s、p2s的接收与电流i1、i2达到和/或超过所述整定值mer的时刻之间。然后停止该操控，直到同步信号p1s、p2s的下一次指示。该交错于是使得其他斩波模块能够以在时间上偏移的方式介入并且有助于产生输出电压vs。
27.为此，根据一个可能实施例，为了产生控制信号cd1、cd2，控制模块tc1、tc2包括逻辑与功能12、22和rs触发器功能13、23。逻辑与功能12、22设置在同步信号p1s、p2s和比较信号cp1、cp2之间。
28.已知rs触发器确保时间存储功能。它具有激活输入set（设置）和重新初始化/去激活输入reset（重置）。如果在输入set上看到最后一个信号处于高态，则它在输出提供保持
在高态的信号，并且如果在输入reset上看到最后一个信号处于高态，包括如果产生了状态改变的信号此后返回低态，则它在输出提供保持在低态的信号。
29.逻辑与功能12、22的输出连接到所述rs触发器功能13、23的激活输入set。经反相的比较信号cp1、cp2连接到去激活输入reset。输入set仅对上升沿敏感。
30.这样，通过逻辑“与”功能与比较信号cp1、cp2的高态相结合的同步信号p1s、p2s的上升沿激活了rs触发器，并将控制信号cd1、cd2置于高态。相反，由于反相器的存在，比较信号cp1、cp2的低态使rs触发器去激活，并且将控制信号cd1、cd2置于低态。由于通过“rs”触发器确保的存储效果，控制信号cd1、cd2的所述低态由此强制保持直到同步信号p1s、p2s的下一个上升沿。
31.在同步信号p1s、p2s中，上升沿是重要现象，因为rs触发器对上升沿具有排他敏感性。于是，同步信号p1s、p2s有利地基本上持久地处于高态，并且在每个斩波周期t呈现一次低态脉冲，以便能够呈现上升沿。
32.各同步信号p1s、p2s的脉冲是交错的。该交错优选地是规则的：斩波周期t被所述脉冲规则地分割为与斩波模块p1、p2的数量一样多的相等部分。
33.为了使所有斩波模块p1、p2针对每个斩波周期t都以同一个存储的误差信号mer来操控，按照与斩波周期t相等的周期来周期性地进行存储。同样，存储信号es包括每个斩波周期t一个脉冲。
34.用于驱动半桥的驱动模块11、21能够在控制信号cd1、cd2处于一种状态时排他性地控制半桥的晶体管hs1、hs2中的一个，并且在控制信号cd1、cd2处于另一状态时排他性地控制半桥的晶体管ls1、ls2中的另一个。
35.参考图2，为了补充本描述，现在将描述根据本发明的转换器1的按时间的操作。图2呈现了图表上描绘的曲线，为了进行比较，它们全部共享同一个时间标度作为横坐标。
36.从上到下，第一条曲线代表存储信号es，其使得能够同步存储模块me对误差信号er的存储mer。存储信号es大多数时候处于低态，它会短暂地上升到高态以关闭采样器3，并根据周期等于斩波周期t的周期性脉冲重新下降到低态。所存储的误差信号mer的新值可从该下降沿开始可用。
37.第二条和第三条曲线描绘了斩波模块p1、p2的各自的同步信号p1s、p2s。同步信号应该和斩波模块一样多，此处例如为2个。同步信号p1s、p2s大多数时候处于高态，它短暂地下降到低态，以便能够根据周期等于斩波周期t的周期性脉冲而重新上升到高态。各同步信号的相应脉冲是交错的，有利地有规律地交错。上升沿是有用事件，因为它驱动控制模块tc1、tc2并允许操控。
38.在同一图表上示出的第四条和第五条曲线分别呈现了误差信号er和所存储的误差信号mer，后者是分阶段恒定的。误差信号er发生变化。所存储的误差信号mer在存储信号es的下降沿处冻结其值，如虚线突出显示的那样。该值在周期t期间基本上保持，直到下一次存储。
39.在同一图表上示出的第六条和第七条曲线分别再次描绘了所存储的误差信号mer和第一斩波模块p1中的电流i1以便进行比较，如比较模块ic1所执行的比较。
40.第八条曲线描绘了比较模块tc1产生的比较信号cp1。可以证实：当i1大于所存储的误差信号mer时比较信号cp1处于低态，在相反情况下比较信号cp1处于高态。比较信号
cp1的高态指示电流i1太弱并且应该控制半桥的高侧晶体管hs1以通过增大电流i1来修正该问题。可以注意到，控制低侧晶体管ls1或以等效方式不控制高侧晶体管hs1导致电流i1下降。
41.第九条曲线描绘了控制信号cd1，其源自控制模块tc1对比较信号cp1的变换。控制信号cd1最初处于低态。它在同步信号p1s的上升沿处转为高态，如虚线突出显示的那样，而比较信号cp1同时处于高态，信号p1s与cp1的该组合处于触发器13的激活输入set处。由于触发器13执行的存储，与所述激活输入set处呈现的信号(cp1, p1s)的状态相独立地保持该高态。
42.这样，当且仅当电流i1小于所存储的误差信号mer时（这由cp1处于高态来描绘），从接收到同步信号p1s的脉冲（上升沿）的那一刻起控制半桥的高侧晶体管hs1。这样，只有在接收到同步信号p1s的脉冲后才允许驱动斩波模块p1，当需要这样的驱动时：电流i1小于所存储的误差信号mer；并且仅当需要该驱动时：一旦电流i1赶上了所存储的误差信号mer，就停止该驱动，并针对正在进行中的该同步信号的剩余斩波周期t禁止该驱动。
43.当比较信号cp1返回低态时，控制信号cd1返回低态，如虚线突出显示的那样，这是因为经反相的cp1连接到触发器13的去激活输入reset。由于触发器13执行的存储，与所述去激活输入reset处呈现的信号（not(cp1)，非(cp1)）的状态相独立地保持该低态。这一直保持到同步信号p1s的下一个脉冲。
44.这样，从比较信号cp1归零的那一刻起，这指示电流i1已经赶上或超过所存储的误差信号mer的事实，不再控制半桥的高侧晶体管hs1。
45.第十条和第十一条曲线分别描绘了驱动信号hs1和ls1，其是由驱动模块11基于控制信号cd1产生的并且用于驱动晶体管hs1、ls1。其功能在此很简单：信号hs1复现控制信号cd1，hs1=cd1，并且信号ls1是该控制信号的反相，ls1=not(cd1)。可以证实，两个晶体管hs1、ls1是分离地驱动的。
46.未示出的曲线i2、cp2、cd2、hs2、ls2呈现相似的变化，然而是以同步信号p2s进行同步的，同步信号p2s在此偏移半个斩波周期t/2。