本发明涉及一种半导体器件及其制造方法，并且特别涉及一种设置有形成在沟槽中的栅极电极的半导体器件及其制造方法。
背景技术：
1、近年来，包括诸如绝缘栅极双极晶体管(igbt)的功率半导体元件的半导体器件已经被广泛使用。另外，作为具有低导通电阻的igbt，采用栅极电极埋在沟槽中的结构的igbt是已知的。
2、下面列出了公开的技术。
3、[专利文献1]日本未审查专利申请公开第2013-140885号
4、[专利文献2]日本未审查专利申请公开第2017-157733号
5、例如，专利文献1公开了使用注入增强(ie)效应的具有ggee结构的igbt。ie效应是当igbt处于导通状态时，通过使正空穴几乎不被释放到发射电极侧来增强漂移区域中累积的电荷浓度的技术。
6、应注意的是，ggee结构中的“g”表示其中连接到栅极电势的栅极电极被埋在沟槽中的结构，并且被称为栅极沟槽。另外，ggee结构中的“e”表示其中连接到发射极电势的栅极电极埋在沟槽中的结构，并且被称为发射极沟槽。因此，ggee结构是其中一对发射极沟槽形成在与一对栅极沟槽分开一定程度的位置的结构。
7、同样如专利文献1中所公开的，为了使用ie效应，在一对栅极沟槽与一对发射极沟槽之间的半导体衬底中形成p型浮置区域。此p型浮置区域被形成为具有比一对栅极沟槽和一对发射极沟槽中的每一者更深的深度。另外，在被夹在一对栅极沟槽之间的半导体衬底中与被夹在一对发射极沟槽之间的半导体衬底中形成杂质浓度比漂移区域的杂质浓度高的n型空穴势垒区域。
8、另外，专利文献2公开了一种具有ggees结构的igbt，其中ggee结构的单元间距被缩小。在ggees结构中，一对发射极沟槽之间的距离被设置为比一对栅极沟槽之间的距离小。特别地，ggees结构的“s”表示一对发射极沟槽之间的距离缩小了。
技术实现思路
1、在igbt的开关操作时的瞬态中，过多的正空穴可能累积在p型浮置区域中。因此，在瞬态中，在p型浮置区域中出现不可控的电势波动，并且该电势波动成为噪声生成的来源，使igbt的性能降低。
2、专利文献1和2公开了使用寄生pmos晶体管来释放p型浮置区域中过多的正空穴。寄生pmos晶体管具有作为源极的p型浮置区域、作为沟道的n型空穴势垒区域和作为漏极的p型基极区域。
3、当正空穴被注入到p型浮置区域中时，源极的电势增加，使得在栅极电极和源极之间出现负电势差。因此，寄生pmos晶体管导通，并且p型浮置区域中的正空穴向漏极释放。
4、该寄生pmos晶体管形成在一对栅极沟槽和一对发射极沟槽两者中。这里，本技术的发明人已经在使用短路、反向偏置安全操作区(rbsoa)等的短路耐受测试中的稳健性方面研究了igbt。因此，本技术的发明人已经发现，如果允许增加在一对发射极沟槽的寄生pmos晶体管中流动的空穴电流、并且允许减少在一对栅极沟槽的寄生pmos晶体管中流动的空穴电流，则可以增强稳健性。
5、本技术的主要目的是增强短路、rbsoa等的稳健性，从而增强具有此类igbt的半导体器件的性能。根据本说明书和附图的描述，本发明的其他目的和新颖特征将变得显而易见。
6、在本技术公开的实施例中，本技术公开的典型发明将简要描述如下。
7、根据一个实施例的半导体器件包括：第一导电类型的半导体衬底，具有上表面和下表面；第一沟槽、第二沟槽、第三沟槽和第四沟槽，半导体衬底的上表面侧形成在半导体衬底中；第一栅极电极，形成在第一沟槽中，其中第一栅极绝缘膜插入在第一栅极电极与第一沟槽之间；第二栅极电极，形成在第二沟槽中，其中第二栅极绝缘膜插入在第二栅极电极与第二沟槽之间；第三栅极电极，形成在第三沟槽中，其中第三栅极绝缘膜插入在第三栅极电极与第三沟槽之间；第四栅极电极，形成在第四沟槽中，其中第四栅极绝缘膜插入在第四栅极电极与第四沟槽之间；第一导电类型的第一空穴势垒区域，半导体衬底的上表面侧上形成在第一沟槽与第二沟槽之间的半导体衬底中；第二导电类型的第一基极区域，该第二导电类型是与第一导电类型相反的导电类型，该第一基极区域形成在第一空穴势垒区域中；第一导电类型的发射极区域，形成在第一基极区域中；第一导电类型的第二空穴势垒区域，在半导体衬底的上表面侧形成在第三沟槽与第四沟槽之间的半导体衬底中；第二导电类型的第二基极区域，形成在第二空穴势垒区域中；以及第二导电类型的第一浮置区域，在半导体衬底的上表面侧形成在第二沟槽与第三沟槽之间的半导体衬底中。第一浮置区域覆盖第二沟槽的第二底部表面，并且覆盖第三沟槽的第三底部表面以到达第三沟槽与第四沟槽之间的半导体衬底，并且第二基极区域与第一浮置区域之间的第一距离比第一基极区域与第一浮置区域之间的第二距离小。
8、根据一个实施例的制造半导体器件的方法包括：(a)制备第一导电类型的半导体衬底，该半导体衬底具有上表面和下表面；(b)在半导体衬底的上表面侧，在半导体衬底中形成第一导电类型的第一空穴势垒区域和第一导电类型的第二空穴势垒区域；(c)在半导体衬底的上表面侧，在半导体衬底中形成导电类型与第一导电类型相反的第二导电类型的第一浮置区域；(d)在半导体衬底的上表面侧，在半导体衬底中形成第一沟槽、第二沟槽、第三沟槽和第四沟槽；(e)在(d)之后，在第一沟槽中形成第一栅极绝缘膜，在第二沟槽中形成第二栅极绝缘膜，在第三沟槽中形成第三栅极绝缘膜，并且在第四沟槽中形成第四栅极绝缘膜；(f)在(e)之后，在第一沟槽中形成第一栅极电极，其中第一栅极绝缘膜插入在第一栅极电极与第一沟槽之间，在第二沟槽中形成第二栅极电极，其中第二栅极绝缘膜插入在第二栅极电极与第二沟槽之间，在第三沟槽中形成第三栅极电极，其中第三栅极绝缘膜插入在第三栅极电极与第三沟槽之间，并且在第四沟槽中形成第四栅极电极，其中第四栅极绝缘膜插入在第四栅极电极与第四沟槽之间；(g)在(f)之后，在第一空穴势垒区域中形成第二导电类型的第一基极区域，并且在第二空穴势垒区域中形成第二导电类型的第二基极区域；以及(h)在(g)之后，在第一基极区域中形成第一导电类型的发射极区域。第一沟槽具有第一侧表面、与第一侧表面相对的第二侧表面以及将第一侧表面连接到第二侧表面的第一底部表面，第二沟槽具有第三侧表面、与第三侧表面相对的第四侧表面、以及将第三侧表面连接到第四侧表面的第二底部表面，第三沟槽具有第五侧表面、与第五侧表面相对的第六侧表面、以及将第五侧表面连接到第六侧表面的第三底部表面，第四沟槽具有第七侧表面、与第七侧表面相对的第八侧表面、以及将第七侧表面连接到第八侧表面的第四底部表面，第一沟槽和第二沟槽被设置成彼此间隔开以第二侧表面和第三侧表面彼此相邻，第三沟槽和第四沟槽被设置成彼此间隔开以第六侧表面和第七侧表面彼此相邻，第一空穴势垒区域形成在第二侧表面与第三侧表面之间的半导体衬底中，第二空穴势垒区域形成在第六侧表面与第七侧表面之间的半导体衬底中，第一浮置区域形成在第四侧表面和第五侧表面之间的半导体衬底中，覆盖第二底部表面，并且覆盖第三底部表面以延伸超过第六侧表面，并且第二基极区域与第一浮置区域之间的第一距离比第一基极区域与第一浮置区域之间的第二距离短。
9、根据一个实施例，可以增强半导体器件的性能。
1.一种半导体器件，包括：
2.根据权利要求1所述的半导体器件，
3.根据权利要求1所述的半导体器件，
4.根据权利要求3所述的半导体器件，还包括：
5.根据权利要求4所述的半导体器件，
6.根据权利要求4所述的半导体器件，
7.根据权利要求1所述的半导体器件，还包括：
8.一种制造半导体器件的方法，所述方法包括：
9.根据权利要求8所述的制造半导体器件的方法，
10.根据权利要求8所述的制造半导体器件的方法，
11.根据权利要求10所述的制造半导体器件的方法，
12.根据权利要求11所述的制造半导体器件的方法，
13.根据权利要求11所述的制造半导体器件的方法，
14.根据权利要求10所述的制造半导体器件的方法，
15.根据权利要求14所述的制造半导体器件的方法，
16.根据权利要求11所述的制造半导体器件的方法，
17.根据权利要求13所述的制造半导体器件的方法，
18.根据权利要求14所述的制造半导体器件的方法，
19.根据权利要求8所述的制造半导体器件的方法，其中所述方法还包括：
