本发明涉及半导体，尤其涉及一种半导体器件。
背景技术：
1、tsv是实现衬底内垂直电互连的重要技术。tsv不仅使芯片具有了纵向维度的集成能力，而且它具有最短的电传输路径以及优异的抗干扰性能，半导体器件的微型化越来越依赖于集成tsv的先进工艺。例如，在cmos图像传感器、高带宽存储器(hbm)以及硅转接板等器件的设计中，tsv已成为必不可少的电互连结构。
2、利用贯穿衬底的tsv，一些半导体器件将用于连接外部设备的金属垫(pad)设置于衬底的背面，通过tsv使所述金属垫与在衬底正面侧形成的导电结构连接，如此，金属垫不需要占用衬底正面面积，有助于器件的微型化，所述金属垫也可以作为三维堆叠芯片与外部设备的连接点。
3、为了节约工序以及成本，一种现有技术中，在衬底背面一侧形成tsv和直接覆盖tsv的金属垫，所述金属垫的边缘被钝化层覆盖。在进行相关测试(如wat(晶圆接受测试)或cp(晶圆阶段芯片测试))时，用于电连接所述金属垫的探针与所述金属垫接触，但是，研究发现，探针的压力会通过应力传导给金属垫下方的tsv，甚至探针会直接扎穿金属垫，可能会造成tsv或者覆盖在用于形成tsv的通孔内壁的隔离介质层损伤，增大了相关区域的短路风险，影响器件的性能。
技术实现思路
1、为了解决现有技术存在的问题，提升器件的可靠性，本发明提供一种半导体器件。
2、本发明提供的半导体器件包括：
3、衬底，具有相背的正面和背面；
4、金属垫，形成于所述衬底的背面一侧，所述金属垫与垂向贯穿所述衬底的tsv电连接；以及
5、钝化层，形成于所述衬底的背面一侧，所述钝化层中的开口暴露出所述金属垫的第一区域，所述金属垫具有包围所述第一区域的第二区域，所述第二区域被所述钝化层覆盖，并且，所述tsv在所述金属垫表面的正投影位于所述第二区域。
6、可选地，所述tsv与所述第二区域的所述金属垫直接接触，从而形成电连接。
7、可选地，所述半导体器件还包括再布线层，所述再布线层形成于所述衬底的背面一侧，且介于所述tsv与所述第二区域的所述金属垫之间，所述tsv和所述金属垫通过所述再布线层形成电连接。
8、可选地，所述金属垫与垂向贯穿所述衬底的至少两个所述tsv电连接，各所述tsv在所述金属垫表面的正投影位于所述第二区域。
9、可选地，所述钝化层包括氧化硅膜和氮化硅膜的叠层。
10、可选地，所述半导体器件还包括m1金属层，所述m1金属层形成于所述衬底的正面一侧，所述tsv与所述m1金属层电连接。
11、可选地，所述半导体器件还包括接触插塞，所述接触插塞形成于所述衬底的正面一侧，所述tsv与所述接触插塞接触，并通过所述接触插塞与所述m1金属层电连接。
12、可选地，所述tsv在所述金属垫表面的正投影距离所述第二区域的里边界大于或等于0.5μm。
13、可选地，所述第二区域的宽度大于或等于2μm。
14、可选地，所述半导体器件还包括另一衬底，所述另一衬底堆叠于所述衬底的正面一侧。
15、本发明提供的半导体器件中，金属垫和钝化层形成于衬底的背面一侧，并且，所述金属垫的第二区域被所述钝化层覆盖，与所述金属垫电连接的tsv在所述金属垫表面的正投影位于所述第二区域。在进行测试时，由于所述tsv避开了用于放置探针的所述金属垫的第一区域，tsv和覆盖在用于形成tsv的通孔内壁的隔离介质层被探针损伤的风险大大降低，有利于提升半导体器件的可靠性。
1.一种半导体器件，其特征在于，包括：
2.如权利要求1所述的半导体器件，其特征在于，所述tsv与所述第二区域的所述金属垫直接接触，从而形成电连接。
3.如权利要求1所述的半导体器件，其特征在于，还包括：
4.如权利要求1所述的半导体器件，其特征在于，所述金属垫与垂向贯穿所述衬底的至少两个所述tsv电连接，各所述tsv在所述金属垫表面的正投影位于所述第二区域。
5.如权利要求1所述的半导体器件，其特征在于，所述钝化层包括氧化硅膜和氮化硅膜的叠层。
6.如权利要求1所述的半导体器件，其特征在于，还包括：
7.如权利要求6所述的半导体器件，其特征在于，还包括：
8.如权利要求1所述的半导体器件，其特征在于，所述tsv在所述金属垫表面的正投影距离所述第二区域的里边界大于或等于0.5μm。
9.如权利要求1所述的半导体器件，其特征在于，所述第二区域的宽度大于或等于2μm。
10.如权利要求1至9任一项所述的半导体器件，其特征在于，所述半导体器件还包括另一衬底，所述另一衬底堆叠于所述衬底的正面一侧。
