本发明涉及led显示技术领域，具体涉及一种单线级联电路的数据传输方法及led芯片级联系统。
背景技术：
led灯具有节能、色度好、寿命长的特点，得到广泛的应用。单个led芯片所能驱动的灯点个数有限，若要实现大规模的灯饰系统或者led显示屏，需要对led芯片进行级联。由于led芯片的加工过程的不一致性和应用环境的变化等因素，会造成led芯片级联系统传输数据过程中数据信号的脉冲宽度逐级变窄或变宽，甚至造成数据误码，因此数据传输受到级联个数和传输距离的限制。在实际应用中，对于led芯片级联系统的数据传输，不仅需要数据传输更远，还需要数据传输更为快速。
技术实现要素：
为解决现有技术的问题，本发明提出了一种单线级联电路的数据传输方法及led芯片级联系统。
本发明第一方面提供了一种单线级联电路的数据传输方法，其包括：
本级电路对输入数据波形进行检测，当检测到所述输入数据波形为特定波形时，启动解码时钟，启动时刻为t0；
在t1时刻产生第一数据波形并传输给下一级电路；其中，所述下一级电路与所述本级电路通过单根信号线连接；
在t2时刻对所述输入数据波形进行采样及判断；当判断输入数据为比特0时，将所述第一数据波形改为第二数据波形并停止所述解码时钟；当判断所述输入数据为比特1时，在t3时刻将所述第一数据波形改为所述第二数据波形并停止所述解码时钟；其中，所述第二数据波形与所述第一数据波形为两种不同电平的数字信号波形；
从所述解码时钟停止时起直到下一个所述t1时刻，所述第二数据波形被单线传输给所述下一级电路。
进一步地，
所述输入数据包括所述比特0和所述比特1；
所述输入数据采用归零码表示，所述归零码以高电平开始且以低电平结束；
所述比特0的所述归零码时长为t0，所述t0包括高电平时长t0h和低电平时长t0l；
所述比特1的所述归零码时长为t1，所述t1包括高电平时长t1h和低电平时长t1l；
所述t1h大于所述t0h，且所述t1h与所述t0h之差大于设定值；
所述t1大于或等于所述t0。
进一步地，
所述特定波形包括所述输入数据波形的上升沿；
所述第一数据波形为高电平波形；
所述第二数据波形为低电平波形。
进一步地，
所述t1时刻为所述t0时刻后的所述解码时钟的第k个下降沿；
所述t2时刻为从所述t1时刻起且经过所述t0h后的所述解码时钟的第l个下降沿；
所述t3时刻为从所述t1时刻起且经过所述t1h后的所述解码时钟的第m个下降沿。
进一步地，
所述解码时钟包括高速时钟和低速时钟；
所述解码时钟的周期小于或等于所述t0h时长。
进一步地，
所述t1h大于或等于2倍t0h；
所述t0l和所述t1l均大于或等于所述t0h。
本发明第二方面提供一种led芯片级联系统，其包括多颗相互级联的led芯片，其中，每颗所述led芯片通过单根信号线与下一级所述led芯片连接；每颗所述led芯片通过本发明第一方面所述的单线级联电路的数据传输方法将数据传输给下一级所述led芯片。
进一步地，
所述数据包括多组数据指令，每一组所述数据指令用于一颗所述led芯片的显示驱动；每一组所述数据指令适于表达3路rgb或4路rgbw的信息。
进一步地，
每一颗所述led芯片从多组所述数据指令中提取用于本级所述led芯片的所述数据指令，然后将其余所述数据指令传输给下一级所述led芯片；其中，用于本级的所述数据指令为本级所述led芯片接收到的第一组所述数据指令。
进一步地，
所述led芯片包括滤波模块、解码模块、解码振荡模块、输出驱动模块、转换控制模块和led驱动模块，其中，
所述滤波模块用于对输入数据波形进行滤波，然后传递给所述解码模块；
所述解码模块用于对所述输入数据波形进行检测，以及对所述输入数据波形进行采样及判断，以及产生第一数据波形和第二数据波形，以及控制解码时钟的启停；所述解码模块还用于提取本级的所述数据指令并传递给所述转换控制模块；
所述解码振荡模块用于产生所述解码时钟并提供给所述解码模块使用；
所述输出驱动模块用于将所述解码模块产生的所述第一数据波形和所述第二数据波形输出给下一级所述led芯片；
所述转换控制模块用于将用于本级的所述数据指令转换为脉宽调制pwm数据，然后传递给所述led驱动模块；
所述led驱动模块用于将所述pwm数据输出给led灯，驱动所述led灯显示。
本发明根据输入数据比特生成新的归零码数据波形并传输给下一级电路，该归零码数据波形的高电平时长为本级电路解码时钟周期的整数倍，避免了多级级联电路传输过程中造成的高电平逐级变宽或变窄的问题，进而解决了数据传输中的误码问题，并且能够将数据快速传输到下一级电路。相比现有技术，数据比特0的传输时长可以缩短，从而提升了led芯片级联系统的整体数据传输速度。
附图说明
图1为本发明实施例的一种单线级联电路的数据传输方法的基本流程图；
图2为本发明实施例的数据比特0传输的时序图；
图3为本发明实施例的数据比特1传输的时序图；
图4为本发明实施例的归零码波形示意图；
图5为本发明实施例的数据比特0和比特1连续传输的时序图；
图6为本发明实施例的一种led芯片级联系统的级联示意图；
图7为本发明实施例的led芯片内部模块组成图。
具体实施方式
下面将参照附图详细描述根据本发明的实施例，描述涉及附图时，除非另有表示，不同附图中的相同附图标记表示相同或相似的要素。要说明的是，以下示例性实施例中所描述的实施方式并不代表本发明的所有实施方式。它们仅是与如权利要求书中所详述的、本发明公开的一些方面相一致的装置和方法的例子，本发明的范围并不局限于此。在不矛盾的前提下，本发明各个实施例中的特征可以相互组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
本发明第一方面提供了一种单线级联电路的数据传输方法。图1所示为本发明实施例的一种单线级联电路的数据传输方法的基本流程图，图2所示为本发明实施例的数据比特0传输的时序图，图3所示为本发明实施例的数据比特1传输的时序图，下文结合图1、图2和图3对本发明实施例进行描述。如图1所示，本发明实施例的一种单线级联电路的数据传输方法包括步骤s1至s4：
步骤s1，本级电路对输入数据波形进行检测，当检测到所述输入数据波形为特定波形时，启动解码时钟，启动时刻为t0。在本发明实施例中，在没有有效输入数据比特时，本级电路的解码振荡器不工作，可以省电；如图2所示，当检测到输入端din的输入数据波形的上升沿时，解码振荡器的使能信号enck拉高以使能解码振荡器工作，提供解码时钟ck用于本级电路后续数据处理的定时。
步骤s2，在t1时刻产生第一数据波形并传输给下一级电路；其中，所述下一级电路与所述本级电路通过单根信号线连接。在本发明实施例中，如图2所示，在解码时钟ck的第一个下降沿t1时刻将送到输出端dout的输出数据波形拉高，该高电平波形被持续传输给下一级电路，直到t2时刻或t3时刻被拉低。
步骤s3，在t2时刻对所述输入数据波形进行采样及判断；当判断输入数据为比特0时，将所述第一数据波形改为第二数据波形并停止所述解码时钟；当判断所述输入数据为比特1时，在t3时刻将所述第一数据波形改为所述第二数据波形并停止所述解码时钟；其中，所述第二数据波形与所述第一数据波形为两种不同电平的数字信号波形。在本发明实施例中，如图2所示，在解码时钟ck的第二个下降沿t2时刻对输入端din的输入数据波形进行采样判断，当判断为低电平时，认为输入数据是比特0，立即将送到输出端dout的输出数据波形拉低；不限于此，t2时刻也可以在ck的第三个下降沿(从ck启动时刻算起)，只要满足归零码比特0波形的设计需求(即符合比特0的高电平脉冲宽度范围)。如图3所示，在解码时钟ck的第二个下降沿t2时刻对输入端din的输入数据波形进行采样判断，当判断为高电平时，认为输入数据是比特1，在解码时钟ck的第三个下降沿t3时刻将输出端dout的输出数据波形拉低。可见，输出数据波形比特0的高电平宽度为1个ck周期，输出数据波形比特1的高电平宽度为2个ck周期。图2中，输入数据波形比特0的高电平宽度正好为1个ck周期，所以输出数据波形与输入数据波形正好完全相同；但在图3中，输入数据波形比特1的高电平宽度不足2个ck周期，而输出数据波形比特1的高电平宽度为2个ck周期，可见输出数据波形为解码时钟周期的设定整数倍，与输入数据波形的高电平宽度无关。在本发明实施例中，由于采用归零码表示数据比特，当输出数据波形的高电平传输完成时(即当输出数据波形被拉低时)，数据波形的有效部分已传输完成，即可区分数据是比特0还是比特1，无需解码时钟ck来计数了，于是可以停止解码时钟以省电。在本发明实施例中，如图2和图3所示，输出数据比特0的波形时长为2个ck，输出数据比特1的波形时长为3个ck，比特0时长较短一些，与现有技术中数据比特0和比特1波形时长等长不同，因此比特0的传输可以更为快速。
步骤s4，从所述解码时钟停止时起直到下一个所述t1时刻，所述第二数据波形被单线传输给所述下一级电路。在本发明实施例中，当解码时钟停止时，被拉低的输出数据波形(即低电平波形)被持续传输给下一级电路，直到有新的输入数据到来并检测到输入数据波形的上升沿后再次启动解码时钟(下一个t0时刻)，然后在第一个ck下降沿时(即下一个t1时刻)，该输出数据波形被再次拉高。在本发明实施例中，电路上电运行时会不断检测输入信号，只要检测到有效数据比特(归零码)，就会启动解码时钟，从t0-t2或t0-t3循环进行以上步骤s1-s4。
在本发明实施例中，根据输入数据比特在本级电路生成新的数据波形并传输给下一级电路，该数据波形的高电平时长为本级电路解码时钟周期的整数倍，避免了多级级联电路传输过程中造成的高电平逐级变宽或变窄的问题，进而解决了数据传输中的误码问题，并且能够将数据快速传输到下一级电路。相比现有技术，在比特0传输时，解码时钟在比特0的高电平结束时就停止，即可省电又可缩短比特0的传输时间，从而提升了led芯片级联系统的整体数据传输速度。
可选地，
所述输入数据包括所述比特0和所述比特1；
所述输入数据采用归零码表示，所述归零码以高电平开始且以低电平结束；
所述比特0的所述归零码时长为t0，所述t0包括高电平时长t0h和低电平时长t0l；
所述比特1的所述归零码时长为t1，所述t1包括高电平时长t1h和低电平时长t1l；
所述t1h大于所述t0h，且所述t1h与所述t0h之差大于设定值；
所述t1大于或等于所述t0。
在本发明实施例中，采用归零码来表示数据比特0和比特1，归零码是信号电平在一个码元之内都要恢复到零的编码方法，是一种二进制信息的编码，用宽度不同的高电平脉冲分别表示比特0和比特1，在脉冲结束之后要维持一端时间的零电平(低电平)。如图4所示，比特0和比特1码的高电平和低电平的占空比不同，有效的部分为高电平的持续时间，高电平时长也不同。t0h代表比特0所需的高电平时间，取值范围在0.1us-1.0us，典型值为0.8us；t1h代表比特1所需的高电平时间，取值范围在1.4us-3.0us，典型值为1.6us；t0l代表比特0所需的低电平时间，t1l代表比特1所需的低电平时间，t0l和t1l的取值范围在0.2us-8.0us，典型值为0.8us。一般来说，t1h是t0h的两倍，即上述设定值为t0h，有利于解码电路准确采样识别比特0和比特1。在本发明实施例中，如图4所示，比特1的高电平与低电平之和为t1，比特0的高电平与低电平之和为t0，t1大于t0。由于解码电路在比特0的高电平脉冲结束后尽快采样输入数据信号就能正确识别出数据是0还是1，并且比特0的有效部分(高电平)已完成，所以比特0的低电平部分t0l可以短一些，只要能确保区分比特0并给输入数据采样留有一定时间余量即可。现有技术中t0和t1相同，而本发明的t0较短，使得比特0的传输时长缩短，在大量数据通过多级电路传输时，可提升整体数据传输速度。
可选地，
所述特定波形包括所述输入数据波形的上升沿；
所述第一数据波形为高电平波形；
所述第二数据波形为低电平波形。
在本发明实施例中，当有数据输入时才启动解码时钟，通过检测到输入数据的归零码的上升沿(即归零码起点)来启动解码时钟。由于本实施例采用了归零码表示数据比特，启动解码时钟后，可及早产生高电平波形(即第一数据波形)并传输给下一级电路；然后，在判断出输入归零码数据是比特0还是比特1后，根据相应的归零码高电平时长设计需求在特定时刻将高电平波形拉低为低电平波形(即第二数据波形)，从而生成输出数据波形的归零码高电平脉冲。本发明不限于采用归零码表示数据，当采用其他编码方式时，第一数据波形和第二数据波形的设计可相应地改变。
可选地，
所述t1时刻为所述t0时刻后的所述解码时钟的第k个下降沿；
所述t2时刻为从所述t1时刻起且经过所述t0h后的所述解码时钟的第l个下降沿；
所述t3时刻为从所述t1时刻起且经过所述t1h后的所述解码时钟的第m个下降沿；
当所述本级电路处于上电工作状态且所述归零码通过所述输入数据波形持续传输时，所述t0时刻、所述t1时刻、所述t2时刻、所述t3时刻依次到来并重复。
在本发明实施例中，如图5所示，在输入端din的输入数据波形上升沿到来时，启动解码时钟ck，此刻为t0；然后，在ck的第一个下降沿时将送到dout端的输出数据波形拉高，即产生第一数据波形，此刻为t1，可及早传输数据波形到下一级电路。根据比特0的高电平时长确定t2时刻，并在t2时刻采样输入数据波形以判断是比特0还是比特1，由于本实施例比特0高电平时长是ck周期的2倍，因此t2时刻在第3个ck下降沿；当判断输入数据为比特0时，立即将第一数据波形(高电平波形)拉低为第二数据波形(低电平波形)以生成比特0的高电平脉冲，由于在t2时刻第一数据波形的高电平已持续了2个ck周期，达到了比特0的高电平时长要求，因此本实施例在t2时刻立即拉低输出数据波形以保持较为一致的比特0高电平宽度，并符合下一级电路的采样判断时间点的需求。当判断输入数据为比特1时，在t3时刻(即ck第5个下降沿)将第一数据波形(高电平波形)拉低为第二数据波形(低电平波形)以生成比特1的高电平脉冲，由于在t3时刻第一数据波形的高电平已持续了4个ck周期，达到了比特1的高电平时长要求，因此本实施例t3在ck第5个下降沿；不限于此，t3时刻也可以在其他时间点，只要满足电路设计的比特1高电平时长范围即可。如图5所示，比特0的传输经历了t0、t1、t2，接着是比特1的传输，经历了下一轮t0、t1、t2、t3，以此类推，只要有归零码数据比特输入，就会重复这些过程。另外，本发明也不限于采用ck下降沿定时，也可用ck上升沿。
可选地，
所述解码时钟包括高速时钟和低速时钟；
所述解码时钟的周期小于或等于所述t0h时长。
在本发明实施例中，解码时钟可为高速时钟，也可为低速时钟，为及时启动数据传输并且对输入数据及时采样判断，解码时钟ck周期不大于t0h时长；在图2和图3中，ck周期与t0h时长相同；在图5中，t0h时长为ck周期的2倍。当解码时钟为高速时钟时，由于时钟周期短，为保证对输入数据采样正确，t2时刻可选择在解码时钟ck的第2个或第3个下降沿；而解码时钟为低速时钟时，t2时刻选择解码时钟ck的第1个下降沿，可及时对输入数据采样判断，并输出和设计t0h较为一致的比特0高电平时长，并可及时结束比特0的传输。不限于此，只要满足t2与t1之差大于输入数据比特0的高电平宽度且在设计t0h取值范围内即可。对于t3时刻，m值为1，可输出和设计t1h较为一致的比特1的高电平时长；m值不限于1，只要满足t3与t1之差在设计的归零码比特1的高电平t1h取值范围内即可。对于t1时刻，k值为1，可以尽快将数据传输到下一级电路；k值取1为优选，k值不限于1。
可选地，
所述t1h大于或等于2倍t0h；
所述t0l和所述t1l均大于或等于所述t0h。
在本发明实施例中，为了区分比特1和比特0，设置t1h时长为t0h时长的2倍之上，以利于解码电路正确采样识别输入数据比特。考虑到节省数据传输时间，一般设置t1h为2倍t0h。为了给输入数据解码的采样判断时间点留有一定余量，比特0和比特1的低电平时长不小于比特0的高电平时长，否则，对比特0的采样时间点稍后偏移就可能采样到下一个数据而漏掉比特0。
本发明第二方面提供一种led芯片级联系统，其包括多颗相互级联的led芯片，其中，每颗所述led芯片通过单根信号线与下一级所述led芯片连接；所述led芯片通过本发明第一方面所述的单线级联电路的数据传输方法将数据传输给下一级所述led芯片。在本发明实施例中，如图6所示，n颗led芯片相互级联，每颗led芯片的输出端dout通过单根信号线连接到下一级led芯片的输入端din。最前一级第一颗led芯片的输入端连接到外部控制器并接收来自控制器的数据，然后将数据逐级往后传输直到最后第n颗led芯片。每一级led芯片提取属于本级led芯片的数据并将余下的数据往下一级led芯片传输，提取本级芯片数据时暂停往下一级芯片传输；当本级芯片数据提取完成时，采用本发明第一部分的单线级联电路的数据传输方法来进行余下数据的传输。
可选地，
所述数据包括多组数据指令，每一组所述数据指令用于一颗所述led芯片的显示驱动，每一组所述数据指令适于表达3路rgb或4路rgbw的信息。
可选地，
每一颗所述led芯片从多组所述数据指令中提取用于本级所述led芯片的所述数据指令，然后将其余所述数据指令传输给下一级所述led芯片；其中，用于本级的所述数据指令为本级所述led芯片接收到的第一组所述数据指令。
在本发明实施例中，数据以帧为单位进行传输，一帧数据包括多组数据指令，每组数据指令用于一颗led芯片的显示驱动。在图6中，data1包括了所有n颗led芯片的n组数据指令，data2包括了第2颗到第n颗led芯片的n-1组数据指令，以此类推，到datan就只有第n颗led芯片的1组数据指令了。当最后一颗第n颗led芯片接收到数据指令后，控制器通过复位信号启动所有led芯片根据本级数据指令驱动本级led芯片的rgb显示。在本发明实施例中，每组数据指令由多个数据比特组成，可表达3路rgb或4路rgbw的信息，其中每一路信息由1个或2个byte表达。每组数据指令被转换为脉宽调制pwm数据以驱动rgb灯显示。
可选地，
所述led芯片包括滤波模块、解码模块、解码振荡模块、输出驱动模块、转换控制模块和led驱动模块，其中，
所述滤波模块用于对所述输入数据波形进行滤波，然后传递给所述解码模块；
所述解码模块用于对输入数据波形进行检测，以及对所述输入数据波形进行采样及判断，以及产生第一数据波形和第二数据波形，以及控制解码时钟的启停；所述解码模块还用于提取本级的所述数据指令并传递给所述转换控制模块；
所述解码振荡模块用于产生所述解码时钟并提供给所述解码模块使用；
所述输出驱动模块用于将所述解码模块产生的所述第一数据波形和所述第二数据波形输出给下一级所述led芯片；
所述转换控制模块用于将所述数据指令转换为脉宽调制pwm数据，然后传递给所述led驱动模块；
所述led驱动模块用于将所述pwm数据输出给led灯，驱动所述led灯显示。
在本发明实施例中，如图7所示，led芯片包括滤波模块701、解码模块702、解码振荡模块704、输出驱动模块703、转换控制模块705和led驱动模块706。各个模块在led芯片进行数据传输时完成相应的上述功能，各个模块相互配合以实现本发明提供的单线级联电路的数据传输方法。
本发明根据输入数据比特生成新的归零码数据波形并传输给下一级电路，该归零码数据波形的高电平时长为本级电路解码时钟周期的整数倍，避免了多级级联电路传输过程中造成的高电平逐级变宽或变窄的问题，进而解决了数据传输中的误码问题，并且能够将数据快速传输到下一级电路。相比现有技术，数据比特0的传输时长可以缩短，从而提升了led芯片级联系统的整体数据传输速度。
虽然本公开披露如上，但本公开的保护范围并非仅限于此。本领域技术人员在不脱离本公开的精神和范围的前提下，可进行各种变更与修改，这些变更与修改均将落入本发明的保护范围。
1.一种单线级联电路的数据传输方法，其特征在于，包括：
本级电路对输入数据波形进行检测，当检测到所述输入数据波形为特定波形时，启动解码时钟，启动时刻为t0；
在t1时刻产生第一数据波形并传输给下一级电路；其中，所述下一级电路与所述本级电路通过单根信号线连接；
在t2时刻对所述输入数据波形进行采样及判断；当判断输入数据为比特0时，将所述第一数据波形改为第二数据波形并停止所述解码时钟；当判断所述输入数据为比特1时，在t3时刻将所述第一数据波形改为所述第二数据波形并停止所述解码时钟；其中，所述第二数据波形与所述第一数据波形为两种不同电平的数字信号波形；
从所述解码时钟停止时起直到下一个所述t1时刻，所述第二数据波形被单线传输给所述下一级电路。
2.根据权利要求1所述的单线级联电路的数据传输方法，其特征在于，
所述输入数据包括所述比特0和所述比特1；
所述输入数据采用归零码表示，所述归零码以高电平开始且以低电平结束；
所述比特0的所述归零码时长为t0，所述t0包括高电平时长t0h和低电平时长t0l；
所述比特1的所述归零码时长为t1，所述t1包括高电平时长t1h和低电平时长t1l；
所述t1h大于所述t0h，且所述t1h与所述t0h之差大于设定值；
所述t1大于或等于所述t0。
3.根据权利要求2所述的单线级联电路的数据传输方法，其特征在于，
所述特定波形包括所述输入数据波形的上升沿；
所述第一数据波形为高电平波形；
所述第二数据波形为低电平波形。
4.根据权利要求3所述的单线级联电路的数据传输方法，其特征在于，
所述t1时刻为所述t0时刻后的所述解码时钟的第k个下降沿；
所述t2时刻为从所述t1时刻起且经过所述t0h后的所述解码时钟的第l个下降沿；
所述t3时刻为从所述t1时刻起且经过所述t1h后的所述解码时钟的第m个下降沿。
5.根据权利要求4所述的单线级联电路的数据传输方法，其特征在于，
所述解码时钟包括高速时钟和低速时钟；
所述解码时钟的周期小于或等于所述t0h时长。
6.根据权利要求3所述的单线级联电路的数据传输方法，其特征在于，
所述t1h大于或等于2倍t0h；
所述t0l和所述t1l均大于或等于所述t0h。
7.一种led芯片级联系统，其特征在于，包括多颗相互级联的led芯片，其中，每颗所述led芯片通过单根信号线与下一级所述led芯片连接；每颗所述led芯片通过如权利要求1至6任一项所述的单线级联电路的数据传输方法将数据传输给下一级所述led芯片。
8.根据权利要求7所述的led芯片级联系统，其特征在于，
所述数据包括多组数据指令，每一组所述数据指令用于一颗所述led芯片的显示驱动；每一组所述数据指令适于表达3路rgb或4路rgbw的信息。
9.根据权利要求8所述的led芯片级联系统，其特征在于，
每一颗所述led芯片从多组所述数据指令中提取用于本级所述led芯片的所述数据指令，然后将其余所述数据指令传输给下一级所述led芯片；其中，用于本级的所述数据指令为本级所述led芯片接收到的第一组所述数据指令。
10.根据权利要求9所述的led芯片级联系统，其特征在于，所述led芯片包括滤波模块、解码模块、解码振荡模块、输出驱动模块、转换控制模块和led驱动模块，其中，
所述滤波模块用于对输入数据波形进行滤波，然后传递给所述解码模块；
所述解码模块用于对所述输入数据波形进行检测，以及对所述输入数据波形进行采样及判断，以及产生第一数据波形和第二数据波形，以及控制解码时钟的启停；所述解码模块还用于提取本级的所述数据指令并传递给所述转换控制模块；
所述解码振荡模块用于产生所述解码时钟并提供给所述解码模块使用；
所述输出驱动模块用于将所述解码模块产生的所述第一数据波形和所述第二数据波形输出给下一级所述led芯片；
所述转换控制模块用于将用于本级的所述数据指令转换为脉宽调制pwm数据，然后传递给所述led驱动模块；
所述led驱动模块用于将所述pwm数据输出给led灯，驱动所述led灯显示。
技术总结