物理不可克隆函数生成器及其电路和方法与流程

1.本发明的实施例涉及物理不可克隆函数生成器及其电路和方法。


背景技术：

2.随着对计算机系统和因特网的依赖在诸如个人通信、购物、银行业务、商业等许多领域的增加，对改进的计算机安全性的需求也在增加。可以采用许多包括密码术的安全措施。物理不可克隆函数(puf)是在物理结构中体现的物理对象，可用于产生输出。输出易于评估，但输出很难或几乎不可能预测。puf可以用作安全计算和通信中的唯一标识或密钥。
3.即使假定生产puf设备的制造过程是精确的，单个puf设备也必须容易制造但实际上不可能复制。在这方面，它是单向函数的硬件模拟。puf通常在集成电路中实现，并且通常用在具有高安全性要求的应用中。


技术实现要素：

4.根据本发明实施例的一个方面，提供了一种物理不可克隆函数生成器，包括：差值生成器电路，包括具有第一预定阈值电压的第一晶体管和第二晶体管，差值生成器电路被配置为提供第一输出信号，以基于第一晶体管和第二晶体管的相应导通时间来生成物理不可克隆函数签名；以及放大器，包括具有第二预定阈值电压的多个晶体管，放大器被配置为接收第一输出信号并输出物理不可克隆函数签名。
5.根据本发明实施例的另一个方面，提供了一种物理不可克隆函数生成器的电路，包括：第一和第二pmos晶体管，具有连接在电源端与相应的第一输出端和第二输出端之间的第一预定电压阈值；第一和第二nmos晶体管，具有分别连接在第一输出端和第二输出端与接地端之间的第二预定阈值电压；并且其中，第一pmos晶体管和第二pmos晶体管以及第一nmos晶体管和第二nmos晶体管被配置为基于第一nmos晶体管和第二nmos晶体管和/或第一pmos晶体管和第二pmos晶体管的导通时间在相应的第一输出端和第二输出端处生成互补的物理不可克隆函数位。
6.根据本发明实施例的又一个方面，提供了一种生成物理不可克隆函数签名的方法，包括：确定具有第一预定电压阈值的第一晶体管与第二晶体管之间在导通时间上的差值；基于所确定的差值输出用于生成物理不可克隆函数签名的第一信号；通过包括具有第二预定阈值电压的晶体管的放大器放大第一信号；以及基于放大的第一信号输出物理不可克隆函数签名。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1是示出根据一些实施例的物理不可克隆函数(puf)生成器的实例方面的框图。
9.图2是示出根据一些实施例的puf生成器的实例的电路图。
10.图3是示出根据一些实施例的puf生成器的另一实例的电路图。
11.图4是示出根据一些实施例的puf生成器的进一步实例的电路图。
12.图5是示出根据一些实施例的生成puf签名的方法的实例的过程流程图。
具体实施方式
13.以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
14.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
15.如上所述，物理不可克隆函数(puf)是体现在物理结构中的物理对象，其可以用于产生易于评估但几乎不可能预测的输出。集成电路(ic)器件通常包括在由诸如硅的半导体材料形成的半导体衬底或“芯片”上形成的电子电路。ic器件的元件通过光刻工艺形成于基板上，而非一次建构一个项目。在衬底上形成的电子器件通过导体或导线互连，导体或导线也通过光刻工艺形成在衬底上。尽管是大量生产的，但由于物理随机性，即使采用相同的制造工艺材料，每一ic器件也是唯一的。这种固有变化可被提取并用作其独特的鉴定，如同dna对人的鉴定。根据本文公开的实施例，这种变化用于创建用作puf的唯一ic器件签名，这是因为它是唯一的、特定器件固有的、不可复制的(不能被模仿或复制)、可重复的等等。
16.一些通用的puf方法包括基于延迟链的puf和基于存储器的puf。基于延迟链的puf将变化转换为延迟变化。利用由逻辑门制成的一组延迟链，并且由于每个链的元件的静态变化，每个链将具有不同的延迟。通过对各种延迟进行采样，可以产生签名。然而，基于延迟链的puf通常尺寸较大且可能不可靠，这是因为温度可能会影响路径的延迟时间，从而导致不正确的签名结果。
17.基于存储器的puf将器件在双稳态元件中的变化转换为产生1或0值。基于存储器的puf的一种实例类型是sram puf。这些puf利用存储器单元的小变化来产生签名。例如，一种类型的sram puf从单元的启动状态获得其签名。这种类型的puf非常类似于sram单元阵列。这些单元通过虚拟电源被加电和断电。由于每个单元包括强度可变的交叉耦合的反相器对，因此当单元被上电时，它将呈现取决于交叉耦合的反相器的特性的随机值。每个单元的状态随后通过读出放大器和io的正常sram阵列通道读取。puf的性能可通过利用具有各种电压阈值(vt)的器件来增强。通常，电压阈值场效应晶体管(fet)是在源极和漏极端之间产生导电路径所需的最小栅极
‑
源极电压(vgs)。
18.图1是示出物理不可克隆函数(puf)生成器装置100的实例方面的框图。puf生成器装置100包括puf生成器102、被配置为接收控制输入信号的控制输入端104以及被配置为输出puf签名的puf签名输出端106。控制输入信号可以包括例如时钟信号、存储器地址类型信号和复位信号。所示的puf生成器102包括：差值生成器108，其被配置为确定制造工艺中固有的变化，并将这些变化转换为表示电特性差异(例如电压差、电流差等)的电信号；以及放大器110，其被配置为放大由差值生成器108产生的电信号，并将该差值转换为确定性的但是随机的1和0的位向量中的一个位向量。在一些示例中，差值生成器108和放大器110被组合，这意味着单个结构可以执行两种功能。例如，sram加电puf可以被描述为自放大，其中差值生成和放大由诸如sram单元的同一结构执行。在其它的puf设计中，放大器110可以在多个差值生成器108之间共享。
19.为了最大化puf生成器102的性能特性，用于产生差值生成器108的器件的变化被最大化，而用于产生放大器110的器件的变化被最小化。在一些示例性的实施例中，这通过利用具有各种电压阈值(vt)的器件实现。这些器件在一些示例中可以是cmos fet器件。
20.高阈值(hvt)、标准阈值(svt)器件和低阈值电压器件(lvt)通常具有相同的标称工作电压。然而，hvt、svt和lvt器件被配置为根据电路设计和/或应用而具有不同的阈值电压。例如，svt器件可以具有大约为电源电压的20％到30％的vt。lvt器件可以具有小于电源电压的20％的vt，并且hvt器件可以具有大于电源电压的35％的vt。取决于特定的电路，电源电压可以处于小于1伏到5.0伏或更大的范围内，尽管其它的电源电压电平也处于本发明的范围内。尽管lvt器件具有较低的导通电压，但与hvt和svt器件相比，它们往往具有增加的亚阈值漏电流。此外，hvt器件具有比svt器件更大的导通电压变化，并且低电压阈值(lvt)器件具有比svt器件更小的导通电压变化。因此，例如，鉴于希望更大的变化，hvt器件可用于实现差值生成器108，而鉴于希望具有一致性，lvt器件可用于实现放大器110。
21.图2是示出puf生成器100的实施例的进一步方面的电路图。所示的puf生成器100包括被布置成n列和m行的多个puf单元202。puf单元202中的每个都包括一对晶体管214a和214b(统称为晶体管214)。在所说明的实例中，晶体管214a、214为p型晶体管，但其它实施例可以具有其中使用n型晶体管的互补设计。每个puf单元202利用晶体管214之间的操作速度差(即晶体管接通时间)来为差值生成器108产生差值。每个晶体管214的操作速度由于制造工艺所引起的轻微变化而变化。puf单元的每列都连接到第一位线204和第二位线206。位线204、206还连接到多个读出放大器110。因此，在所示的示例中，puf单元202的每列都连接到相应的读出放大器110，并且读出放大器110由该列的puf单元202共享。puf单元202的每行都连接到字线210。因此，字线210垂直于位线204和位线条206。位线204、206均另外连接到放电晶体管212，放电晶体管用于响应于预放电信号而选择性地将位线204、206连接到接地。读出放大器110均进一步经连接以接收读出放大器启用信号saen。位线204、206、字线210和puf单元202形成了puf生成器102的差值生成器108。
22.每个puf单元202都包括一对晶体管214a和214b。在所示的示例中，晶体管214具有第一预定vt。在一些实施例中，晶体管214为hvt pmos晶体管。晶体管214a之一连接在提供vdd的电源端216和与puf单元202所位于的列相对应的第一位线204之间。另一晶体管214b连接在电源端216和与puf单元202所位于的列相对应的第二位线206之间。puf单元202的两个晶体管214的栅极端连接到与puf单元202所位于的行相对应的字线210。同时，读出放大
器110以具有第二预定vt的多个晶体管例如lvt或svt晶体管来实现。在一些示例中，通过将hvt晶体管用于差值生成器108，导致成对的晶体管214之间的导通时间的变化更大，导致晶体管214(即晶体管214a或214b)首次导通时的变化增加。由于与具有较低vt的器件相比具有更大的变化，并且因此在接通时间中的变化更小，这可以提供差值生成器108的增强操作。通过将lvt晶体管用于放大器110，实现了其操作中的较小变化，从而导致放大器110具有更一致的操作。
23.图2的实例puf生成器102通过首先接通放电晶体管212将位线对204、206预放电到vss或接地开始操作。然后，放电晶体管212被断开。puf单元202的晶体管214a、214b由在它们各自的栅极处从字线210接收的有效字线信号(在所示的实施例中为有效低信号)导通。这为每列中的第一和第二位线204、206进行充电。由于晶体管214a与214b之间的差异，晶体管214a、214b的充电时间将不同。上升时间的差值由读出放大器110在例如电荷差值最大的时间“获取”。因此，在预定的时间段之后，字线信号使puf单元202的晶体管214失活，并且读出放大器启用信号saen被持续，使得每列的位线对之间的电压差被读出放大器110读出并放大，每个读出放大器响应于位线204、206的电压差而输出puf签名的位。在一些示例中，可以在每个周期中激活多个行210以生成较长的签名。
24.图3是示出为每个差值产生器108采用一个放大器110的实例puf单元202的电路图。换句话说，读出放大器110不被多个差值生成器108共享。因此，每个puf单元202包括差值生成器108和诸如读出放大器的放大器110。差值生成器108包括连接在电源端216和第一位线204或位线条206之间的一对晶体管214a和214b。在所示的示例中，晶体管214a和214b是pmos晶体管。晶体管214的栅极端被连接，以便从下面进一步讨论的定时电路232接收公共定时信号。
25.位线204和位线条206进一步被连接到读出放大器110以及预放电电路。预放电电路包含选择性地将位线240及位线条206连接到接地端的放电晶体管212a及212b(统称为放电晶体管212)。放电晶体管212的栅极端被连接，以通过控制输入端104a接收第一控制信号ph1，控制信号控制预放电电路的放电晶体管212的操作。位线204、206均还经由反相器264和262而连接到互补输出端106a、106b。
26.定时电路232包括被配置为从位线204和位线条206接收信号的“或非”门234。“或非”门234的输出和在控制输入端104b上接收的第二控制信号ph2被输入到“与非”门236。“与非”门236的输出连接到字线210，以控制差值生成器108的晶体管214a和214b的操作。
27.放大器110具有连接到位线204和位线条206的输出q、q#，并且还被连接成经由控制输入端104c接收第三控制信号ph3。放大器110包括包含晶体管242和244的第一反相器238、包含晶体管246和248的第二反相器240以及标头或启用晶体管250和252。第一反相器238和第二反相器240均连接在启用晶体管250和252之间。此外，第一反相器238和第二反相器240交叉耦合，其中一个反相器的输出连接到另一个反相器的输入，反之亦然。另外，第一反相器238的输出q连接到位线204，而第二反相器240的输出q#连接到位线条206。启用晶体管250的栅极端被连接成接收ph3，而启用晶体管252被连接成经由反相器260接收ph3的反相。
28.如上所述，可以改变各个晶体管的vt以改善puf生成器102的性能。例如，在所示的实施例中，差值生成器108的晶体管214a和214b是hvt晶体管，而放大器110的晶体管242
‑
252是lvt晶体管。如上所述，将hvt晶体管用于差值生成器108增加了晶体管214的导通时间变化，这增加了puf输出位的变化。相反，使用lvt晶体管来实现放大器110提高了放大器110操作的一致性。
29.图3的puf生成器102的示例性操作类似于图2的puf生成器102的操作。puf单元202通过以下方式操作：当ph1移动为高时，首先将位线204和位线条206预放电到vss或接地，从而接通放电晶体管212。这导致输出q和q#两者均变低。低q和q3输出信号由“或非”门234接收，因此输出逻辑高信号。“或非”门234的高输出由“与非”门236接收。当ph2为低时，字线210上的“与非”门236的输出保持为高，从而保持晶体管214断开。
30.ph1接着移动为低以断开放电晶体管212，且ph2移动为高，这致使“与非”门236的输出变低。来自“与非”门236的逻辑低信号被传输到差值生成器108的晶体管214的栅极，从而使它们导通。由于hvt晶体管214在导通电压方面具有较高的变化，晶体管214a或214b中的一个将可能在另一个之前导通。举例来说，如果晶体管214a首先接通，那么位线204上的信号充电到逻辑高且位线条206将保持低。相应的高和低位线204和位线条206信号由”或非”门234接收，从而导致其输出变为低。由“与非”门236接收的来自“或非”门234的低输出使得其输出变高。到字线210的高输入输出将晶体管214断开。因此，响应于位线之一变高，定时电路使差值生成器108断开。低ph3信号接通放大器110，放大器放大并锁存q和q#输出，其提供互补的puf输出位和输出端106a和106b。
31.图4是示出puf生成器102的另一实例的电路图。在所示的示例中，电路组合了差值生成器108和放大器110。所述电路包含：包含pmos晶体管242和nmos晶体管244的第一反相器238；以及包含pmos晶体管246和nmos晶体管248的第二反相器240。反相器238和240交叉耦合，其中一个反相器的输出连接到另一个反相器的输入。第一反相器238和第二反相器240经由启用晶体管250连接在接地端与vdd端216之间。反相器238的输出提供输出信号q，该输出信号q经由nmos放电晶体管212a选择性地接地，并且还经由反相器262连接到第一输出端106a以输出puf out#信号。第二反相器240提供互补的q#信号，并经由nmos放电晶体管212b选择性地连接到接地端，且进一步经由另一反相器264连接到第二输出端106b以输出puf out信号。
32.启用晶体管250以及放电晶体管212a和212b的栅极端经由反相器260连接到控制输入端104。控制输入被配置为接收“开始”控制信号，在一些示例中，该“开始”控制信号可以是定时信号。可选地，缓冲器266可以包含在启用晶体管250的栅极和控制输入端104之间。
33.在所示的例子中，pmos晶体管250、242、246是svt晶体管，而nmos晶体管244、248、212a、212b是hvt器件。因此，在所示的实施例中，nmos晶体管具有比pmos晶体管更高的vt。hvt nmos晶体管的增加的变化增加了晶体管的导通时间变化(即，随机性)。
34.当在控制输入端104上接收的“开始”控制信号变低时，“开始#”信号变高。这断开启用晶体管250且接通放电晶体管212a及212b，因此拉低了节点q及q#。低q和q#信号进一步断开nmos晶体管244、248。当“开始”控制信号被驱动到高时，“开始#”信号变低。这断开放电晶体管212a和212b且接通启用晶体管250，致使晶体管242和246的源极端处的节点x被充电。当节点x移向vdd时，晶体管242和246开始导通，这是因为它们的栅极端上的信号(即q和q#)从复位操作开始为低。nmos晶体管244和248由于其栅极处的低q和q#信号而断开。由于
pmos晶体管242和246的导通时间变化，晶体管242、246之一将在另一个之前继续导通(即，允许源极到漏极的电流流动)。例如，如果pmos晶体管242“胜出”并保持导通，则q被驱动为高，这断开pmos晶体管246并导通nmos晶体管248，这两者在其栅极端处接收高q信号。因此，q和q#分别被设置为高和低。这些信号被反相器262、264反相，并在相应的puf输出端106a和106b上输出。
35.图5是示出用于生成puf签名的方法300的示例方面的过程流程图。在步骤302处，确定具有第一预定vt的第一和第二晶体管之间的导通时间差。如上所述，在一些示例中，第一和第二晶体管是hvt晶体管，例如晶体管214，其增加了晶体管导通变化。在步骤304处输出用于生成puf签名的第一信号。第一信号是基于在步骤302中确定的导通时间确定的差值。在步骤306处，第一信号由诸如包括具有第二预定vt的晶体管的读出放大器110的放大器进行放大。在一些示例中，放大器包括诸如lvt晶体管的低vt晶体管，以减小放大器的变化。在步骤308处，基于放大的第一信号输出puf签名。
36.因此，本文所揭示的实例性puf签名产生器针对所述产生器的各个部分使用了具有不同预定vt的晶体管。例如，hvt器件可以用于构成puf电路的差值生成器部分，而放大和变换部分可以使用lvt类型的晶体管。其中，这可以提供对于差值生成器部分具有最大变化而对于放大和转换部分具有最小变化的puf单元。
37.根据一些公开的实施例，puf生成器包括具有第一和第二晶体管的差值生成器电路，所述第一和第二晶体管具有第一预定vt。差值生成器电路被配置为提供第一输出信号，用于基于第一晶体管及第二晶体管的相应接通时间而产生puf签名。放大器包括具有第二预定vt的多个晶体管。放大器被配置为接收第一输出信号并输出puf签名。
38.在上述物理不可克隆函数生成器中，第一预定阈值电压高于第二预定阈值电压。
39.在上述物理不可克隆函数生成器中，第一预定阈值电压是高阈值电压。
40.在上述物理不可克隆函数生成器中，第二预定阈值电压是低阈值电压。
41.在上述物理不可克隆函数生成器中，进一步包括多个差值生成器电路，其中，放大器被配置为接收多个差值生成器电路中的每个的第一输出信号。
42.在上述物理不可克隆函数生成器中，进一步包括多个放大器，其中，放大器中的每个被配置为输出物理不可克隆函数签名的相应位。
43.在上述物理不可克隆函数生成器中，进一步包括多个差值生成器电路和多个放大器，其中，差值生成器电路中的每个被耦合到放大器中的一个相应放大器，并且其中，放大器中的每个被配置为输出物理不可克隆函数签名的相应位。
44.在上述物理不可克隆函数生成器中，进一步包括预放电电路，预放电电路被耦合至差值生成器电路并且被配置为将第一输出信号设置为预定值。
45.在上述物理不可克隆函数生成器中，进一步包括预放电电路，预放电电路被耦合至差值生成器电路并且被配置为将第一输出信号设置为预定值。
46.在上述物理不可克隆函数生成器中，预放电电路包括具有第一预定阈值电压的多个晶体管。
47.在上述物理不可克隆函数生成器中，差值生成器电路的第一晶体管和第二晶体管是pmos晶体管。
48.在上述物理不可克隆函数生成器中，进一步包括定时电路，定时电路连接在放大
器与差值生成器电路之间，定时电路被配置为响应于第一输出而激活差值生成器电路。
49.在上述物理不可克隆函数生成器中，进一步包括第一位线和第二位线以及字线，其中，差值电路的第一晶体管被连接在电源端与第一位线之间，差值电路的第二晶体管被连接在电源端与第二位线之间，并且第一晶体管的栅极和第二晶体管的栅极被连接到字线。
50.在上述物理不可克隆函数生成器中，放大器包括分别接收第一输出和第二输出的第一交叉耦合反相器和第二交叉耦合反相器，第一反相器和第二反相器中的每个均包括pmos晶体管和nmos晶体管。
51.在上述物理不可克隆函数生成器中，第一交叉耦合反相器和第二交叉耦合反相器的nmos晶体管是高阈值电压晶体管。
52.根据进一步公开的实施例，一种电路包括第一和第二pmos晶体管，晶体管具有连接在电源端与相应的第一和第二输出端之间的第一预定vt。第一和第二nmos晶体管具有第二预定vt，并且分别连接在第一和第二输出端与接地端之间。第一pmos晶体管和第二pmos晶体管以及第一nmos晶体管和第二nmos晶体管被配置为基于第一nmos晶体管和第二nmos晶体管和/或第一pmos晶体管和第二pmos晶体管的导通时间在相应的第一输出端和第二输出端处生成互补的puf位。
53.在上述电路中，第一预定阈值电压是标准阈值电压，并且第二预定阈值电压是高阈值电压。
54.在上述电路中，第一pmos晶体管和第二pmos晶体管被配置为在相应的第一和第二位线上提供第一互补的输出信号和第二互补的输出信号，以基于第一pmos晶体管和第二pmos晶体管的相应导通时间来生成物理不可克隆函数签名，电路进一步包括：由第三pmos晶体管形成的第一反相器，第三pmos晶体管具有连接到第一nmos晶体管的第二预定阈值电压，第一反相器连接在电源端和接地端之间，并且具有连接到第一位线的第一输出和连接到第二位线的第一输入；由第四pmos晶体管形成的第二反相器，第四pmos晶体管具有连接到第二nmos晶体管的第二预定阈值电压，第二反相器连接在电源端和接地端之间，并且具有连接到第二位线的第二输出和连接到第一位线的第二输入，使得第一反相器和第二反相器交叉耦合；并且其中，第一交叉耦合反相器和第二交叉耦合反相器被配置为放大和锁存第一互补的输出信号和第二互补的输出信号。
55.根据更进一步公开的实施例，一种方法包括确定具有第一预定vt的第一和第二晶体管之间的导通时间差。基于所确定的差值输出用于生成物理不可克隆函数(puf)签名的第一信号。第一信号由包括具有第二预定vt的晶体管的放大器进行放大。基于放大的第一信号输出puf签名。
56.在上述方法中，第一阈值电压高于第二阈值电压。
57.上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

技术特征：
1.一种物理不可克隆函数生成器，包括：差值生成器电路，包括具有第一预定阈值电压的第一晶体管和第二晶体管，所述差值生成器电路被配置为提供第一输出信号，以基于所述第一晶体管和所述第二晶体管的相应导通时间来生成物理不可克隆函数签名；以及放大器，包括具有第二预定阈值电压的多个晶体管，所述放大器被配置为接收所述第一输出信号并输出所述物理不可克隆函数签名。2.根据权利要求1所述的物理不可克隆函数生成器，其中，所述第一预定阈值电压高于所述第二预定阈值电压。3.根据权利要求1所述的物理不可克隆函数生成器，其中，所述第一预定阈值电压是高阈值电压。4.根据权利要求1所述的物理不可克隆函数生成器，其中，所述第二预定阈值电压是低阈值电压。5.根据权利要求1所述的物理不可克隆函数生成器，进一步包括多个所述差值生成器电路，其中，所述放大器被配置为接收所述多个差值生成器电路中的每个的所述第一输出信号。6.根据权利要求5所述的物理不可克隆函数生成器，进一步包括多个所述放大器，其中，所述放大器中的每个被配置为输出所述物理不可克隆函数签名的相应位。7.根据权利要求1所述的物理不可克隆函数生成器，进一步包括多个所述差值生成器电路和多个所述放大器，其中，所述差值生成器电路中的每个被耦合到所述放大器中的一个相应放大器，并且其中，所述放大器中的每个被配置为输出所述物理不可克隆函数签名的相应位。8.根据权利要求1所述的物理不可克隆函数生成器，进一步包括预放电电路，所述预放电电路被耦合至所述差值生成器电路并且被配置为将所述第一输出信号设置为预定值。9.一种物理不可克隆函数生成器的电路，包括：第一和第二pmos晶体管，具有连接在电源端与相应的第一输出端和第二输出端之间的第一预定电压阈值；第一和第二nmos晶体管，具有分别连接在所述第一输出端和所述第二输出端与接地端之间的第二预定阈值电压；并且其中，所述第一pmos晶体管和所述第二pmos晶体管以及所述第一nmos晶体管和所述第二nmos晶体管被配置为基于所述第一nmos晶体管和所述第二nmos晶体管和/或所述第一pmos晶体管和所述第二pmos晶体管的导通时间在相应的所述第一输出端和所述第二输出端处生成互补的物理不可克隆函数位。10.一种生成物理不可克隆函数签名的方法，包括：确定具有第一预定电压阈值的第一晶体管与第二晶体管之间在导通时间上的差值；基于所确定的所述差值输出用于生成物理不可克隆函数签名的第一信号；通过包括具有第二预定阈值电压的晶体管的放大器放大所述第一信号；以及基于放大的所述第一信号输出所述物理不可克隆函数签名。
技术总结
本发明的实施例涉及一种PUF生成器，包括具有第一晶体管和第二晶体管的差值生成器电路，第一晶体管和第二晶体管具有第一预定VT。差值生成器电路被配置为提供第一输出信号，以基于第一晶体管和第二晶体管的相应接通时间而产生PUF签名。放大器包括具有第二预定VT的多个晶体管。放大器被配置为接收第一输出信号并输出PUF签名。本发明的实施例还涉及物理不可克隆函数生成器的电路和方法。可克隆函数生成器的电路和方法。可克隆函数生成器的电路和方法。


技术研发人员：吕士濂 蔡睿哲 李承恩
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2021.02.26
技术公布日：2021/6/29