一种闪存存储器及其错误比特计数检测系统的制作方法

一种闪存存储器及其错误比特计数检测系统
1.本申请为申请日为2020年06月01日，申请号为202010484571.2，发明创造名称为“一种闪存存储器及其错误比特计数检测方法和系统”的分案申请。
技术领域
2.本发明涉及半导体存储器技术领域，更具体地说，涉及一种闪存存储器及其错误比特计数检测系统。


背景技术：

3.闪存(flash memory)存储器由于具有在不加电的情况下长期保持存储的信息、集成度高、存取速度快、易于擦除和重写等优点，因此，已经在微机电、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度，同时减少位成本，三维的闪存存储器(3d nand)得到了迅速发展。
4.现有的三维闪存存储器使用ispp(incremental step pulse programming，增量阶跃脉冲编程)进行编程和擦除操作，在擦除或编程操作之后，会进行验证操作，以检查该存储位置是否正常。验证之后，会对验证失败的错误比特位进行计数，以判断该位置是否通过了验证，并根据验证结果判断下一次编程操作是否对此比存储单元继续编程。但是，现有的错误比特判断方法存在错误比特判断不准确的问题。


技术实现要素：

5.有鉴于此，本发明提供了一种闪存存储器及其错误比特计数检测系统，以提高错误比特计数检测的准确性。
6.为实现上述目的，本发明提供如下技术方案：
7.一种闪存存储器的错误比特计数检测系统，包括ecc控制模块、块标志电路和错误比特模块；
8.所述ecc控制模块用于将需要进行错误比特计数的逻辑块的逻辑地址发送至所述块标志电路；
9.所述块标志电路用于对所述逻辑块的逻辑地址进行译码，获得与所述逻辑块的逻辑地址对应的物理地址，并将所述物理地址的地址标记信号发送至与具有所述物理地址的存储单元对应设置的错误比特模块；
10.所述错误比特模块用于根据所述块标志电路发送的地址标记信号以及对应的页缓存器输出的错误标记信号，对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功。
11.可选地，所述错误比特模块包括错误比特计数模块和模拟错误比特计数和累加模块；
12.所述错误比特计数模块与所述页缓存器和所述块标志电路相连，用于根据所述块标志电路发送的地址标记信号以及所述页缓存器输出的错误标记信号输出中间电平信号，
并将所述中间电平信号发送至所述模拟错误比特计数和累加模块；
13.所述模拟错误比特计数和累加模块用于根据所述中间电平信号对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功。
14.可选地，所述错误比特计数模块还与标记锁存器相连；
15.所述标记锁存器用于存储表示所述页存储单元是否被冗余单元阵列中的页存储单元替换的地址替换标记信号；
16.所述错误比特计数模块还用于根据所述块标志电路发送的地址标记信号、所述页缓存器输出的错误标记信号以及所述标记锁存器输出的地址替换标记信号输出中间电平信号。
17.可选地，所述错误比特计数模块包括或非门、第一开关管、第二开关管和所述标记锁存器；
18.所述或非门的第一个输入端与所述块标志电路相连，所述或非门的第二个输入端与所述页缓存器相连，所述或非门的第三个输入端与所述标记锁存器相连，所述或非门的输出端与所述第一开关管的栅极相连；
19.所述第一开关管的第一端接地，所述第一开关管的第二端与所述第二开关管的第一端相连，所述第二开关管的第二端与所述错误比特计数模块的输出端相连，所述第二开关管的栅极与所述模拟错误比特计数和累加模块的模拟输出控制信号线相连。
20.可选地，当所述块标志电路输出低电平的地址标记信号为低电平信号、所述标记锁存器输出低电平的地址替换标记信号以及所述页缓存器输出低电平的错误标记信号时，所述或非门向所述第一开关管的栅极输入高电平信号，使得所述第一开关管导通；
21.当所述模拟输出控制信号线向所述第二开关管的栅极输入控制信号时，所述第二开关管导通，所述错误比特计数模块的输出端输出中间电平信号，并将所述中间电平信号发送至所述模拟错误比特计数和累加模块，以使所述模拟错误比特计数和累加模块对所述中间电平信号与参考电平信号进行比较完成计数。
22.可选地，所述闪存存储器的存储单元阵列包括主单元阵列和冗余单元阵列；
23.所述块缓存器包括第一块缓存器和第二块缓存器，所述第一块缓存器内的页缓存器与所述主单元阵列中的各页存储单元的位线相连，所述第二块缓存器内的页缓存器与所述冗余单元阵列中的各页存储单元的位线相连；
24.所述错误比特计数模块包括第一错误比特计数模块和第二错误比特计数模块，所述第一错误比特计数模块与所述第一块缓存器内的页缓存器相连，所述第二错误比特计数模块与所述第二块缓存器内的页缓存器相连；
25.所述块标志电路包括第一块标志电路和第二块标志电路，所述第一块标志电路与所述第一错误比特计数模块相连，所述第二块标志电路与所述第二错误比特计数模块相连。
26.可选地，所述检测系统包括块缓存器；
27.所述块缓存器均包括页缓存器，所述页缓存器都与存储器控制模块相连，所述页缓存器用于存储对应页存储单元的编程验证数据，并根据所述编程验证数据得到标识所述页存储单元存在验证错误的错误标记信号。
28.一种闪存存储器，包括如上任一项所述的闪存存储器的错误比特计数检测系统。
29.与现有技术相比，本发明所提供的技术方案具有以下优点：
30.本发明所提供的闪存存储器及其错误比特计数检测系统，ecc控制模块将需要进行错误比特计数的逻辑块的逻辑地址发送至所述块标志电路，块标志电路对所述逻辑块的逻辑地址进行译码，获得与所述逻辑块的逻辑地址对应的物理地址，并将所述物理地址的地址标记信号发送至与具有所述物理地址的存储单元对应设置的错误比特模块，所述错误比特模块根据所述块标志电路发送的地址标记信号以及所述页缓存器输出的错误标记信号对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功，也就是说，本发明中按照ecc控制模块的逻辑块进行了错误比特计数，从而提高了错误比特计数检测的准确性。
附图说明
31.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
32.图1为现有的一种闪存存储器的结构示意图；
33.图2为本发明实施例提供的一种闪存存储器的错误比特计数检测系统的一种结构示意图；
34.图3为本发明实施例提供的一种闪存存储器的错误比特计数检测系统的一种具体结构示意图；
35.图4为本发明实施例提供的一种错误比特计数模块的结构示意图；
36.图5为本发明实施例提供的一种闪存存储器的错误比特计数检测方法的流程图。
具体实施方式
37.正如背景技术所述，现有的错误比特计数检测方法存在错误比特计数检测不准确的问题。
38.现有的闪存存储器包括主单元阵列11、冗余单元阵列12、错误比特检测模块13、存储器控制模块14和ecc控制模块15。主单元阵列11和冗余单元阵列12都包括多个存储串，每个存储串都包括多个存储单元，冗余单元阵列12中的存储串用于替代主单元阵列11中错误比特的存储串。其中，一个或多个存储单元构成页，多个页构成存储块，存储块为可擦除单元，页为可读取和可编程单元。
39.错误比特检测模块13用于在存储块进行擦除或编程验证操作后，对存储块中的验证结果数据进行统计，并对错误比特位进行计数。
40.并且，现有的nand使用ecc(error correcting code，错误检查和纠正)控制模块15进行数据的编码和校正，ecc控制模块15可以对一些错误比特位进行校正，也就是说，按照ecc控制模块15的校正标准，允许一些可校正的错误比特位的存在。一般的，ecc比较单位为2kb或者是4kb，对于一个一页容量为16kb nand来说，按照ecc所要求的在验证操作时对每2kb逻辑存储的单元错误比特在一起技术更符合ecc的标准。然而nand16kb数据的实际物理地址分布并不像逻辑地址一样集中。可能一个集中物理区域拥有属于第一个2kb，第二个
2kb，第三个2kb，第四个2kb等的数据。然后计数时，因为版图限制，操作都是以块进行。所以在计数时不能按照ecc的地址进行计数，不准确。
41.基于此，本发明提供了一种闪存存储器及其错误比特计数检测方法和系统，以克服现有技术存在的上述问题，所述闪存存储器的错误比特计数检测系统包括ecc控制模块、块缓存器、块标志电路和错误比特模块；
42.每个所述块缓存器均包括多个页缓存器，每个所述页缓存器都与所述存储器控制模块相连，所述页缓存器用于存储对应页存储单元的编程验证数据，并根据所述编程验证数据得到标识所述页存储单元存在验证错误的错误标记信号；
43.所述ecc控制模块用于将需要进行错误比特计数的逻辑块的逻辑地址发送至所述块标志电路；
44.所述块标志电路用于对所述逻辑块的逻辑地址进行译码，获得与所述逻辑块的逻辑地址对应的物理地址，并将所述物理地址的地址标记信号发送至与具有所述物理地址的存储单元对应设置的错误比特模块；
45.所述错误比特模块用于根据所述块标志电路发送的地址标记信号以及所述页缓存器输出的错误标记信号，对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功。
46.本发明提供的闪存存储器及其错误比特计数检测方法和系统，ecc控制模块将需要进行错误比特计数的逻辑块的逻辑地址发送至所述块标志电路，块标志电路对所述逻辑块的逻辑地址进行译码，获得与所述逻辑块的逻辑地址对应的物理地址，并将所述物理地址的地址标记信号发送至与具有所述物理地址的存储单元对应设置的错误比特模块，所述错误比特模块根据所述块标志电路发送的地址标记信号以及所述页缓存器输出的错误标记信号对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功，也就是说，本发明中按照ecc控制模块的逻辑块进行了错误比特计数，从而提高了错误比特计数检测的准确性。
47.以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
48.本发明实施例提供了一种闪存存储器的错误比特计数检测系统，该闪存存储器可以是单电平存储单元(slc)、多电平存储单元(mlc)、三电平存储单元(tlc)、四电平存储单元(qlc)等nand闪存存储器，如图2所示，该闪存存储器包括存储单元阵列，该错误比特计数检测系统包括ecc控制模块21、存储器控制模块22、块缓存器23、错误比特模块和块标志电路25。
49.其中，块缓存器23与闪存存储器的物理块对应设置。具体地，存储单元阵列包括主单元阵列201和冗余单元阵列202，如图3所示，块缓存器23包括第一块缓存器231和第二块缓存器232，第一块缓存器231与主单元阵列201中的物理存储块对应设置，第二块缓存器232与冗余单元阵列202中的物理存储块对应设置。
50.每个块缓存器23均包括多个页缓存器。第一块缓存器231包括多个页缓存器2310，
第二块缓存器232包括多个页缓存器2320。多个页缓冲器分别与同一个字线上的各个存储单元的位线相连，具体地，第一块缓存器231内的页缓冲器2310与主单元阵列201中的各个存储单元的位线相连，第二块缓存器232内的页缓存器2320与冗余单元阵列202中的各个存储单元的位线相连。
51.每个块缓存器23都与存储器控制模块22相连，用于存储对应页存储单元的编程验证数据，并根据编程验证数据得到标识页存储单元存在验证错误的错误标记信号。具体地，存储器控制模块22也可以通过块缓存器23向对应的存储单元写入和读出数据，以便进行数据的编程，获得编程验证数据。
52.ecc控制模块21用于对闪存存储器输入的数据进行编码和错误校正，对闪存存储器输出的数据进行解码和错误校正，并根据ecc的地址位要求将需要进行错误比特计数的逻辑块的逻辑地址发送至块标志电路。
53.块标志电路25用于对逻辑块的逻辑地址进行译码，获得与逻辑块的逻辑地址对应的物理地址，并将物理地址的地址标记信号发送至与具有物理地址的存储单元对应设置的错误比特模块。
54.错误比特模块用于根据块标志电路发送的地址标记信号以及页缓存器输出的错误标记信号，对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功。
55.具体地，错误比特模块包括错误比特计数模块24、模拟错误比特计数和累加模块26。错误比特计数模块24与页缓存器230和块标志电路25相连，用于根据块标志电路25发送的地址标记信号以及页缓存器230输出的错误标记信号输出中间电平信号，并将中间电平信号发送至模拟错误比特计数和累加模块26；
56.模拟错误比特计数和累加模块26用于根据中间电平信号对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功。
57.本发明的一个实施例中，块标志电路包括第一块标志电路251和第二块标志电路252，第一块标志电路251与第一错误比特计数模块241相连，第二块标志电路252与第二错误比特计数模块242相连。
58.由于主单元阵列201的物理地址和逻辑地址的对应关系是已知的，因此，第一块标志电路251获得每个逻辑块的逻辑地址后，可以根据物理地址和逻辑地址的对应关系，获得主单元阵列201中各个存储单元的物理地址，即得到每个逻辑块的对应的存储单元所在的物理块，然后第一块标志电路251会将物理地址的地址标记信号发送至与具有物理地址的存储单元对应设置的第一错误比特计数模块241。
59.但是，由于冗余单元阵列202中的存储串替代主单元阵列201中的存储串后，并不知道冗余单元阵列202中的存储串替代了哪些位置的主单元阵列201中的存储串，因此，本发明实施例中，块标志电路包括一个第一块标志电路251和多个第二块标志电路252，第一块标志电路251与所有的第一错误比特计数模块241相连，每个第二块标志电路252与一个第二错误比特计数模块242相连，第二块标志电路252使用冗余cam地址来确定与其相邻的页存储单元属于哪个块。
60.每个错误比特计数模块24与页缓存器230和块标志电路25相连，具体地，错误比特计数模块24包括第一错误比特计数模块241和第二错误比特计数模块242，第一错误比特计
数模块241与第一块缓存器231内的页缓存器相连，第二错误比特计数模块242与第二块缓存器232内页缓冲器相连。
61.需要说明的是，本发明并不仅限于此，在其他实施例中，也可以仅包括第一块缓存器231、第一块标志电路251和第一错误比特计数模块241，也就是说，本发明实施例中也可以仅对主阵列单元201进行错误比特计数。
62.由于位线的间距很小，因此，本发明实施例中，如图3所示，多个页缓存器如230依次排列成多列，每个块缓存器23依次排列成多行，以便能够在位线的间距内合理地设置页缓存器。当然，本发明并不仅限于此，在其他实施例中，也可以根据实际情况对页缓存器进行排列。
63.本发明实施例中，错误比特计数模块24还与标记锁存器相连；
64.标记锁存器用于存储表示页存储单元是否被冗余单元阵列202中的页存储单元替换的地址替换标记信号；
65.错误比特计数模块24还用于根据块标志电路25发送的地址标记信号、页缓存器输出的错误标记信号以及标记锁存器输出的地址替换标记信号输出中间电平信号。
66.如图4所示，错误比特计数模块包括或非门2410、第一开关管2411、第二开关管2412和标记锁存器。当然，本发明仅以此电路结构为例进行说明，但并不仅限于此。
67.或非门2410的第一个输入端与块标志电路25如第一块标志电路或第二块标志电路相连，或非门2410的第二个输入端与页缓存器如230或232相连，或非门2410的第三个输入端与标记锁存器相连，或非门2410的输出端与第一开关管2411的栅极相连；
68.第一开关管2411的第一端接地，第一开关管2411的第二端与第二开关管2412的第一端相连，第二开关管2412的第二端与错误比特计数模块24的输出端相连，第二开关管2412的栅极与模拟错误比特计数和累加模块26的模拟输出控制信号线相连；
69.当块标志电路25输出低电平的地址标记信号chunk_sig、标记锁存器输出低电平的地址替换标记信号以及页缓存器输出低电平的错误标记信号ver_sig时，或非门2410向第一开关管2411的栅极输入高电平信号，使得第一开关管2411导通；
70.当模拟输出控制信号线ver_iref_sig向第二开关管2412的栅极输入控制信号时，第二开关管2412导通，错误比特计数模块24的输出端输出中间电平信号，并将中间电平信号发送至模拟错误比特计数和累加模块26，以使模拟错误比特计数和累加模块26对中间电平信号与参考电平信号进行比较完成计数。
71.具体地，当块标志电路25向错误比特计数模块24发送地址标记表示此块数据不在所需ecc计数的地址内时，块标志电路25发出的地址标记信号为高电平。或非门2410的输出为低电平，无论错误比特计数模块24的其他输入端为何电平；则此区域的存储验证错误比特不会被计数。
72.当块标志电路25向错误比特计数模块24发送地址标记信号表示此块数据在所需ecc计数的地址内时，块标志电路25发出的地址标记信号为低电平。或非门2410的输出由页缓存器以及标记锁存器输出决定。当此页缓存器是否被替换的标记锁存器输出为低电平时，或非门2410的输出由页缓存器决定。当页缓存器指示此单元验证错误时，页缓存器输出低电平，错误比特计数模块24与其相连的输入端为低电平；则此区域的存储验证错误比特被计数。当页缓存器指示此单元验证正确时，页缓存器输出高电平，错误比特计数模块24与
其相连的输入端为低电平；则此区域的存储验证错误比特被计数。当或非门的三个输入端均输入低电平时，或非门2410向第一开关管2411的栅极输入高电平，使得第一开关管2411导通，表示有错误数据。
73.当模拟输出控制信号线ver_iref_sig向第二开关管2412的栅极输入控制信号时，第二开关管2412导通，错误比特计数模块24的输出端输出中间电平信号，并将中间电平信号发送至模拟错误比特计数和累加模块26，以使模拟错误比特计数和累加模块26对中间电平信号与参考电平信号进行比较完成计数。
74.本发明所提供的闪存存储器的错误比特计数检测系统，ecc控制模块根据ecc的地址位要求将需要进行错误比特计数的逻辑块的逻辑地址发送至块标志电路，块标志电路对逻辑块的逻辑地址进行译码，获得与逻辑块的逻辑地址对应的物理地址，并将物理地址的地址标记信号发送至与具有物理地址的存储单元对应设置的错误比特计数模块，错误比特计数模块根据块标志电路发送的地址标记信号以及页缓存器输出的错误标记信号输出中间电平信号，并将中间电平信号发送至模拟错误比特计数和累加模块；模拟错误比特计数和累加模块用于根据中间电平信号对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功，也就是说，本发明中按照ecc控制模块的逻辑块进行了错误比特计数，从而提高了错误比特计数检测的准确性。
75.本发明实施例还提供了一种闪存存储器，该闪存存储器包括存储单元阵列和如上任一实施例提供的错误比特计数检测系统。
76.本发明实施例还提供了一种闪存存储器的错误比特计数检测方法，应用于如上任一实施例提供的错误比特计数检测系统，如图5所示，包括：
77.s101：ecc控制模块将需要进行错误比特计数的逻辑块的逻辑地址发送至块标志电路；
78.s102：块标志电路对逻辑块的逻辑地址进行译码，获得与逻辑块的逻辑地址对应的物理地址，并将物理地址的地址标记信号发送至与具有物理地址的存储单元对应设置的错误比特模块；
79.s103：错误比特模块根据块标志电路发送的地址标记信号以及页缓存器输出的错误标记信号，对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功。
80.其中，所述错误比特模块根据所述块标志电路发送的地址标记信号以及页缓存器输出的错误标记信号，对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功包括：
81.错误比特计数模块根据所述块标志电路发送的地址标记信号以及页缓存器输出的错误标记信号输出中间电平信号，并将所述中间电平信号发送至模拟错误比特计数和累加模块；
82.所述模拟错误比特计数和累加模块根据所述中间电平信号对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功。
83.可选地，错误比特计数模块根据块标志电路发送的地址标记信号以及页缓存器输出的错误标记信号输出中间电平信号包括：
84.错误比特计数模块根据块标志电路发送的地址标记信号、页缓存器输出的错误标
记信号以及标记锁存器输出的地址替换标记信号输出中间电平信号。
85.当错误比特计数模块包括或非门、第一开关管、第二开关管和标记锁存器时，错误比特计数模块根据块标志电路发送的地址标记信号、页缓存器输出的错误标记信号以及标记锁存器输出的地址替换标记信号输出中间电平信号包括：
86.块标志电路输出低电平的地址标记信号、标记锁存器输出为低电平的地址替换标记信号以及页缓存器输出低电平的错误标记信号，或非门向第一开关管的栅极输入高电平信号，使得第一开关管导通；
87.模拟输出控制信号线向第二开关管的栅极输入控制信号，第二开关管导通，错误比特计数模块的输出端输出中间电平信号。
88.具体地，如图4所示，当块标志电路25向错误比特计数模块24发送地址标记表示此块数据不在所需ecc计数的地址内时，块标志电路25发出的地址标记信号为高电平。或非门2410的输出为低电平，无论错误比特计数模块24的其他输入端为何电平；则此区域的存储验证错误比特不会被计数。
89.当块标志电路25向错误比特计数模块24发送地址标记信号表示此块数据在所需ecc计数的地址内时，块标志电路25发出的地址标记信号为低电平。或非门2410的输出由页缓存器以及标记锁存器输出决定。当此页缓存器是否被替换的标记锁存器输出为低电平时，或非门2410的输出由页缓存器决定。当页缓存器指示此单元验证错误时，页缓存器输出低电平，错误比特计数模块24与其相连的输入端为低电平；则此区域的存储验证错误比特被计数。当页缓存器指示此单元验证正确时，页缓存器输出高电平，错误比特计数模块24与其相连的输入端为低电平；则此区域的存储验证错误比特被计数。当或非门的三个输入端均输入低电平时，或非门2410向第一开关管2411的栅极输入高电平，使得第一开关管2411导通，表示有错误数据。
90.当模拟输出控制信号线ver_iref_sig向第二开关管2412的栅极输入控制信号时，第二开关管2412导通，错误比特计数模块24的输出端输出中间电平信号，并将中间电平信号发送至模拟错误比特计数和累加模块26，以使模拟错误比特计数和累加模块26对中间电平信号与参考电平信号进行比较完成计数。
91.本发明所提供的闪存存储器的错误比特计数检测方法，按照ecc控制模块的逻辑块进行了错误比特计数，从而提高了错误比特计数检测的准确性。
92.本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
93.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

技术特征：
1.一种闪存存储器的错误比特计数检测系统，其特征在于，包括ecc控制模块、块标志电路和错误比特模块；所述ecc控制模块用于将需要进行错误比特计数的逻辑块的逻辑地址发送至所述块标志电路；所述块标志电路用于对所述逻辑块的逻辑地址进行译码，获得与所述逻辑块的逻辑地址对应的物理地址，并将所述物理地址的地址标记信号发送至与具有所述物理地址的存储单元对应设置的错误比特模块；所述错误比特模块用于根据所述块标志电路发送的地址标记信号以及对应的页缓存器输出的错误标记信号，对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功。2.根据权利要求1所述的系统，其特征在于，所述错误比特模块包括错误比特计数模块和模拟错误比特计数和累加模块；所述错误比特计数模块与所述页缓存器和所述块标志电路相连，用于根据所述块标志电路发送的地址标记信号以及所述页缓存器输出的错误标记信号输出中间电平信号，并将所述中间电平信号发送至所述模拟错误比特计数和累加模块；所述模拟错误比特计数和累加模块用于根据所述中间电平信号对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功。3.根据权利要求2所述的系统，其特征在于，所述错误比特计数模块还与标记锁存器相连；所述标记锁存器用于存储表示所述页存储单元是否被冗余单元阵列中的页存储单元替换的地址替换标记信号；所述错误比特计数模块还用于根据所述块标志电路发送的地址标记信号、所述页缓存器输出的错误标记信号以及所述标记锁存器输出的地址替换标记信号输出中间电平信号。4.根据权利要求3所述的系统，其特征在于，所述错误比特计数模块包括或非门、第一开关管、第二开关管和所述标记锁存器；所述或非门的第一个输入端与所述块标志电路相连，所述或非门的第二个输入端与所述页缓存器相连，所述或非门的第三个输入端与所述标记锁存器相连，所述或非门的输出端与所述第一开关管的栅极相连；所述第一开关管的第一端接地，所述第一开关管的第二端与所述第二开关管的第一端相连，所述第二开关管的第二端与所述错误比特计数模块的输出端相连，所述第二开关管的栅极与所述模拟错误比特计数和累加模块的模拟输出控制信号线相连。5.根据权利要求4所述的系统，其特征在于，当所述块标志电路输出低电平的地址标记信号为低电平信号、所述标记锁存器输出低电平的地址替换标记信号以及所述页缓存器输出低电平的错误标记信号时，所述或非门向所述第一开关管的栅极输入高电平信号，使得所述第一开关管导通；当所述模拟输出控制信号线向所述第二开关管的栅极输入控制信号时，所述第二开关管导通，所述错误比特计数模块的输出端输出中间电平信号，并将所述中间电平信号发送至所述模拟错误比特计数和累加模块，以使所述模拟错误比特计数和累加模块对所述中间电平信号与参考电平信号进行比较完成计数。
6.根据权利要求1所述的系统，其特征在于，所述闪存存储器的存储单元阵列包括主单元阵列和冗余单元阵列；所述块缓存器包括第一块缓存器和第二块缓存器，所述第一块缓存器内的页缓存器与所述主单元阵列中的各页存储单元的位线相连，所述第二块缓存器内的页缓存器与所述冗余单元阵列中的各页存储单元的位线相连；所述错误比特计数模块包括第一错误比特计数模块和第二错误比特计数模块，所述第一错误比特计数模块与所述第一块缓存器内的页缓存器相连，所述第二错误比特计数模块与所述第二块缓存器内的页缓存器相连；所述块标志电路包括第一块标志电路和第二块标志电路，所述第一块标志电路与所述第一错误比特计数模块相连，所述第二块标志电路与所述第二错误比特计数模块相连。7.根据权利要求1所述的系统，其特征在于，所述检测系统包括块缓存器；所述块缓存器均包括页缓存器，所述页缓存器都与存储器控制模块相连，所述页缓存器用于存储对应页存储单元的编程验证数据，并根据所述编程验证数据得到标识所述页存储单元存在验证错误的错误标记信号。8.一种闪存存储器，其特征在于，包括权利要求1～7任一项所述的闪存存储器的错误比特计数检测系统。
技术总结
本发明提供了一种闪存存储器及其错误比特计数检测系统，ECC控制模块将需要进行错误比特计数的逻辑块的逻辑地址发送至块标志电路，块标志电路对逻辑块的逻辑地址进行译码，获得与逻辑块的逻辑地址对应的物理地址，并将物理地址的地址标记信号发送至对应的错误比特模块，错误比特模块根据块标志电路发送的地址标记信号以及页缓存器输出的错误标记信号，对具有验证错误的存储单元进行计数，即本发明中按照ECC控制模块的逻辑块进行错误比特计数，提高了错误比特计数检测的准确性。提高了错误比特计数检测的准确性。提高了错误比特计数检测的准确性。


技术研发人员：杜智超 金耀允 田野 王颀
受保护的技术使用者：长江存储科技有限责任公司
技术研发日：2020.06.01
技术公布日：2021/6/29