传感系统、相关装置及工作时钟信号的获取方法与流程

1.本申请涉及传感技术领域，更具体地说，涉及一种传感系统、相关装置及工作时钟信号的获取方法。


背景技术：

2.在传感芯片设计中，从集成度上考虑，由于无法在单颗芯片中集成太多的接收通道和发射通道，所以有时候无法满足一些高要求应用场景对于角度分辨率和探测距离的要求，此时通常需要将多个传感芯片通过级联的方式联合使用。
3.但目前多个传感芯片(例如雷达芯片等)在通过级联方式联合使用时，受限于时钟源的驱动能力的限制，可级联的传感芯片的数量有限，使得级联后的传感系统的适用性仍然较差。


技术实现要素：

4.为解决上述技术问题，本申请提供了一种传感系统、相关装置及工作时钟信号的获取方法，以解决传感芯片的级联数量受时钟源驱动能力限制的问题。
5.为实现上述技术目的，本申请实施例提供了如下技术方案：
6.一种传感系统，包括：
7.至少一个芯片级联支路，所述芯片级联支路包括n个依次串接的传感芯片，n大于等于2；
8.所述传感芯片包括时钟整合电路和分频电路，所述时钟整合电路用于接收工作时钟信号，对所述工作时钟信号进行整合处理后获得待分频时钟信号；
9.所述分频电路用于接收所述待分频时钟信号，将所述待分频时钟信号进行分频处理后获得下一级传感芯片的工作时钟信号；
10.第一级所述传感芯片的时钟整合电路接收的工作时钟信号包括外界输入的工作时钟信号，第i级所述传感芯片的时钟整合电路接收的工作时钟信号为第i
‑
1级所述传感芯片的分频电路输出的工作时钟信号，i大于2。
11.可选的，所述芯片级联支路中的传感芯片种类相同；
12.在所述传感芯片中，所述分频电路输出的工作时钟信号与所述时钟整合电路接收的工作时钟信号为同源时钟信号。
13.可选的，所述芯片级联支路中至少包括两类传感芯片。
14.可选的，在所述芯片级联支路中，第j级传感芯片的数量大于或等于1个。
15.可选的，各所述传感芯片的时钟整合电路输出的待分频时钟信号相同或不同。
16.可选的，所述时钟整合电路包括锁相环。
17.可选的，所述锁相环用于接收所述工作时钟信号，对所述工作时钟信号进行处理后产生四相时钟信号，将四相时钟信号中与所述工作时钟信号相位相同的一相时钟信号作为所述待分频时钟信号，将其他三相时钟信号作为备用时钟信号。
18.可选的，所述分频电路具体用于，将所述待分频时钟信号从1到m连续分频以获得多个不同频率的备用时钟，根据下一级传感芯片所需的时钟信号频率，从多个所述备用时钟中确定所述分频电路输出的工作时钟信号；m为大于1的整数。
19.可选的，所述芯片级联支路包括的n个传感芯片中包括一个主传感芯片和至少一个从传感芯片。
20.可选的，所述主传感芯片还用于接收使能信号，根据所述使能信号产生控制信号，将所述控制信号通过数据通道向下一级从传感芯片传输；
21.所述从传感芯片还用于接收所述控制信号，根据所述控制信号进行工作，并将所述控制信号通过数据通道向下一级从传感芯片传输。
22.可选的，所述传感芯片还包括：数字功能模块和运动控制设备；所述数字功能模块分别与所述运动控制设备、时钟整合电路和分频电路通信连接；
23.所述数字功能模块用于检测所述时钟整合电路和所述分频电路是否异常，所述运行控制设备用于控制所述数字功能模块工作。
24.可选的，所述传感芯片为毫米波传感芯片；和/或
25.所述待分频时钟信号的频率大于所述工作时钟信号的频率。
26.需要说明的是，在本申请实施例的各芯片级联支路中，作为中间节点的传感芯片(或集成电路)可复用本体已经集成的锁相环来实现各传感芯片之间的时钟同步，也可另外设置锁相环用于实现各传感芯片之间的时钟同步，具体可依据实际需求来设定；同时，当采用另外设置的锁相环来实现各传感芯片之间的时钟同步时，在各级联支路的末端节点的传感芯片，由于无需输出下一级的参考时钟，也可不用另外设置用于时钟同步的锁相环结构和/或分频电路。
27.同时，针对设置有时钟整合电路和分频电路的任一传感芯片或集成电路，在该传感芯片或集成电路中，时钟整合电路和分频电路可为集成为一个模块的锁相环结构，即该分频电路为锁相环中的分频器，也可将一个锁相环作为时钟整合电路，另外设置分频器作为上述的分频电路，即此时锁相环中存在一个分频器用于实现锁相环的功能，而外设的分频器则可用于对锁相环的输出进行分频以得到下一级传感芯片的工作时钟信号。
28.在一个可选的实施例中，可通过复用传统传感芯片中的锁相环作为上述的时钟整合电路，并通过增设一个频频器用于接收上述复用锁相环的输出进行分频进而得到下一级传感芯片的工作时钟。
29.另外，在同一级联支路中，各传感芯片之间的收发通道可不相同，且作为中间节点的传感芯片还可并接至少两个传感芯片；例如，可用于形成树形的级联架构。即在本申请实施例中，针对级联形成的传感系统，对于其所包含的传感芯片类型及其相互之间的级联形式可无需限制，只要其能实现相互之间的时钟同步即可。
30.一种工作时钟信号的获取方法，基于上述任一项所述的传感系统实现，所述传感系统包括至少一个芯片级联支路，所述芯片级联支路包括n个依次串接的传感芯片，n大于等于2，所述工作时钟信号的获取方法包括：
31.获取工作时钟信号；
32.对所述工作时钟信号进行整合处理后获得待分频时钟信号；
33.将所述待分频时钟信号进行分频处理后获得下一级传感芯片的工作时钟信号。
34.一种集成电路，用于形成级联支路，所述集成电路包括时钟整合电路和分频电路；
35.所述时钟整合电路用于接收工作时钟信号，以及对所述工作时钟信号进行整合处理后获得待分频时钟信号；
36.所述分频电路用于接收所述待分频时钟信号，并将所述待分频时钟信号进行分频处理后获得用于所述级联支路中下一级的工作时钟信号。
37.可选的，所述级联支路中的第一级所述集成电路的时钟整合电路所接收的工作时钟信号包括外界输入的工作时钟信号；以及
38.第i级所述集成电路的时钟整合电路所接收的工作时钟信号为第i
‑
1级所述集成电路的分频电路输出的工作时钟信号；
39.其中，i为大于等于2的整数。
40.可选的，所述分频电路还用于接收所述待分频时钟信号，将所述待分频时钟信号进行分频处理后获得用于本体发收信号和/或信号处理和/或数据处理的至少一路分频时钟信号。
41.可选的，所述集成电路包括锁相环；其中，所述时钟整合电路和/或所述分频电路集成于所述锁相环中。
42.可选的，所述集成电路为aip芯片结构和/或aoc芯片结构。
43.一种无线电器件，包括：
44.承载体；
45.如上述任一项所述的传感系统，或如上述任一项所述的集成电路，所述传感系统所包括的传感芯片设置在所述承载体上；
46.天线，设置在所述承载体上，或者与所述传感芯片或所述集成电路集成为一体器件设置在所述承载体上；
47.其中，所述传感芯片或所述集成电路与所述天线连接，用于收发无线电信号。
48.一种设备，包括：
49.设备本体；以及
50.设置于所述设备本体上的如上述一项所述的无线电器件；
51.其中，所述无线电器件用于目标检测和/或通信。
52.从上述技术方案可以看出，本申请实施例提供了一种传感系统、相关装置及工作时钟信号的获取方法，其中，所述传感系统包括至少一个芯片级联支路，所述芯片级联支路中包括n个依次串接的传感芯片，在所述芯片级联支路中，各所述传感芯片的时钟整合电路对接收的工作时钟信号进行整合，以获得稳定且相对高频的待分频时钟信号，再由所述分频电路对所述待分频时钟信号进行分频处理以获得下一级传感芯片所需的工作时钟信号，在该级联结构中，时钟源仅需提供第一级传感芯片的工作时钟信号，即满足第一级传感芯片的驱动需求即可，其他的传感芯片所需的工作时钟信号均由上一级传感芯片提供，解决了芯片级联支路中串接的传感芯片的数量受限于时钟源的驱动能力的问题，扩宽了传感系统的适用性。
53.并且，在所述传感系统的芯片级联支路中，依次串接的传感芯片的摆放位置和布线方式不受时钟源所在位置的限制，有利于提高传感系统的设计灵活性，简化传感系统的布置难度。
附图说明
54.为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
55.图1为现有技术中的级联方案的结构示意图；
56.图2为本申请的一个实施例提供的一种传感系统的结构示意图；
57.图3为本申请的另一个实施例提供的一种传感系统的结构示意图；
58.图4为本申请的又一个实施例提供的一种传感系统的结构示意图；
59.图5为本申请的再一个实施例提供的一种传感系统的结构示意图；
60.图6为本申请的一个实施例提供的一种工作时钟信号的获取方法的流程示意图。
具体实施方式
61.正如背景技术中所述，为了提高传感系统的角度分辨率和最大探测距离等参数，有必要将多个传感芯片通过级联的方式联合使用，比如可以将三个单发射但接受的传感芯片级联在一起同时工作，得到等效的三发射三接收的效果。现有技术中的传感芯片级联方案如图1所示，该级联方案基于一个时钟源20为多个传感芯片10提供工作时钟信号，这种方案可以产生稳定的工作时钟信号供多个传感芯片10共同实用，但受限于单个时钟源20的驱动能力，该级联方案中的传感芯片10数量受到了很大限制，同时共用一个时钟源20的传感系统让多个传感芯片10在印刷电路板上的摆放位置也受到了很大限制，同时传感芯片10之间互联的走线也变得更加复杂繁琐，增加了传感系统的设计和布置难度。
62.有鉴于此，本申请实施例提供了一种传感系统，所述传感系统包括至少一个芯片级联支路，所述芯片级联支路中包括n个依次串接的传感芯片，在所述芯片级联支路中，各所述传感芯片的时钟整合电路对接收的工作时钟信号进行整合，以获得稳定且相对高频的待分频时钟信号，再由所述分频电路对所述待分频时钟信号进行分频处理以获得下一级传感芯片所需的工作时钟信号，在该级联结构中，时钟源仅需提供第一级传感芯片的工作时钟信号，即满足第一级传感芯片的驱动需求即可，其他的传感芯片所需的工作时钟信号均由上一级传感芯片提供，解决了芯片级联支路中串接的传感芯片的数量受限于时钟源的驱动能力的问题，扩宽了传感系统的适用性。
63.并且，在所述传感系统的芯片级联支路中，依次串接的传感芯片的摆放位置和布线方式不受时钟源所在位置的限制，有利于提高传感系统的设计灵活性，简化传感系统的布置难度。
64.下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
65.本申请实施例提供了一种传感系统，如图2和图3所示，包括：至少一个芯片级联支路100，所述芯片级联支路100包括n个依次串接的传感芯片110，n大于等于2。
66.所述传感芯片110包括时钟整合电路111和分频电路112，所述时钟整合电路111用
于接收工作时钟信号，对所述工作时钟信号进行整合处理后获得待分频时钟信号。
67.所述分频电路112用于接收所述待分频时钟信号，将所述待分频时钟信号进行分频处理后获得下一级传感芯片110的工作时钟信号。第一级所述传感芯片110的时钟整合电路111接收的工作时钟信号包括外界输入的工作时钟信号，第i级所述传感芯片110的时钟整合电路111接收的工作时钟信号为第i
‑
1级所述传感芯片110的分频电路112输出的工作时钟信号，i大于2。
68.所述时钟整合电路111和分片电路均为传感芯片110中的已有接收，在一个芯片级联支路100中，除第一级所述传感芯片110接收的工作时钟信号由外界输入之外，其他的传感芯片110接收的工作时钟信号均由上一级传感芯片110提供。外界输入的工作时钟信号可以由振荡器等时钟源提供。
69.所述传感芯片110接收的工作时钟信号除了提供给所述时钟整合电路111之外，还提供给传感芯片110的其他结构，以满足这些结构的工作需求。
70.在所述传感芯片110中，当所述时钟整合电路111接收到所述工作时钟信号后，对其进行整合处理，以提高所述工作时钟信号的驱动能力(通过提高工作时钟芯片的频率等方式，例如可以将工作时钟信号提高到400mhz)，然后通过所述分频电路112对所述工作时钟信号进行分频处理，以获得下一级所述传感芯片110所需频率的工作时钟信号。
71.例如，对于77ghz传感芯片110而言，其所需的工作时钟信号为50mhz，因此上一级传感芯片110的分频电路112对400mhz进行八分频后，获得50mhz的工作时钟信号提供该77ghz传感芯片110。对于60ghz传感芯片110而言，其所需要的工作时钟信号为40mhz，因此上一级传感芯片110的分频电路112对400mhz进行十分频后，获得40mhz的工作时钟信号提供给该60ghz传感芯片110。
72.需要说明的是，所述时钟整合电路111输出的待分频时钟信号的相位通常需要与输入的工作时钟信号的相位相同，这样待分频时钟信号在分频电路112分频处理后获得的下一级传感芯片110的工作时钟信号的相位也与输入的工作时钟信号的相位相同。当然地，如果上下两级传感芯片110如果需要的工作时钟信号的相位不同，所述时钟整合电路111输出的待分频时钟信号的相位也可以与输入的工作时钟信号的相位不同，以使分频电路112分频后获得的输出给下一级传感芯片110的工作时钟信号的相位与输入的工作时钟信号的相位不同，本申请对此并不做限定，具体视实际情况而定。
73.另外，所述时钟整合电路111除了输出所述待分频时钟信号之外，还可以输出其他相位的时钟信号作为备用，相应的，所述分频电路112在对所述待分频时钟信号进行分频处理时，除了获得下一级传感芯片110所需要的工作时钟信号之外，还可以是对待分频时钟信号进行从一分频到m分频的连续分频，获得多个时钟信号，在多个时钟信号中，除了将下一级传感芯片110所需的时钟信号作为工作时钟信号输出之外，其他的时钟信号均可以作为备用，m为大于1的正整数，例如可以是127等。即所述分频电路112具体用于，将所述待分频时钟信号从1到m连续分频以获得多个不同频率的备用时钟，根据下一级传感芯片110所需的时钟信号频率，从多个所述备用时钟中确定所述分频电路112输出的工作时钟信号。
74.在图2中，所述传感系统包括一个芯片级联支路100，每个芯片级联支路100包括n个依次串接的传感芯片110，n的取值可以为2、3、4、5、6等任意大于1的整数，具体取值可根据实际需求而定。
75.在图3中，所述传感系统包括三个芯片级联支路100，类似的，每个芯片级联支路100包括n个依次串接的传感芯片110。在图2和图3中，每个芯片级联支路100的第一级传感芯片110接收的工作时钟信号均由传感芯片110外界的时钟源提供，该时钟源可以为振荡器等，本申请对此并不做限定。
76.不难理解的是，图2和图3中分别示出了芯片级联支路100为一个和三个的情况，在本申请的其他实施例中，所述传感系统中的芯片级联支路100数量还包括为2个、4个、5个等，但需要注意的是，芯片级联支路100的数量仍然需要受到时钟源的驱动能力的限制，这是因为当芯片级联支路100的数量增多时，每个芯片级联支路100的第一级传感芯片110仍然需要时钟源提供工作时钟信号进行驱动。
77.另外，参考图4，在本申请的一个可选实施例中，在一个所述芯片级联支路100中，第j级传感芯片110的数量不仅可以为1个，还可以为2个、3个、4个等，具体视所述传感芯片110输出的工作时钟信号的驱动能力以及实际需求而定，j为大于1的正整数。这样一来可以进一步扩大所述传感系统中各芯片级联支路100中可级联的传感芯片110的数量，进一步扩展传感系统的适用性。
78.对于一个传感系统或芯片级联支路100中的传感芯片110种类而言，可选的，在本申请的一个实施例中，所述芯片级联支路100中的传感芯片110种类相同。例如可以均为单发射单接收传感芯片110，或均为双发射双接收传感芯片110，或均为单发射双接收传感芯片110等。
79.在所述传感芯片110中，所述分频电路112输出的工作时钟信号与所述时钟整合电路111接收的工作时钟信号为同源时钟信号。
80.由于传感系统的各芯片级联支路100中的传感芯片110种类相同，则各个传感芯片110接收和输出的工作时钟信号均为同源时钟信号，以满足各传感芯片110的工作需求，同源时钟信号是指频率和相位均相同的时钟信号，此时在所述传感芯片110中，各所述时钟整合电路111输出的待分频时钟信号相同，且该待分频时钟信号的相位与输入的工作时钟信号的相位相同，所述分频电路112输出的工作时钟信号的频率与输入到该传感芯片110的工作时钟信号的频率相同，这样可以保证所述传感芯片110下下一级传感芯片110输出的工作时钟信号和该传感芯片110接收的工作时钟信号为同源时钟信号。
81.可选的，在本申请的另一个实施例中，所述芯片级联支路100中至少包括两类传感芯片110。即所述芯片级联支路100中可以包括单发射单接收传感芯片110、双发射双接收传感芯片110和单发射双接收传感芯片110等种类传感芯片110中的至少两种。
82.当所述芯片级联支路100中包括的传感芯片110的种类有两种时，各所述传感芯片110的时钟整合电路111输出的待分频时钟信号可能相同也可能不同，可选的，在本申请的一个实施例中，所述芯片级联支路100包括两类传感芯片110，第一级和第二级传感芯片110均为单发射单接收传感芯片110，第三级传感芯片110为双发射双接收传感芯片110，则可选的，第一级传感芯片110接收的工作时钟信号与输出的工作时钟信号为同源时钟信号，以满足同种类的第二级传感芯片110的工作需求，而第二级传感芯片110为了满足不同种类的第三级传感芯片110的工作需求，则第二级传感芯片110向第三级传感芯片110输出的工作时钟信号与其接收的工作时钟信号的频率和/或相位可能不同。因此，在当所述芯片级联支路100中至少包括两类传感芯片110时，各所述传感芯片110的时钟整合电路111输出的待分频
时钟信号相同或不同。
83.对于所述时钟整合电路111的具体结构，可选的，所述时钟整合电路111可包括锁相环(phase locked loop)，所述锁相环在对所述工作时钟信号进行整合处理后可获得稳定且高频的时钟信号。具体地，所述锁相环用于接收所述工作时钟信号，对所述工作时钟信号进行处理后产生四相时钟信号，将四相时钟信号中与所述工作时钟信号相位相同的一相时钟信号作为所述待分频时钟信号，将其他三相时钟信号作为备用时钟信号。
84.可选的，作为中间节点的传感芯片(或集成电路)可复用本体已经集成的锁相环来实现各传感芯片之间的时钟同步，也可另外设置锁相环用于实现各传感芯片之间的时钟同步，具体可依据实际需求来设定。
85.同时，当采用另外设置的锁相环来实现各传感芯片之间的时钟同步时，在各级联支路的末端节点的传感芯片，由于无需输出下一级的参考时钟，也可不用另外设置用于时钟同步的锁相环结构和/或分频电路。
86.同时，针对设置有时钟整合电路和分频电路的任一传感芯片或集成电路，在该传感芯片或集成电路中，时钟整合电路和分频电路可为集成为一个模块的锁相环结构，即该分频电路为锁相环中的分频器，也可将一个锁相环作为时钟整合电路，另外设置分频器作为上述的分频电路，即此时锁相环中存在一个分频器用于实现锁相环的功能，而外设的分频器则可用于对锁相环的输出进行分频以得到下一级传感芯片的工作时钟信号。
87.在一个可选的实施例中，可通过复用传统传感芯片中的锁相环作为上述的时钟整合电路，并通过增设一个频频器用于接收上述复用锁相环的输出进行分频进而得到下一级传感芯片的工作时钟。
88.所述锁相环对所述工作时钟信号进行处理后获得的四相时钟信号彼此之间的相位相差90
°
，通常情况下，前后两级传感芯片110所需的工作时钟信号的相位相同，因此所述锁相环将四相时钟信号中与所述工作时钟信号相位相同的一相时钟信号作为所述待分频时钟信号。
89.在上述实施例的基础上，在本申请的一个实施例中，参考图5，所述芯片级联支路100包括的n个传感芯片110中包括一个主传感芯片110a和至少一个从传感芯片110b。
90.其中主传感芯片110a用于控制从传感芯片110b的工作状态，此外所述主传感芯片110a还可用于收集从传感芯片110b接收的雷达信号，进行汇总和处理后向外发射。
91.对于所述主传感芯片110a对从传感芯片110b的控制功能，可选的，所述主传感芯片110a还用于接收使能信号，根据所述使能信号产生控制信号，将所述控制信号通过数据通道120向下一级从传感芯片110b传输。
92.所述从传感芯片110b还用于接收所述控制信号，根据所述控制信号进行工作，并将所述控制信号通过数据通道120向下一级从传感芯片110b传输。
93.在一个可选实施例中，本申请实施例提供的传感芯片110的还包括数字功能模块和运动控制设备；所述数字功能模块分别与所述运动控制设备、时钟整合电路111和分频电路112通信连接；
94.所述数字功能模块用于检测所述时钟整合电路111和所述分频电路112是否异常，所述运行控制设备用于控制所述数字功能模块工作。
95.具体地，在所述传感芯片110中，包括数字电路、数字功能模块以及运行控制设备，
所述时钟整合电路111和分频电路112为所述数字电路的一部分，各类数字电路为传感芯片110的基础构成，不同的数字电路可以实现传感芯片110的不同功能，数字功能模块用于检测各个数字电路工作是否正常，运行控制设备可以对数字功能模块进行统一的配置管理，运行控制设备中的数字控制器可以通过数字控制接口向数字功能模块发送进行功能检测的控制信号，配置模块中存储有配置信息与状态信息，配置信息可以由外部获取，状态机用于控制传感芯片110的工作流程，状态机可以读取配置模块中存储的配置信息，对控制数字控制器产生相应的控制信号输出给数字功能模块，以实现控制数字功能模块对各个数字电路进行检测。
96.上述传感芯片110，采用统一的数字控制器通过数字控制接口与片上系统的数字功能模块连接，再通过配置模块和状态机实现对片上系统中数字功能模块运行状态的统一配置管理，提高了传感芯片110中片上系统的运行控制效率。
97.可选地，在一个实施例中，上述传感芯片110可以为毫米波传感芯片110；和/或所述待分频时钟信号的频率大于所述工作时钟信号的频率。传感芯片110中的数字功能模块的种类可以根据实际需求确定。例如，在毫米波传感芯片110，数字功能模块可以为功率检测器等，可以用于检测天线功率放大器的电压值是否异常，而运行控制设备可以该控制功率检测器工作。
98.相应的，本申请实施例还提供了一种工作时钟信号的获取方法，基于上述任一实施例所述的传感系统实现，所述传感系统包括至少一个芯片级联支路100，所述芯片级联支路100包括n个依次串接的传感芯片110，n大于等于2，如图6所示，所述工作时钟信号的获取方法包括：
99.s101：获取工作时钟信号。第一级所述传感芯片110的时钟整合电路111接收的工作时钟信号包括外界输入的工作时钟信号，第i级所述传感芯片110的时钟整合电路111接收的工作时钟信号为第i
‑
1级所述传感芯片110的分频电路112输出的工作时钟信号，i大于2。
100.s102：对所述工作时钟信号进行整合处理后获得待分频时钟信号。
101.s103：将所述待分频时钟信号进行分频处理后获得下一级传感芯片110的工作时钟信号。
102.在一个实施例中，本申请还提供了一种集成电路，用于形成级联支路，所述集成电路包括时钟整合电路和分频电路；
103.所述时钟整合电路用于接收工作时钟信号，以及对所述工作时钟信号进行整合处理后获得待分频时钟信号；
104.所述分频电路用于接收所述待分频时钟信号，并将所述待分频时钟信号进行分频处理后获得用于所述级联支路中下一级的工作时钟信号。
105.所述集成电路通常包括数字电路、数字功能模块和运行控制设备，数字功能模块分别与数字电路以及运行控制设备通信连接，其中，数字功能模块用于检测数字电路是否异常，运行控制设备用于控制数字功能模块工作。
106.在集成电路中，各类数字电路为集成电路的基础构成，所述时钟整合电路和分频电路均为数字电路的一种，不同的数字电路实现集成电路的不同功能，数字功能模块用于检测各个数字电路工作是否正常，运行控制设备可以对数字功能模块进行统一的配置管
理，运行控制设备中的数字控制器可以通过数字控制接口向数字功能模块发送进行功能检测的控制信号，配置模块中存储有配置信息与状态信息，配置信息可以由外部获取，状态机用于控制集成电路的工作流程，状态机可以读取配置模块中存储的配置信息，对控制数字控制器产生相应的控制信号输出给数字功能模块，以实现控制数字功能模块对各个数字电路进行检测。
107.上述集成电路，采用统一的数字控制器通过数字控制接口与片上系统的数字功能模块连接，再通过配置模块和状态机实现对片上系统中数字功能模块运行状态的统一配置管理，提高了集成电路中片上系统的运行控制效率。
108.集成电路中的数字功能模块的种类可以根据实际需求确定，例如可以为功率检测器等，可以用于检测天线功率放大器的电压值是否异常，而运行控制设备可以控制该功率检测器工作。
109.可选的，所述级联支路中的第一级所述集成电路的时钟整合电路所接收的工作时钟信号包括外界输入的工作时钟信号；以及
110.第i级所述集成电路的时钟整合电路所接收的工作时钟信号为第i
‑
1级所述集成电路的分频电路输出的工作时钟信号；
111.其中，i为大于等于2的整数。
112.可选的，所述分频电路还用于接收所述待分频时钟信号，将所述待分频时钟信号进行分频处理后获得用于本体发收信号和/或信号处理和/或数据处理的至少一路分频时钟信号。
113.可选的，所述集成电路可包括锁相环；其中，所述时钟整合电路和/或所述分频电路集成于所述锁相环中。
114.需要说明的是，所述集成电路中可集成有用于自身正常工作的锁相环结构，该锁相环结构中可包括本申请实施例中所提及的时钟整合电路和/或分频电路；同时，也可将该锁相环结构作为上述的时钟整合电路，并增设一个分频电路用于对锁相环结构输出的待分频时钟信号进行分频处理。另外，也可新增一个时钟整合电路和一个分频电路用于获取下一级集成电路的时钟信号，且该时钟整合电路和分频电路可为分立的两个电路模块，也可为集成为一体的具有信号整合及分频处理的电路模块，例如新增设的一个锁相环结构等。
115.可选的，所述集成电路为aip(antenna in package，封装天线)芯片结构和/或aoc(antenna on chip，aoc片上天线)芯片结构。
116.在一个可选的实施例中，所述集成电路可与本申请任一实施例中所阐述的传感芯片等同，即其相互之间可具有同样的结构及功能，也可相互结合，以用于形成级联结构，为了阐述简便，在此便不予赘述，但应当理解的是，本领域人员基于本申请所记载的内容应当获悉的技术均应包含在本申请所记载的范围内。
117.在一个实施例中，本申请还提供一种无线电器件，包括：承载体；如上述实施例的传感系统，或如上述任一实施例所述的集成电路，所述传感系统所包括的传感芯片110设置在承载体上；天线，设置在承载体上，或者与所述传感芯片或所述集成电路集成为一体器件设置在所述承载体上(即此时该天线可为aip或aoc结构中所设置的天线)；其中，传感芯片110或所述集成电路通过第一传输线与天线连接(即此时传感芯片或集成电路未集成有天线，可为soc等)，用于收发无线电信号。其中，承载体可以为印刷电路板pcb，第一传输线可
以为pcb走线。
118.在一个实施例中，本申请还提供一种设备，包括：设备本体；以及设置于设备本体上的如上述实施例的无线电器件；其中，无线电器件用于目标检测和/或通信。
119.具体地，在上述实施例的基础上，在本申请的一个实施例中，无线电器件可以设置在设备本体的外部，在本申请的另一个实施例中，无线电器件还可以设置在设备本体的内部，在本申请的其他实施例中，无线电器件还可以一部分设置在设备本体的内部，一部分设置在设备本体的外部。本申请对此不作限定，具体视情况而定。
120.需要说明的是，无线电器件可通过发射及接收信号实现诸如目标检测及通信等功能。
121.在一个可选的实施例中，上述设备本体可为应用于诸如智能住宅、交通、智能家居、消费电子、监控、工业自动化、舱内检测及卫生保健等领域的部件及产品；例如，该设备本体可为智能交通运输设备(如汽车、自行车、摩托车、船舶、地铁、火车等)、安防设备(如摄像头)、液位/流速检测设备、智能穿戴设备(如手环、眼镜等)、智能家居设备(如电视、空调、智能灯等)、各种通信设备(如手机、平板电脑等)等，以及诸如道闸、智能交通指示灯、智能指示牌、交通摄像头及各种工业化机械手(或机器人)等，也可为用于检测生命特征参数的各种仪器以及搭载该仪器的各种设备。无线电器件则可为本申请任一实施例中所阐述的无线电器件，无线电器件的结构和工作原理在上述实施例中已经进行了详细说明，此处不在一一赘述。
122.综上所述，本申请实施例提供了一种传感系统、相关装置及工作时钟信号的获取方法，其中，所述传感系统包括至少一个芯片级联支路100，所述芯片级联支路100中包括n个依次串接的传感芯片110，在所述芯片级联支路100中，各所述传感芯片110的时钟整合电路111对接收的工作时钟信号进行整合，以获得稳定且相对高频的待分频时钟信号，再由所述分频电路112对所述待分频时钟信号进行分频处理以获得下一级传感芯片110所需的工作时钟信号，在该级联结构中，时钟源仅需提供第一级传感芯片110的工作时钟信号，即满足第一级传感芯片110的驱动需求即可，其他的传感芯片110所需的工作时钟信号均由上一级传感芯片110提供，解决了芯片级联支路100中串接的传感芯片110的数量受限于时钟源的驱动能力的问题，扩宽了传感系统的适用性。
123.并且，在所述传感系统的芯片级联支路100中，依次串接的传感芯片110的摆放位置和布线方式不受时钟源所在位置的限制，有利于提高传感系统的设计灵活性，简化传感系统的布置难度。
124.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
125.以上所述实施例仅表达了本发明的较佳实施例及所运用技术原理，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明专利的保护范围由所附的权利要求范围决定。

技术特征：
1.一种传感系统，其特征在于，包括：至少一个芯片级联支路，所述芯片级联支路包括n个依次串接的传感芯片，n大于等于2；所述传感芯片包括时钟整合电路和分频电路，所述时钟整合电路用于接收工作时钟信号，对所述工作时钟信号进行整合处理后获得待分频时钟信号；所述分频电路用于接收所述待分频时钟信号，将所述待分频时钟信号进行分频处理后获得下一级传感芯片的工作时钟信号；第一级所述传感芯片的时钟整合电路接收的工作时钟信号包括外界输入的工作时钟信号，第i级所述传感芯片的时钟整合电路接收的工作时钟信号为第i
‑
1级所述传感芯片的分频电路输出的工作时钟信号，i大于等于2。2.根据权利要求1所述的传感系统，其特征在于，所述芯片级联支路中的传感芯片种类相同；在所述传感芯片中，所述分频电路输出的工作时钟信号与所述时钟整合电路接收的工作时钟信号为同源时钟信号。3.根据权利要求1所述的传感系统，其特征在于，所述芯片级联支路中至少包括两类传感芯片。4.根据权利要求1所述的传感系统，其特征在于，在所述芯片级联支路中，第j级传感芯片的数量大于或等于1个。5.根据权利要求1
‑
4任一项所述的传感系统，其特征在于，各所述传感芯片的时钟整合电路输出的待分频时钟信号相同或不同。6.根据权利要求1所述的传感系统，其特征在于，所述时钟整合电路包括锁相环。7.根据权利要求6所述的传感系统，其特征在于，所述锁相环用于接收所述工作时钟信号，对所述工作时钟信号进行处理后产生四相时钟信号，将四相时钟信号中与所述工作时钟信号相位相同的一相时钟信号作为所述待分频时钟信号，将其他三相时钟信号作为备用时钟信号。8.根据权利要求1所述的传感系统，其特征在于，所述分频电路具体用于，将所述待分频时钟信号从1到m连续分频以获得多个不同频率的备用时钟，根据下一级传感芯片所需的时钟信号频率，从多个所述备用时钟中确定所述分频电路输出的工作时钟信号；m为大于1的整数。9.根据权利要求1所述的传感系统，其特征在于，所述芯片级联支路包括的n个传感芯片中包括一个主传感芯片和至少一个从传感芯片。10.根据权利要求9所述的传感系统，其特征在于，所述主传感芯片还用于接收使能信号，根据所述使能信号产生控制信号，将所述控制信号通过数据通道向下一级从传感芯片传输；所述从传感芯片还用于接收所述控制信号，根据所述控制信号进行工作，并将所述控制信号通过数据通道向下一级从传感芯片传输。11.根据权利要求1所述的传感系统，其特征在于，所述传感芯片还包括：数字功能模块和运动控制设备；所述数字功能模块分别与所述运动控制设备、时钟整合电路和分频电路通信连接；
所述数字功能模块用于检测所述时钟整合电路和所述分频电路是否异常，所述运行控制设备用于控制所述数字功能模块工作。12.根据权利要求1
‑
4、6
‑
11所述的传感系统，其特征在于，所述传感芯片为毫米波传感芯片；和/或所述待分频时钟信号的频率大于所述工作时钟信号的频率。13.一种工作时钟信号的获取方法，其特征在于，基于权利要求1
‑
12任一项所述的传感系统实现，所述传感系统包括至少一个芯片级联支路，所述芯片级联支路包括n个依次串接的传感芯片，n大于等于2，所述工作时钟信号的获取方法包括：获取工作时钟信号；对所述工作时钟信号进行整合处理后获得待分频时钟信号；将所述待分频时钟信号进行分频处理后得到下一级传感芯片的工作时钟信号。14.一种集成电路，其特征在于，用于形成级联支路，所述集成电路包括时钟整合电路和分频电路；所述时钟整合电路用于接收工作时钟信号，以及对所述工作时钟信号进行整合处理后获得待分频时钟信号；所述分频电路用于接收所述待分频时钟信号，并将所述待分频时钟信号进行分频处理后获得用于所述级联支路中下一级的工作时钟信号。15.根据权利要求14所述的集成电路，其特征在于，所述级联支路中的第一级所述集成电路的时钟整合电路所接收的工作时钟信号包括外界输入的工作时钟信号；以及第i级所述集成电路的时钟整合电路所接收的工作时钟信号为第i
‑
1级所述集成电路的分频电路输出的工作时钟信号；其中，i为大于等于2的整数。16.根据权利要求15所述的集成电路，其特征在于，所述分频电路还用于接收所述待分频时钟信号，将所述待分频时钟信号进行分频处理后获得用于本体发收信号和/或信号处理和/或数据处理的至少一路分频时钟信号。17.如权利要求14所述的集成电路，其特征在于，所述集成电路包括锁相环；其中，所述时钟整合电路和/或所述分频电路集成于所述锁相环中。18.如权利要求14
‑
17中任意一项所述的集成电路，其特征在于，所述集成电路为aip芯片结构和/或aoc芯片结构。19.一种无线电器件，其特征在于，包括：承载体；如权利要求1
‑
12任一项所述的传感系统，或如权利要求14
‑
17任一项所述的所述集成电路；所述传感系统包括的传感芯片设置在所述承载体上；天线，设置在所述承载体上，或者与所述传感芯片或所述集成电路集成为一体器件设置在所述承载体上；其中，所述传感芯片或所述集成电路与所述天线连接，用于收发无线电信号。20.一种设备，其特征在于，包括：设备本体；以及设置于所述设备本体上的如权利要求19所述的无线电器件；
其中，所述无线电器件用于目标检测和/或通信。
技术总结
本申请公开了一种传感系统、相关装置及工作时钟信号的获取方法，该传感系统包括至少一个芯片级联支路，在芯片级联支路中，各传感芯片的时钟整合电路对接收的工作时钟信号进行整合，以获得稳定且相对高频的待分频时钟信号，再由分频电路对待分频时钟信号进行分频处理以获得下一级传感芯片所需的工作时钟信号，在该级联结构中，时钟源仅需满足第一级传感芯片的驱动需求即可，其他的传感芯片所需的工作时钟信号均由上一级传感芯片提供，解决了芯片级联支路中串接的传感芯片的数量受限于时钟源的驱动能力的问题，扩宽了传感系统的适用性。性。性。


技术研发人员：安发志 石亚飞 周文婷 宫涛
受保护的技术使用者：加特兰微电子科技（上海）有限公司
技术研发日：2021.03.23
技术公布日：2021/6/29