多SNN芯片互联的相对寻址方法、装置、设备和介质与流程

多snn芯片互联的相对寻址方法、装置、设备和介质
技术领域
1.本发明涉及的片间寻址技术领域，特别是涉及一种多snn芯片互联的相对寻址方法、装置、设备和介质。


背景技术：

2.深度神经网络(dnn)研究近年来取得了飞速发展并得到初步应用。然而实现这样的算法，通常需要消耗大量的算力。如经典的深度卷积网络(cnn)模型alexnet，需要进行至少7.2亿次的乘法运算。大的运算量产生大的功耗，一般功耗在10瓦到100瓦左右。
3.另一方面，脉冲神经网络(snn)近年来以其低功耗和更接近人脑的特点吸引了学术界和产业界的关注。在脉冲神经网络中，轴突是接收脉冲的单元，神经元是发送脉冲的单元，一个神经元通过树突连接到多个轴突，树突和轴突的连接点称为突触。轴突接收到脉冲后，所有和这一轴突有突触连接的树突会收到脉冲，进而影响到树突下游神经元。神经元将来自多个轴突的脉冲累加，如果数值超过阈值，就向下游发送一个脉冲。脉冲神经网络内传播的是1比特的脉冲，脉冲的激活频率比较低，并且只需要加减法运算，没有乘法运算。相比于基于深度学习的神经网路，脉冲神经网络功耗更低。
4.人类大脑中的神经元数目大于800亿个，假定每片snn芯片实现神经元8万个，实现人脑的仿真需要100万片snn芯片。因此每块芯片的芯片标识需要至少20位位宽来表示。
5.假定单片芯片内部通信的数据包位宽为n位，包括片内地址、控制信号、数据等。为了实现芯片间的互联，需要将n位扩展到n 20位。当n＝60时，芯片间的寻址开销为20/60＝33％。这将增加芯片的面积，芯片的管脚数和芯片的功耗。


技术实现要素：

6.鉴于以上所述现有技术的缺点，本技术的目的在于提供一种多snn芯片互联的相对寻址方法、装置、设备和介质，以解决现有技术中的问题。
7.为实现上述目的及其他相关目的，本技术提供一种多snn芯片互联的相对寻址方法，所述方法包括：判断源芯片到目标芯片的寻址信息是否超出预设范围；若未超出预设范围，则发送一包含寻址信息低位部分的数据包；若超出预设范围，则发送两次数据包。
8.于本技术的一实施例中，所述预设范围为依据源芯片的当前坐标所构成的边长为2
m
‑
1的正方形；其中m为预设值，1<＝m<＝10。
9.于本技术的一实施例中，所述判断源芯片到目标芯片的寻址信息是否超出预设范围包括：当
‑2(m
‑
1)
<＝x<＝2
(m
‑
1)
‑
1且
‑2(m
‑
1)
<＝y<＝2
(m
‑
1)
‑
1时，则判定所述寻址信息未超出预设范围；当x<
‑2(m
‑
1)
或x>2
(m
‑
1)
‑
1或y<
‑2(m
‑
1)
或y>2
(m
‑
1)
‑
1时，则判定所述寻址信息超出预设范围；其中，m为预设值；x，y分别为寻址信息的相对坐标。
10.于本技术的一实施例中，所述若未超出预设范围，则发送一包含寻址信息低位部分的数据包：所述数据包中的寻址信息为(x[m
‑
1:0]，y[m
‑
1:0])；其中，寻址信息以低2*m位位宽表示。
[0011]
于本技术的一实施例中，所述若超出预设范围，则发送两次数据包，包括：发送的第一次数据包含完整的寻址信息，并且数据包中的控制信息表明数据包没有结束；发送的第二次数据包含需要传送的有效数据，并且数据包中的控制信息表明数据包结束。
[0012]
于本技术的一实施例中，所述方法还包括：芯片从端口接收数据包后，将寻址信息中的x或y加1或减1，判断加1或减1操作后的寻址信息中x与y是否为0及其正负，据以确定该数据包从该芯片哪个方向口发出。
[0013]
于本技术的一实施例中，所述方法还包括：当判断加1或减1操作后的寻址信息中x与y均为0，则确定该芯片即为目标芯片，则数据包被该芯片消耗。
[0014]
为实现上述目的及其他相关目的，本技术提供一种多snn芯片互联的相对寻址装置，所述装置包括：判断模块，用于判断源芯片到目标芯片的寻址信息是否超出预设范围；处理模块，用于若未超出预设范围，则发送一包含寻址信息低位部分的数据包；若超出预设范围，则发送两次数据包。
[0015]
为实现上述目的及其他相关目的，本技术提供一种计算机设备，所述设备包括：存储器、及处理器；所述存储器用于存储计算机指令；所述处理器运行计算机指令实现如上所述的方法。
[0016]
为实现上述目的及其他相关目的，本技术提供一种计算机可读存储介质，存储有计算机指令，所述计算机指令被运行时执行如上所述的方法。
[0017]
综上所述，本技术的一种多snn芯片互联的相对寻址方法、装置、设备和介质，通过判断源芯片到目标芯片的寻址信息是否超出预设范围；若未超出预设范围，则发送一包含寻址信息低位部分的数据包；若超出预设范围，则发送两次数据包。
[0018]
具有以下有益效果：
[0019]
本技术在片内数据包的基础上加上2*m比特实现片间寻址，大大降低了开销，并且每片芯片不需要知道自己的绝对坐标，不需要通过额外的编程告知芯片坐标信息。
附图说明
[0020]
图1显示为本技术于一实施例中的6x6多snn芯片的阵列示意图。
[0021]
图2显示为本技术于一实施例中的多snn芯片互联的相对寻址方法的流程示意图。
[0022]
图3显示为本技术于一实施例中的目标芯片上对应预设范围的场景示意图。
[0023]
图4显示为本技术于一实施例中的多snn芯片互联的相对寻址装置的模块示意图。
[0024]
图5显示为本技术于一实施例中的计算机设备的结构示意图。
具体实施方式
[0025]
以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其他优点与功效。本技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0026]
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本技术的基本构想，虽然图式中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺
寸绘制，但其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0027]
在通篇说明书中，当说某部分与另一部分“连接”时，这不仅包括“直接连接”的情形，也包括在其中间把其它元件置于其间而“间接连接”的情形。另外，当说某种部分“包括”某种构成要素时，只要没有特别相反的记载，则并非将其它构成要素，排除在外，而是意味着可以还包括其它构成要素。
[0028]
其中提到的第一、第二及第三等术语是为了说明多样的部分、成分、区域、层及/或段而使用的，但并非限定于此。这些术语只用于把某部分、成分、区域、层或段区别于其它部分、成分、区域、层或段。因此，以下叙述的第一部分、成分、区域、层或段在不超出本技术范围的范围内，可以言及到第二部分、成分、区域、层或段。
[0029]
再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在所述的特征、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其他特征、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。此处使用的术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。因此，“a、b或c”或者“a、b和/或c”意味着“以下任一个：a；b；c；a和b；a和c；b和c；a、b和c”。仅当元件、功能或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。
[0030]
本技术所述多snn芯片互联的相对寻址方法用于脉冲神经网络(snn)。在脉冲神经网络(snn)中，轴突是接收脉冲的单元，神经元是发送脉冲的单元，一个神经元通过树突连接到多个轴突，树突和轴突的连接点称为突触。轴突接收到脉冲后，所有和这一轴突有突触连接的树突会收到脉冲，进而影响到树突下游神经元。下游神经元将来自多个轴突的脉冲累加，如果数值超过阈值，就向下游发送一个脉冲。脉冲神经网络内传播的是1比特的脉冲，脉冲的激活频率比较低，并且只需要加减法运算，没有乘法运算。相比于基于深度学习的神经网路，脉冲神经网络功耗更低。
[0031]
如图1所示，展示为一个6x6的多snn芯片的阵列示意图。每片芯片的芯片标识就是芯片的坐标，用(y，x)表示。一片源芯片(ysource，xsource)中的单元向另一片芯片(ydest，xdest)中的单元发送数据包，需要携带目标芯片的标识(ydest，xdest)。为支持大脑神经元规模的仿真，(通常ydest，xdest)位宽大于20位，如可能为32为位宽。
[0032]
而本技术发现每片芯片内部传输数据最多，向附近的芯片发数据包的情形次之，向较远的芯片发送数据包的情形最少。基于这一发现，通过合理的神经元映射，可以使较远芯片间的通信较少，从而降低通信的功耗。为此本技术提出一种多snn芯片互联的相对寻址方法，以解决芯片间寻址开销较大的问题。
[0033]
如图2所示，展示为本技术一实施例中的多snn芯片互联的相对寻址方法的流程示意图。如图所示，所述方法包括：
[0034]
步骤s201：判断源芯片到目标芯片的寻址信息是否超出预设范围；
[0035]
其中，发送的数据包中携带的寻址信息为(ydiff，xdiff)＝(ydest
‑
ysource，xdest
‑
xsource)，即目标芯片的标识减去源芯片的表示。
[0036]
于本技术一实施例中，所述预设范围为依据源芯片的当前坐标所构成的边长为2
m
‑
1的正方形。
[0037]
具体的，当
‑2(m
‑
1)
<＝x<＝2
(m
‑
1)
‑
1且
‑2(m
‑
1)
<＝y<＝2
(m
‑
1)
‑
1时，则判定所述寻址信息未超出预设范围；当x<
‑2(m
‑
1)
或x>2
(m
‑
1)
‑
1或y<
‑2(m
‑
1)
或y>2
(m
‑
1)
‑
1时，则判定所述寻址信息超出预设范围。
[0038]
举例来说，如图3所示，假设源芯片(ysource，xsource)当前的表示为(0,0)，假设m＝2，则其依据源芯片的当前坐标所构成的正方形的边长等于22‑
1＝3，该正方形围成的范围内，x或y最小到
‑
2，最大到1。
[0039]
需要说明的是，本技术中构成的正方形正常来说，范围的两端应该是对等的，即x>＝
‑2(m
‑
1)
，也应该有x<＝2
(m
‑
1)
才对，但是本技术中确实x<＝2
(m
‑
1)
‑
1。之所以这么做，是因为二进制补码都有这个问题，因为0的符号位为0，正数的符号位也是0，所以正数表示范围比负数表示范围少1个。
[0040]
于本技术中，m为预设值，1<＝m<＝10。举例来说，ydiff，xdiff可能有32位位宽，预设值m在芯片设计阶段就定已经确定。
[0041]
步骤s202：若未超出预设范围，则发送一包含寻址信息低位部分的数据包；若超出预设范围，则发送两次数据包。
[0042]
于本技术一实施例中，所述判断源芯片到目标芯片的寻址信息是否超出预设范围包括：
[0043]
a、当
‑2(m
‑
1)
<＝x<＝2
(m
‑
1)
‑
1且
‑2(m
‑
1)
<＝y<＝2
(m
‑
1)
‑
1时，则判定所述寻址信息未超出预设范围，则发送一包含寻址信息低位部分的数据包。
[0044]
所述数据包中的寻址信息为(x[m
‑
1:0]，y[m
‑
1:0])；其中，寻址信息以低2*m位位宽表示。需要说明的是，完整寻址信息的高位部分由于在本情形下是符号扩展，不携带有意义的信息，因此不在数据包中携带。具体来说，(x[m
‑
1:0]，y[m
‑
1:0])表示，若x[m
‑
1]＝0或y[m
‑
1]＝0，则高位部分全部用0进行符号扩展；x[m
‑
1]＝1或y[m
‑
1]＝1，则高位部分全部用1进行符号扩展。
[0045]
b、当x<
‑2(m
‑
1)
或x>2
(m
‑
1)
‑
1或y<
‑2(m
‑
1)
或y>2
(m
‑
1)
‑
1时，则判定所述寻址信息超出预设范围，则发送两次数据包。
[0046]
其中，发送的第一次数据包含完整的寻址信息，并且数据包中的控制信息表明数据包没有结束；发送的第二次数据包含需要传送的有效数据，并且数据包中的控制信息表明数据包结束。
[0047]
举例来说，假定m＝2，如图1中的芯片(1,2)给芯片(2,0)发送数据，由于(ydiff，xdiff)＝(1,
‑
2)，
‑
2<＝ydiff<＝1并且
‑
2<＝xdiff<＝1，只需要发送一笔数据，数据包中包含的寻址信息为有符号数(1，
‑
2)，用2个2位位宽的数据就可以表示。如果图1中的芯片(1,2)给芯片(2,4)发送数据，由于(ydiff，xdiff)＝(1,2)，xdiff＝2>1，需要发送两笔数据，第一笔数据包含20多位完整的寻址信息(ydiff，xdiff)，第二笔数据包含需要传送的有效数据。
[0048]
需要说明的是，假设m＝2，芯片内部通信的数据包位宽为n＝60，芯片间的寻址开销为4/60＝6.7％，开销将大大降低；而当较远的两片芯片间通信时，需要发送额外的一笔包含完整芯片寻址信息的数据。这降低了片间的有效数据带宽。由于这种情形非常少，因此有效带宽降低带来的影响非常小。
[0049]
于本技术一实施例中，本技术中相对寻址路由包括：芯片从端口接收数据包后，将
寻址信息中的x或y加1或减1，判断加1或减1操作后的寻址信息中x与y是否为0及其正负，据以确定该数据包从源芯片哪个方向口发出。其中，当判断加1或减1操作后的寻址信息中x与y均为0，则确定该芯片即为目标芯片，则数据包被该芯片消耗。
[0050]
需要说明的是，这里对寻址信息中的x或y加1或减1，是根据数据包是从该芯片的东、南、西、北四个端口中的哪一个端口进入来操作的。
[0051]
举例来说，可对应如图1或图3，如果数据包从该芯片的北口(或上方)进入，将数据包ydiff数据字段减1；如果数据包从芯片的南口(或下方)进入，将数据包ydiff数据字段加1；如果数据包从芯片的西口(或左侧方向)进入，将数据包xdiff数据字段减1；如果数据包从芯片的东口(或右侧方向)进入，将数据包xdiff数据字段加1。
[0052]
如果调整后的xdiff>0，数据包从该芯片的东口发出，例如，对应图3中，芯片(0,0)向芯片(1,1)发包时，数据包从芯片(0,0)的东口发出；如果调整后的xdiff<0，数据包从该芯片的西口发出。如果调整后的xdiff＝0并且ydiff>0，数据包从该芯片的南口发出；如果调整后的xdiff＝0并且ydiff<0,数据包从该芯片的北口发出；如果调整后的xdiff＝0并且ydiff＝0，该芯片就是目标芯片，数据包被该芯片消耗。
[0053]
如果图1中的芯片(1,2)给芯片(1,4)发数据包，源芯片发送的数据包寻址信息为(0,2)。芯片(1,2)的数据包经过其东口进入到芯片(1，3)的西口，根据路由规则，芯片(1,3)将寻址信息调整为(0,1)；接着数据包经过芯片(1,3)的东口进入到芯片(1,4)的西口，数据包进入芯片(1,4)后，寻址信息调整为(0,0)。数据包转发结束。
[0054]
综上所述，本技术在片内数据包的基础上加上2*m比特(或m位比特)实现片间寻址，大大降低了开销，并且每片芯片不需要知道自己的绝对坐标，不需要通过额外的编程告知芯片坐标信息。
[0055]
如图4所示，展示为本技术于一实施例中的多snn芯片互联的相对寻址装置的模块示意图。如图所示，所述装置400包括：
[0056]
判断模块401，用于判断源芯片到目标芯片的寻址信息是否超出预设范围；
[0057]
处理模块402，用于若未超出预设范围，则发送一包含寻址信息低位部分的数据包；若超出预设范围，则发送两次数据包。
[0058]
需要说明的是，上述装置各模块/单元之间的信息交互、执行过程等内容，由于与本技术所述方法实施例基于同一构思，其带来的技术效果与本技术方法实施例相同，具体内容可参见本技术前述所示的方法实施例中的叙述，此处不再赘述。
[0059]
还需要说明的是，应理解以上装置的各个模块的划分仅仅是一种逻辑功能的划分，实际实现时可以全部或部分集成到一个物理实体上，也可以物理上分开。且这些单元可以全部以软件通过处理元件调用的形式实现；也可以全部以硬件的形式实现；还可以部分模块通过处理元件调用软件的形式实现，部分模块通过硬件的形式实现。例如，处理模块402可以为单独设立的处理元件，也可以集成在上述装置的某一个芯片中实现，此外，也可以以程序代码的形式存储于上述装置的存储器中，由上述装置的某一个处理元件调用并执行以上处理模块402的功能。其它模块的实现与之类似。此外这些模块全部或部分可以集成在一起，也可以独立实现。这里所述的处理元件可以是一种集成电路，具有信号的处理能力。在实现过程中，上述方法的各步骤或以上各个模块可以通过处理器元件中的硬件的集成逻辑电路或者软件形式的指令完成。
[0060]
例如，以上这些模块可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(application specific integrated circuit，简称asic)，或，一个或多个微处理器(digital signal processor，简称dsp)，或，一个或者多个现场可编程门阵列(field programmable gate array，简称fpga)等。再如，当以上某个模块通过处理元件调度程序代码的形式实现时，该处理元件可以是通用处理器，例如中央处理器(central processing unit，简称cpu)或其它可以调用程序代码的处理器。再如，这些模块可以集成在一起，以片上系统(system
‑
on
‑
a
‑
chip，简称soc)的形式实现。
[0061]
如图5所示，展示为本技术于一实施例中的计算机设备的结构示意图。如图所示，所述计算机设备500包括：存储器501、及处理器502；所述存储器501用于存储计算机指令；所述处理器502运行计算机指令实现如图2所述的方法。
[0062]
在一些实施例中，所述计算机设备500中的所述存储器501的数量均可以是一或多个，所述处理器502的数量均可以是一或多个，而图5中均以一个为例。
[0063]
于本技术一实施例中，所述计算机设备500中的处理器502会按照如图2所述的步骤，将一个或多个以应用程序的进程对应的指令加载到存储器501中，并由处理器502来运行存储在存储器502中的应用程序，从而实现如图2所述的方法。
[0064]
所述存储器501可以包括随机存取存储器(randomaccessmemory，简称ram)，也可以包括非易失性存储器(non
‑
volatilememory)，例如至少一个磁盘存储器。所述存储器501存储有操作系统和操作指令、可执行模块或者数据结构，或者它们的子集，或者它们的扩展集，其中，操作指令可包括各种操作指令，用于实现各种操作。操作系统可包括各种系统程序，用于实现各种基础业务以及处理基于硬件的任务。
[0065]
所述处理器502可以是通用处理器，包括中央处理器(central processing unit，简称cpu)、网络处理器(network processor，简称np)等；还可以是数字信号处理器(digital signal processing，简称dsp)、专用集成电路(application specific integrated circuit，简称asic)、现场可编程门阵列(field－programmable gate array，简称fpga)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
[0066]
在一些具体的应用中，所述计算机设备500的各个组件通过总线系统耦合在一起，其中总线系统除包括数据总线之外，还可以包括电源总线、控制总线和状态信号总线等。但是为了清除说明起见，在图5中将各种总线都成为总线系统。
[0067]
于本技术的一实施例中，本技术提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现如图2所述的方法。
[0068]
在任何可能的技术细节结合层面，本技术可以是系统、方法和/或计算机程序产品。计算机程序产品可以包括计算机可读存储介质，其上载有用于使处理器实现本技术的各个方面的计算机可读程序指令。
[0069]
计算机可读存储介质可以是可以保持和存储由指令执行设备使用的指令的有形设备。计算机可读存储介质例如可以是(但不限于)电存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备或者上述的任意合适的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：便携式计算机盘、硬盘、随机存取存储器(ram)、只读存储器(rom)、可擦式可编程只读存储器(eprom或闪存)、静态随机存取存储器(sram)、便携式压缩盘只读存储器(cd
‑
rom)、数字多功能盘(dvd)、记忆棒、软盘、机械编码设备、例如其上存储
有指令的打孔卡或凹槽内凸起结构、以及上述的任意合适的组合。这里所使用的计算机可读存储介质不被解释为瞬时信号本身，诸如无线电波或者其他自由传播的电磁波、通过波导或其他传输媒介传播的电磁波(例如，通过光纤电缆的光脉冲)、或者通过电线传输的电信号。
[0070]
这里所描述的计算机可读程序可以从计算机可读存储介质下载到各个计算/处理设备，或者通过网络、例如因特网、局域网、广域网和/或无线网下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光纤传输、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配卡或者网络接口从网络接收计算机可读程序指令，并转发该计算机可读程序指令，以供存储在各个计算/处理设备中的计算机可读存储介质中。用于执行本技术操作的计算机程序指令可以是汇编指令、指令集架构(isa)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、集成电路配置数据或者以一种或多种编程语言的任意组合编写的源代码或目标代码，所述编程语言包括面向对象的编程语言—诸如smalltalk、c 等，以及过程式编程语言—诸如“c”语言或类似的编程语言。计算机可读程序指令可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络—包括局域网(lan)或广域网(wan)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。在一些实施例中，通过利用计算机可读程序指令的状态信息来个性化定制电子电路，例如可编程逻辑电路、现场可编程门阵列(fpga)或可编程逻辑阵列(pla)，该电子电路可以执行计算机可读程序指令，从而实现本技术的各个方面。。
[0071]
综上所述，本技术提供的一种多snn芯片互联的相对寻址方法、装置、设备和介质，通过判断源芯片到目标芯片的寻址信息是否超出预设范围；若未超出预设范围，则发送一包含寻址信息的数据包；若超出预设范围，则发送两次数据包。本技术有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0072]
上述实施例仅例示性说明本技术的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本技术的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中包含通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本技术的权利要求所涵盖。