用于三维存储器的接触结构的制作方法

用于三维存储器的接触结构
1.本技术是申请日为2020年3月13日、申请号为202080000523.x、发明名称为“用于三维存储器的接触结构”的申请的分案申请。
技术领域
2.概括地说，本公开内容涉及半导体技术领域，以及更具体地说，涉及用于形成三维(3d)存储器的方法。


背景技术：

3.随着存储器件缩小到更小的管芯尺寸以降低制作成本并且提高存储密度，对平面存储单元的缩放因工艺技术限制和可靠性问题而面临挑战。三维(3d)存储器架构可以解决平面存储单元中的密度和性能限制。
4.在3d nand存储器中，阶梯结构通常用于在垂直堆叠设置存储单元的字线与控制栅之间提供电接触。然而，随着3d nand存储器中的存储容量的持续提高，垂直堆叠的存储单元的数量已经大量地增加。相应地，阶梯结构的横向尺寸也增加，这降低了单位面积的有效存储容量。此外，较大的阶梯结构在存储阵列区与阶梯区之间引入较高的机械应力，这可能在3d nand存储器内造成可靠性问题。因此，存在对能够在不使用阶梯结构的情况下在垂直堆叠的存储单元的字线与控制栅之间提供电连接的3d存储器的接触结构的需求。


技术实现要素：

5.在本公开内容中描述了三维(3d)存储器件以及用于形成3d存储器件的方法的实施例。
6.本公开内容的第一方面提供了用于形成三维(3d)存储结构的方法，其包括在衬底上布置交替的电介质堆叠，其中，该交替的电介质堆叠包括在彼此顶部交替地堆叠的第一电介质层和第二电介质层。所述方法还包括：在交替的电介质堆叠中形成多个接触开口，以便在所述多个接触开口中的至少一个接触开口内部露出电介质层对，其中，所述电介质层对包括一对第一电介质层和第二电介质层。所述方法还包括：通过利用导电层代替第二电介质层来形成具有交替的导电层和电介质层的膜堆叠；以及形成接触结构，以接触在具有交替的导电层和电介质层的膜堆叠中的导电层。
7.对多个接触开口的形成包括：通过蚀刻数量n个电介质层对(n为整数)来在交替的电介质堆叠中形成多个开口。接下来，形成掩模以保护所述多个开口中的第一群组并且露出所述多个开口中的第二群组，其中，所述多个开口中的第一群组是延伸穿过数量n个电介质层对的开口的第一子集。对多个接触开口的形成还包括：通过蚀刻数量m个电介质层来在所述多个开口的第二群组中形成开口的第二子集(m为整数)。开口的第二子集延伸穿过数量(n m)个电介质层对。通过针对所述子集的开口中的每个子集重复所述形成掩模和蚀刻的步骤，可以在交替的电介质堆叠中形成所述多个接触开口。
8.在一些实施例中，所述开口的第一子集和开口的第二子集包括相同数量的开口。
9.在一些实施例中，所述数量m个电介质层对在数量上是所述数量n个电介质层对的两倍。
10.在一些实施例中，对具有交替的导电层和电介质层的膜堆叠的形成包括：在所述交替的电介质堆叠中形成缝隙开口。在一些实施例中，对所述膜堆叠的形成还包括：在所述缝隙开口中形成与所述衬底电连接的公共源极接触。
11.在一些实施例中，用于形成3d存储结构的方法还包括：在所述多个接触开口内部布置填充材料。
12.在一些实施例中，用于形成3d存储结构的方法还包括：在对所述多个接触开口的形成之前，在所述交替的电介质堆叠中形成多个存储串。
13.在一些实施例中，用于形成3d存储结构的方法还包括：在对所述多个接触开口的形成之后，在所述交替的电介质堆叠中形成多个存储串。
14.在一些实施例中，对所述多个存储串的形成包括：形成垂直地穿透所述交替的电介质堆叠的沟道孔；以及在沟道孔的侧壁上布置存储膜、沟道层和核心填充膜。
15.在一些实施例中，形成所述接触结构包括：在所述多个接触开口的侧壁上形成衬；在所述多个接触开口的每个接触开口内部形成接触孔，以露出在具有交替的导电层和电介质层的膜堆叠内的导电层；以及在所述接触孔内部布置导电材料，以形成与所述导电层的电接触。在一些实施例中，形成所述接触结构还包括：通过化学机械抛光来形成共平面表面。
16.本公开内容的第二方面提供了三维(3d)存储结构，其包括在衬底上布置的膜堆叠，所述膜堆叠具有在彼此顶部交替地堆叠的导电层和电介质层。所述3d存储结构还包括垂直地穿透所述膜堆叠的多个存储串，其中，所述多个存储串的每个存储串包括存储膜、沟道层和核心填充膜。所述3d 存储结构还包括在所述膜堆叠内部布置的多个接触结构，所述多个接触结构垂直地穿透一个或多个导电层和电介质层，以便膜堆叠中的每个导电层电连接到所述多个接触结构中的至少一个接触结构。所述多个接触结构被所述多个存储串包围。
17.在一些实施例中，所述多个接触结构中的每个接触结构包括包围导电材料的衬。在一些实施例中，所述衬包括被配置为将所述多个接触结构与所述膜堆叠的一个或多个导电层电隔离的绝缘体。
18.在一些实施例中，根据权利要求13的3d存储结构还包括垂直地穿透所述膜堆叠的公共源极接触，其中，所述公共源极接触与所述衬底导电连接。在一些实施例中，所述公共源极接触包括被配置为将所述公共源极接触与所述膜堆叠的导电层电隔离的隔离衬。
19.在一些实施例中，所述3d存储结构还包括垂直地穿透与所述多个接触结构邻近的所述膜堆叠的多个虚设存储串，其中，所述多个虚设存储串中的每个存储串包括核心填充膜。
20.在一些实施例中，所述多个接触结构与所述膜堆叠共平面。
21.在一些实施例中，所述多个接触结构在存储阵列中随机分布。
22.本公开内容的第三方面提供了形成三维(3d)存储结构的另一方法，其包括在衬底上布置交替的电介质堆叠，其中，所述交替的电介质堆叠包括数量2
n
个电介质层对，其中，n为整数，并且每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。
所述方法还包括：通过使用(n 1)次循环的重复图案化工艺来形成多个接触开口。第i次图案化工艺包括蚀刻数量2
(i
‑
1)
个电介质层对，以便在所述多个接触开口内部露出顶部的数量2
i
个电介质层对，其中，i是处于1到n的范围内的整数。形成3d 存储结构的方法还包括：通过利用导电层代替第二电介质层来形成具有交替的导电层和电介质层的膜堆叠；以及形成电连接到在具有交替的导电层和电介质层的膜堆叠中的导电层的接触结构。
23.在一些实施例中，所述第i次图案化工艺还包括：在所述蚀刻之前，形成掩模以露出所述多个接触开口的子集，其中，在所述多个接触开口的所述子集内部露出顶部的数量2
(i
‑
1)
个电介质层对。
24.在一些实施例中，用于形成3d存储结构的方法还包括：在对所述多个接触开口的形成之前，在所述交替的电介质堆叠上布置硬掩模；以及在所述硬掩模中形成多个开口。
25.本领域技术人员根据本公开内容的说明书、权利要求和附图可以理解本公开内容的其它方面。
附图说明
26.被并入本文并形成说明书的部分的附图示出了本公开内容的实施例并与说明书一起进一步用以解释本公开内容的原理，以及使本领域技术人员能够做出和使用本公开内容。
27.图1根据本公开内容的一些实施例示出了示例性三维(3d)存储管芯的示意性自顶向下视图。
28.图2根据本公开内容的一些实施例示出了3d存储管芯的区域的示意性自顶向下视图。
29.图3根据本公开内容的一些实施例示出了示例性3d存储阵列结构的部分的透视图。
30.图4根据本公开内容的一些实施例示出了用于形成3d存储器件的示例性方法的流程图。
31.图5
‑
13以及图14a根据本公开内容的一些实施例示出了在跟随图4的流程图的各种工艺步骤处的示例性3d存储器件的截面图。
32.图14b根据本公开内容的一些实施例示出了在各种工艺步骤处的接触开口之间的关系。
33.图15
‑
20根据本公开内容的一些实施例示出了在跟随图4的流程图的各种工艺步骤处的示例性3d存储器件的截面图。
34.图21a
‑
21n根据本公开内容的一些实施例示出了在各种工艺步骤处的示例性3d存储器件的透视图。
35.图22根据本公开内容的一些实施例示出了用于形成3d存储器件的另一示例性方法的流程图。
36.图23
‑
29根据本公开内容的一些实施例示出了在跟随图22的流程图的各种工艺步骤处的示例性3d存储器件的截面图。
37.当结合附图考虑时，通过下文阐述的具体实施方式，本发明的特征和优势将变得更显而易见，在附图中，类似的附图标记自始至终标识对应的元素。在附图中，类似的附图
标记通常指示完全相同的、功能上类似的和/或结构上类似的元素。通过在对应附图标记中的最左侧数字指示在其中首次出现该元素的附图。
38.将参考附图来描述本公开内容的实施例。
具体实施方式
39.尽管论述了具体配置和排列，但是应当理解的是这只是为了说明的目的。本领域技术人员将认识到，在不背离本公开内容的精神和范围的情况下，可以使用其它配置和排列。对本领域技术人员而言将显而易见的是，还可以在各种各样的其它应用中采用本公开内容用。
40.要注意的是，在说明书中提及“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等指示所描述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必指的是相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其它实施例来影响这样的特征、结构或特性将是在本领域技术人员的知识范围内的。
41.一般而言，可以至少部分地根据在上下文中的使用来理解术语。例如，至少部分地取决于上下文，在本文中使用术语“一个或多个”可以用以在单数的意义上描述任何特征、结构或特性，或者可以用以在复数的意义上描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，还可以将术语“一”、“一个”或“所述”理解为传达单数的使用或者传达复数的使用。此外，再次至少部分地取决于上下文，可以将术语“基于”理解为未必意指传达排它的因素集合，相反可以允许存在未必明确描述的额外的因素。
42.应当容易理解的是，在本公开内容中的“在
……
上”、“在
……
以上”和“在
……
之上”的含义应当以最广泛的方式来解释，以便“在
……
上”不仅意指直接地在某物上，而且包括在处于某物上的情况下在其间有中间特征或层。此外，“在
……
以上”或者“在
……
之上”不仅意指处于某物以上或之上，而且还包括其处于某物以上或之上的情况下在其间没有中间特征或层的含义(即，直接地位于某物上)。
43.此外，为了便于说明，在本文中可以使用空间相对术语，诸如“下面”、“之下”、“下方”、“之上”、“上方”等，来描述一个元素或特征与其它元素或特征的如图所示的关系。空间相对术语旨在涵盖除了附图所示的取向之外的处于使用或工艺步骤中的装置的不同取向。所述设备可以以其它方式进行取向(旋转90度或者处于其它取向上)，以及相应地在本文中使用的空间相对描述符可以是类似地解释的。
44.在本文中使用的术语“衬底”指的是在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的地方，以及因此除非以其它方式声明，否则半导体器件形成于衬底的顶部一侧。底表面与顶表面相反，以及因此衬底的底侧与衬底的顶侧相反。可以对衬底本身进行图案化。添加到衬底顶部的材料可以被图案化，或者可以保持未图案化。此外，衬底可以包括较宽范围的半导体材料，诸如硅、锗、砷化镓、磷化铟等。或者，衬底可以由电学上的非导电材料，诸如玻璃、塑料或者蓝宝石晶圆等做成。
45.在本文中使用的术语“层”指的是包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对接近衬底，以及顶侧相对远离衬底。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层结构或上覆结构的延伸更小的延伸。此外，层可以
是匀质或者非匀质的连续结构的区域，其厚度小于该连续结构的厚度。例如，层可以位于所述连续结构的顶表面与底表面之间的任何一组水平面之间，或者位于所述顶表面和底表面处。层可以水平地延伸、垂直地延伸和/或沿锥形表面延伸。衬底可以是层，可以在其中包含一个或多个层，和/或可以具有在其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和接触层(在其内形成接触、互连线路和/或垂直互连通道(via)) 以及一个或多个电介质层。
46.在本公开内容中，为了便于描述，“层级”用以指代沿垂直方向基本上具有相同高度的元素。例如，字线和下层栅极电介质层可以被称为“层级”，字线和下层绝缘层一起可以被称为“层级”，基本上具有相同高度的各字线可以被称为“字线层级”等等。
47.如在本文中使用的，术语“标称的/标称地”指的是在产品或工艺的设计阶段期间设置的用于组件或工艺步骤的特性或参数的期望值或目标值以及高于和/或低于期望值的值的范围。值的范围可能归因于制作工艺或容限的略微变化。如在本文中使用的，术语“大约”指示能够基于与主体半导体器件相关联的特定技术节点进行变化的既定量的值。基于特定技术节点，术语“大约”可以指示在例如值的10
‑
30％(例如，该值的
±
10％、
±
20％或者 30％)内进行变化的既定量的值。
48.在本公开内容中，术语“水平的/水平地/横向的/横向地”意指在标称上平行于衬底的横向表面，以及术语“垂直的”或者“垂直地”意指在标称上垂直于衬底的所述横向表面。
49.在本文中使用的术语“3d存储器”指的是具有垂直取向的存储单元晶体管串(在本文中称为“存储串”，诸如nand存储串)的三维(3d)半导体器件，所述垂直取向的存储单元晶体管串处于横向取向的衬底上，以便所述存储串相对于衬底沿垂直方向延伸。
50.图1根据本公开内容的一些实施例示出了示例性三维(3d)存储器件 100的自顶向下视图。3d存储器件100可以是存储芯片(封装)、存储管芯或者存储管芯的任何部分，以及可以包括一个或多个存储平面101，所述存储平面101中的每个存储平面可以包括多个存储块103。在每个存储平面 101处可以发生完全相同的和并发的操作。可以具有数兆字节(mb)的尺寸的存储块103是执行擦除操作的最小尺寸。如图1所示，示例性3d存储器件100包括四个存储平面101，以及每个存储平面101包括六个存储块103。每个存储块103可以包括多个存储单元，其中，可以通过诸如位线和字线的互连来对每个存储单元寻址。位线和字线可以是垂直地布设的(例如，分别按照行和列)，从而形成金属线的阵列。在图1中，字线和位线的方向被标记为“bl”和“wl”。在本公开内容中，存储块103还被称为“存储阵列”或“阵列”。存储阵列是存储器件中的执行存储功能的核心区域。
51.3d存储器件100还包括外围区105、围绕存储平面101的区域。外围区105包含许多数字、模拟和/或混合信号电路来支持存储阵列的功能，例如，页缓冲器、行解码器和列解码器以及感测放大器。外围电路使用有源和 /或无源半导体器件，诸如晶体管、二极管、电容器、电阻器等，这对于本领域技术人员而言将是显而易见的。
52.要注意的是，图1所示的3d存储器件100中的存储平面101的排列和每个存储平面101中的存储块103的排列仅被用作示例，其不限制本公开内容的范围。
53.参考图2，根据本公开内容的一些实施例示出了图1中的区域108的放大的自顶向下视图。3d存储器件的区域108可以包括阶梯区210以及沟道结构区211。沟道结构区211可
以包括存储串212的阵列，每个存储串包括多个堆叠的存储单元。阶梯区210可以包括阶梯结构和形成于所述阶梯结构上的接触结构214的阵列。在一些实施例中，跨越沟道结构区211和阶梯区210在字线(wl)的方向内延伸的多个缝隙结构216可以将存储块划分为多个存储指218，其中，wl的方向(即，wl方向)与图1中所示的方向类似。至少一些缝隙结构216可以充当用于沟道结构区211中的存储串212的阵列的公共源极接触。顶部选择栅切口220可以被布置在(例如) 每个存储指218的中央，以将存储指218的顶部选择栅(tsg)划分为两个部分，以及从而将存储指划分为两个存储片224，其中，在存储片224中的共享相同的字线的存储单元形成可编程(读/写)存储页。尽管可以在存储块级别上执行对3d nand存储器的擦除操作，但是也可以在存储页级别上执行读操作和写操作。存储页的大小可以具有数千字节(kb)的尺寸。在一些实施例中，区域108还包括虚设存储串222，以便在制作期间实施工艺变化控制和/或取得额外的机械支持。
54.图3根据本公开内容的一些实施例示出了示例性三维(3d)存储阵列结构300的部分的透视图。存储阵列结构300包括衬底330、处于衬底330 之上的绝缘膜331、处于绝缘膜331之上的一层级的下部选择栅(lsg)332 以及多个层级的控制栅333(还被称为“字线(wl)”)，所述多个层级的控制栅堆叠在lsg 332顶上，以形成交替的导电层和电介质层的膜堆叠335。在图3中为了清楚起见没有示出与各层级的控制栅邻近的电介质层。
55.每个层级的控制栅通过贯穿膜堆叠335的缝隙结构216
‑
1和216
‑
2分开。存储阵列结构300还包括处于控制栅333的堆叠之上的一层级的顶部选择栅(tsg)334。tsg 334、控制栅333和lsg 332的堆叠还被称为“栅电极”。存储阵列结构300进一步包括存储串212以及处于衬底330的位于邻近lsg 332之间的部分中的掺杂源极线区344。每个存储串212包括穿过绝缘膜331以及具有交替的导电层和电介质层的膜堆叠335进行延伸的沟道孔336。存储串212还包括沟道孔336的侧壁上的存储膜337、处于存储膜337之上的沟道层338以及被沟道层338包围的核心填充膜339。存储单元340可以形成于控制栅333和存储串212的相交处。存储阵列结构300 进一步包括处于tsg 334之上的与存储串212连接的多条位线(bl)341。存储阵列结构300还包括通过多个接触结构214与栅电极连接的多条金属互连线343。膜堆叠335的边缘被配置为具有阶梯形状，以允许对每个层级的栅电极的电连接。
56.在图3中，出于说明的目的，将三个层级的控制栅333
‑
1、333
‑
2和333
‑ꢀ
3与一个层级的tsg 334和一个层级的lsg 332一起示出。在这一示例中，每个存储串212可以包括分别对应于控制栅333
‑
1、333
‑
2和333
‑
3的三个存储单元340
‑
1、340
‑
2和340
‑
3。在一些实施例中，控制栅的数量和存储单元的数量可以多于三个，以提高存储容量。存储阵列结构300还可以包括其它结构，例如，tsg切口、公共源极接触和虚设存储串。为了简单起见，在图3中未示出这些结构。
57.为了追求3d存储器中的更高存储容量，垂直堆叠的存储单元的数量已经大量地增加。因此，控制栅或字线333的数量已经大量地增加。为了形成针对每条字线333的电接触(例如，接触结构214)，阶梯区210已经从沟道结构区211的两侧横向地延伸。阶梯区210的增加的尺寸降低了单位面积的有效存储容量，以及因而提高了3d存储器的每位成本。此外，大阶梯区210可能在沟道结构区211中引入机械应力，其可能引起存储单元中的可靠性问题。因此，存在在不依赖于阶梯结构的情况下形成用于3d存储器的接触结构的需求。
58.图4根据本公开内容的一些实施例示出了用于形成3d存储器件的示例性制作工艺
400。图5
‑
13、14a
‑
14b、15
‑
20根据制作工艺400示出了在各种工艺步骤处的3d存储器件的截面图。应当理解的是，在制作工艺400 中所示的工艺步骤不是穷举的，以及可以在所示工艺步骤中的任何工艺步骤之前、之后或之间执行其它工艺步骤。在一些实施例中，可以省略示例性制作工艺400的一些工艺步骤，或者可以包括此处为了简单起见未描述的其它工艺步骤。在一些实施例中，制作工艺400的工艺步骤可以是以不同顺序执行的，和/或可以发生变化。
59.如图4所示，制作工艺400开始于工艺步骤s410，其中，可以在衬底上布置交替的电介质堆叠。工艺步骤s410处的3d存储器件的示例被示作图5中的3d存储结构500。
60.在一些实施例中，3d存储结构500的衬底可以与图3中的衬底330类似。衬底330能够提供用于形成后续结构的平台。在一些实施例中，衬底 330可以是任何适当的半导体衬底，其具有诸如单晶半导体、多晶半导体或单个晶体半导体的任何适当的半导体材料。例如，衬底330可以包括硅、硅锗(sige)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)、砷化镓(gaas)、氮化镓、碳化硅、iii
‑
v族化合物或其任何组合。在一些实施例中，衬底330 可以包括形成于操纵晶圆上的一层半导体材料，例如，玻璃、塑料或另一半导体衬底。
61.衬底330的正表面330f在文中还被称为衬底的“主表面”或“顶表面”。可以将各层材料布置在衬底330的正表面330f上。“最顶”层或“上”层是离衬底的正表面330f最远或者较远的层。“最底”层或“下”层是离衬底的正表面330f最近或者较近的层。
62.在一些实施例中，交替的电介质堆叠554包括在彼此顶部交替地堆叠的多个电介质层对556，其中，每个电介质层对556包括第一电介质层558 和不同于第一电介质层558的第二电介质层560(还称为“牺牲层”)。交替的电介质堆叠554在平行于衬底330的正表面330f的横向方向上延伸。
63.在交替的电介质堆叠554中，第一电介质层558和第二电介质层560 在垂直于衬底330的垂直方向上交替。换言之，每个第二电介质层560可以夹在两个第一电介质层558之间，以及每个第一电介质层558可以夹在两个第二电介质层560之间(除了最底层和最顶层之外)。
64.交替的电介质堆叠554的形成可以包括将第一电介质层558布置为各自具有相同的厚度或者具有不同的厚度。例如，第一电介质层558的示例厚度可以处于10nm到500nm的范围内，优选为大约25nm。类似地，第二电介质层560可以各自具有相同厚度或者可以具有不同厚度。第二电介质层560的示例厚度可以处于10nm到500nm的范围内，优选为大约35nm。应当理解的是，图5中的电介质层对556的数量仅是为了说明的目的，以及可以在交替的电介质堆叠554中包括任何适当数量的层。
65.在一些实施例中，第一电介质层558包括任何适当的绝缘材料，例如，氧化硅、氮氧化硅、氮化硅、teos或者具有f、c、n和/或h结合的氧化硅。第一电介质层558还可以包括高k电介质材料，例如，氧化铪、氧化锆、氧化铝、氧化钽或者氧化镧膜。在一些实施例中，第一电介质层558可以是上述材料的任何组合。
66.衬底330上的第一电介质层558的形成可以包括任何适当的沉积方法，诸如化学气相沉积(cvd)、物理气相沉积(pvd)、等离子增强cvd (pecvd)、快速热化学气相沉积(rtcvd)、低压化学气相沉积(lpcvd)、溅镀、金属有机化学气相沉积(mocvd)、原子层沉积(ald)、高密度等离子cvd(hdp
‑
cvd)、热氧化、氮化、任何其它适当的沉积方法和/或它们的
组合。
67.在一些实施例中，第二电介质层560包括不同于第一电介质层558并且能够相对于第一电介质层558被选择性地去除的任何适当的材料。例如，第二电介质层560可以包括氧化硅、氮氧化硅、氮化硅、teos、多晶硅、多晶锗、多晶硅锗以及其任何组合。在一些实施例中，第二电介质层560还包括非晶半导体材料，例如，非晶硅或非晶锗。第二电介质层560可以是使用与第一电介质层558类似的技术布置的，诸如cvd、pvd、ald、热氧化或氮化或者它们的任何组合。
68.在一些实施例中，第一电介质层558可以是氧化硅，以及第二电介质层560可以是氮化硅。
69.在一些实施例中，交替的电介质堆叠554可以包括除了第一电介质层 558和第二导电层560之外的层，以及可以由不同材料组成和/或具有不同厚度。
70.除了交替的电介质堆叠554之外，在一些实施例中，可以在衬底330的正表面330f上的外围区105(参见图1)中形成外围器件(未示出)。在一些实施例中，还可以在衬底330的正表面330f上的存储块103(参见图1) 中形成有源器件区(未示出)。在一些实施例中，衬底330可以进一步包括正表面330f上的绝缘膜331(图5中未示出)。绝缘膜331可以由与交替的电介质堆叠554相同或不同的材料组成。
71.外围器件可以包括任何适当的半导体器件，例如，金属氧化物半导体场效应晶体管(mosfet)、二极管、晶体管、电容器等。所述外围器件可以在支持存储核心的存储功能的数字信号电路、模拟信号电路和/或混合信号电路的设计中使用，例如，行解码器和列解码器、驱动器、页缓冲器、感测放大器、定时和控制。
72.存储块中的有源器件区由诸如浅沟槽隔离的隔离结构包围。可以根据存储块中的阵列器件的功能来在所述有源器件区中形成掺杂区，诸如p型掺杂阱和/或n型掺杂阱。
73.根据本公开内容的一些实施例，参考图4，在工艺步骤s415处，可以将硬掩模布置在交替的电介质堆叠上。工艺步骤s415处的3d存储器件的示例被示作图6中的3d存储结构600。3d存储结构600包括设置在交替的电介质堆叠554上的硬掩模662。硬掩模662用以在后续蚀刻工艺期间提供对下层结构和材料的保护。在一些实施例中，硬掩模662包括能够抵御蚀刻工艺的任何适当的材料，例如，氧化硅、氮氧化硅、氮化硅、teos、非晶硅、多晶硅、高k电介质材料或其任何组合。在一些实施例中，硬掩模 662可以包括非晶碳。在一些实施例中，非晶碳可以掺有其它抗蚀刻元素(诸如硼)，以提高非晶碳的抗蚀刻性。在一些实施例中，可以在非晶碳层的顶上布置薄的金属或金属氧化物层，诸如氧化锆(zro2)、氧化钇(y2o3)和氧化铝(al2o3)。硬掩模662可以是通过lpcvd、rtcvd、pecvd、ald、 pvd、蒸镀、溅镀或其任何组合布置的。
74.图7根据本公开内容的一些实施例示出了3d存储结构700。3d存储结构700包括在交替的电介质堆叠554之上的硬掩模662上布置的接触限定掩模764。在一些实施例中，接触限定掩模764可以包括光刻胶或基于碳的聚合物材料，以及可以是使用诸如光刻的图案化工艺形成的。接触限定掩模764限定将在后续工艺中形成的3d存储器件的控制栅和选择栅的接触结构的位置。在一些实施例中，所述接触结构可以与图3所示的针对控制栅333、顶部选择栅(tsg)334和下部选择栅(lsg)332的接触结构214 类似。接触结构214可以被置于与图3中的沟道结构区211邻近的区域(例如，阶梯区210)中。在一些实施例中，接触结构214还
可以被置于沟道结构区211内部，如下文将详细论述的。
75.根据本公开内容的一些实施例，参考图4，在工艺步骤s420处，可以通过对硬掩模图案化来形成多个硬掩模开口。工艺步骤s420中的示例性3d 存储器件被示作图8中的3d存储结构800。3d存储结构800包括通过使用图7中的接触限定掩模764对硬掩模662图案化来形成的多个硬掩模开口866。所述硬掩模开口露出第一电介质层对(即，交替的电介质堆叠554 中的最顶部电介质层对)的顶表面866
‑
t。
76.在一些实施例中，硬掩模开口866可以通过使用适当的蚀刻工艺(例如，湿法蚀刻、干法蚀刻和/或其组合)来图案化的。在一些实施例中，可以使用诸如反应离子蚀刻(rie)的非等向性蚀刻或其它干法蚀刻工艺来蚀刻硬掩模662。在一些实施例中，硬掩模662是氧化硅。在这一示例中，对氧化硅的蚀刻可以包括使用基于氟的气体(诸如四氟化碳(cf4)、六氟乙烷 (c2f6)、chf3或c3f6)和/或任何其它适当气体的rie，。在一些实施例中，可以通过湿化学制剂(诸如氢氟酸、或者氢氟酸和乙二醇的混合物)来蚀刻氧化硅层。在一些实施例中，可以采用定时的蚀刻方法。在一些实施例中，硬掩模662是氮化硅。在这一示例中，对氮化硅的蚀刻可以包括使用o2、 n2、cf4、nf3、cl2、hbr、bcl3和/或其组合的rie。用以对硬掩模662图案化的方法和蚀刻剂不应受到本公开内容的实施例的限制。
77.在一些实施例中，在形成硬掩模开口866之后，可以通过使用诸如利用o2或cf4等离子的干法蚀刻或者利用抗蚀剂/聚合物光阻去除剂(例如，基于溶剂的化学制剂)的湿法蚀刻的技术来去除图7中的接触限定掩模764。
78.根据本公开内容的一些实施例，参考图4，在工艺步骤s425处，可以在交替的电介质堆叠之上形成第一接触掩模。在工艺步骤s425处的示例性 3d存储器件被示作图9中的3d存储结构900。
79.在一些实施例中，3d存储结构900包括在3d存储结构800上布置的第一接触掩模968，其处于交替的电介质堆叠的至少一部分之上。在一些实施例中，第一接触掩模968覆盖一半硬掩模开口866，并且露出另一半硬掩模开口866。在一些实施例中，第一接触掩模968可以包括光刻胶或基于碳的聚合物材料，以及可以是使用诸如光刻的图案化工艺形成的。
80.根据本公开内容的一些实施例，参考图4，在工艺步骤s430处，可以在交替的电介质堆叠中形成接触开口的第一子集。在工艺步骤s430处的示例性3d存储器件被示作图10中的3d存储结构1000。3d存储结构1000 包括接触开口的第一子集1070。
81.在一些实施例中，接触开口的第一子集1070可以是通过使用图9中所示的第一接触掩模968蚀刻第一电介质层对556来形成的。接触开口的第一子集1070露出第二电介质层对的顶表面1070
‑
t，其中，第二电介质层对位于交替的电介质堆叠554中的第一或最顶部电介质层对之下。在本公开内容中，从顶部到底部顺序地对交替的电介质堆叠554中的电介质层对计数。在一些实施例中，可以利用第一接触掩模968来蚀刻一个或多个电介质层对556。针对第一电介质层558的蚀刻工艺可以具有相对于第二电介质层560的高选择性，和/或反之亦然。相应地，下层电介质层对556可以充当蚀刻停止层。因此，可以可控地蚀刻多个电介质层对556。
82.在一些实施例中，可以通过使用诸如反应离子蚀刻(rie)的非等向性蚀刻或其它干法蚀刻来蚀刻电介质层对556。在一些实施例中，第一电介质层558是氧化硅。在这一示例中，对氧化硅的蚀刻可以包括使用基于氟的气体(诸如四氟化碳(cf4)、六氟乙烷(c2f6)、
chf3或c3f6和/或任何其它适当的气体的rie。在一些实施例中，可以通过湿化学制剂(诸如氢氟酸、或者氢氟酸和乙二醇的混合物)来蚀刻氧化硅层。在一些实施例中，可以采用定时的蚀刻方法。在一些实施例中，第二电介质层560是氮化硅。在这一示例中，对氮化硅的蚀刻可以包括使用o2、n2、cf4、nf3、cl2、hbr、bcl3和/或其组合的rie。用于蚀刻电介质层对556的方法和蚀刻剂不应受到本公开内容的实施例的限制。
83.在一些实施例中，在形成接触开口的第一子集1070之后，可以通过使用诸如利用o2或cf4等离子的干法蚀刻或者利用抗蚀剂/聚合物光阻去除剂(例如，基于溶剂的化学制剂)的湿法蚀刻的技术来去除第一接触掩模 968。
84.在一些实施例中，在工艺步骤s430之后，可以将一半的硬掩模开口866 转化为接触开口的第一子集1070，其中另一半保持为硬掩模开口866。相应地，能够分别在硬掩模开口866和接触开口的第一子集1070内部露出第一电介质层对的顶表面866
‑
t和第二电介质层对的顶表面1070
‑
t。
85.在一些实施例中，交替的电介质堆叠554包括数量l个电介质层对556。在一些实施例中，3d存储结构800(图8中)包括数量n个硬掩模开口 866，其中，数量n大于或等于数量l，即，n≥l。在这一示例中，可以将一半的硬掩模开口866转化为接触开口的第一子集1070。换言之，在工艺步骤s430之后，接触开口的第一子集1070的数量可以是n/2，以及剩余硬掩模开口866的数量也可以是n/2。然而，第一子集的接触开口1070不限于上文所述，以及可以包括任何适当数量的硬掩模开口866。
86.根据本公开内容的一些实施例，参考图4，在工艺步骤s435处，可以在交替的电介质堆叠之上形成第二接触掩模。在工艺步骤s435处的示例性 3d存储器件被示作图11中的3d存储结构1100。
87.在一些实施例中，3d存储结构1100包括在3d存储结构1000上布置的第二接触掩模1172，其处于交替的电介质堆叠554的至少一部分之上。在一些实施例中，第二接触掩模1172覆盖一半的剩余硬掩模开口866，并且露出另一半剩余硬掩模开口866。在一些实施例中，第二接触掩模1172 还覆盖一半的接触开口的第一子集1070，并且露出另一半的接触开口的第一子集1070。在一些实施例中，第二接触掩模1172可以包括光刻胶或基于碳的聚合物材料，以及可以是使用诸如光刻的图案化工艺来形成的。
88.根据本公开内容的一些实施例，参考图4，在工艺步骤s440处，可以在交替的电介质堆叠中形成接触开口的第二子集和接触开口的第三子集。在工艺步骤s440处的示例性3d存储器件被示作图12中的3d存储结构 1200。3d存储结构1200包括接触开口的第二子集1274和接触开口的第三子集1275。
89.在一些实施例中，接触开口的第二子集1274和接触开口的第三子集可以是通过使用图11中所示的第二接触掩模1172蚀刻两个电介质层对556 来形成的。在一些实施例中，可以利用第二接触掩模1172来蚀刻一个或多个电介质层对556。用于第一电介质层558和第二电介质层560的蚀刻工艺可以与用于接触开口的第一子集1070的那些蚀刻工艺类似，其中，每个电介质层对556可以是利用在下层的电介质层对556上的蚀刻停止来可控地蚀刻的。
90.在一些实施例中，可以设计第一接触掩模968和第二接触掩模1172，以使接触开口的第二子集1274包括一半的接触开口的第一子集1070，并且接触开口的第三子集1275包括
一半的未在工艺步骤430处转化为接触开口的第一子集1070的剩余硬掩模开口866。在通过蚀穿硬掩模662来形成硬掩模开口866并且通过蚀刻一个电介质层对556来形成接触开口的第一子集1070的示例中，通过在工艺步骤s440处蚀刻两个电介质层对556，可以使接触开口的第二子集1274延伸穿过三个电介质层对并且露出第四电介质层对的顶表面1274
‑
t。与此同时，接触开口的第三子集1275可以延伸穿过两个电介质层对，并且露出第三电介质层对的顶表面1275
‑
t。相应地，在工艺步骤s440之后，一半的接触开口的第一子集1070被转化为接触开口的第二子集1274，并且一半的剩余硬掩模开口866被转化为接触开口的第三子集1275。
91.如图12所示，3d存储结构1200还可以包括一些接触开口的第一子集 1070，其延伸穿过一个电介质层对556并且露出第二电介质层对的顶表面 1070
‑
t。3d存储结构1200还可以包括一些硬掩模开口866，其延伸穿过硬掩模662，并且露出第一电介质层对的顶表面866
‑
t。如图11所示，这些开口在工艺步骤s435处被第二接触掩模1172覆盖，并且在工艺步骤s440处对电介质层对556的蚀刻工艺期间受到保护。因此，前述开口的深度在工艺步骤s440处没有改变。
92.在工艺步骤s440之后，可以分别在硬掩模开口866、接触开口的第一子集1070、接触开口的第三子集1275和接触开口的第二子集1274中露出第一、第二、第三和第四电介质层对的顶表面。
93.在3d存储结构1000包括数量n/2个接触开口的第一子集1070和数量n/2个硬掩模开口866的示例中，在工艺步骤s430之后，3d存储结构 1200可以包括数量n/4个接触开口的第二子集1274和数量n/4个接触开口的第三子集1275。与此同时，在3d存储结构1200中可以剩有数量n/4 个接触开口的第一子集1070和数量n/4个硬掩模开口866。
94.要注意的是，图12中的接触开口的第一、第二、第三子集1070、1274 和1275以及硬掩模开口866的排列仅用于说明的目的。3d存储结构1200 可以包括接触开口的第一、第二、第三子集1070、1274和1275以及硬掩模开口866的不同排列和深度。
95.根据本公开内容的一些实施例，参考图4，在工艺步骤s445处，在交替的电介质堆叠之上形成第三接触掩模。在工艺步骤s445处的示例性3d 存储器件被示作图13中的3d存储结构1300。
96.3d存储结构1300包括在3d存储结构1200上布置的第三接触掩模 1376，其处于交替的电介质堆叠554的至少一部分之上。在一些实施例中，第三接触掩模1376覆盖一半的剩余硬掩模开口866，并且露出另一半的剩余硬掩模开口866。在一些实施例中，第三接触掩模1376还覆盖一半剩余的接触开口的第一子集1070，并且露出另一半剩余的接触开口的第一子集 1070。在一些实施例中，第三接触掩模1376还覆盖一半的接触开口的第二子集1274，并且露出另一半的接触开口的第二子集1274。在一些实施例中，第三接触掩模1376还覆盖一半的接触开口的第三子集1275，并且露出另一半的接触开口的第三子集1275。在一些实施例中，第三接触掩模1376可以包括光刻胶或基于碳的聚合物材料，以及可以是使用诸如光刻的图案化工艺形成的。
97.根据本公开内容的一些实施例，参考图4，在工艺步骤s450处，在交替的电介质堆叠内形成接触开口的第四子集、第五子集、第六子集和第七子集。在工艺步骤s450处的示例性3d存储器件被示作图14a中的3d存储结构1400。根据本公开内容的一些实施例，3d存储结
构1400包括形成于交替的电介质堆叠554中的接触开口的第四子集1478、接触开口的第五子集1479、接触开口的第六子集1480和接触开口的第七子集1481。
98.在一些实施例中，接触开口的第四、第五、第六和第七子集1478
‑
1481 可以是通过使用图13中所示的第三接触掩模1376蚀刻四个电介质层对556 来形成的。在一些实施例中，可以使用第三接触掩模1376来蚀刻一个或多个电介质层对556。用于第一电介质层558和第二电介质层560的蚀刻工艺可以与用于接触开口的第一、第二和第三子集1070、1274和1275的那些蚀刻工艺类似，其中，每个电介质层对556可以是利用在下层的电介质层对556上的蚀刻停止来可控地蚀刻的。
99.图14b根据本公开内容的一些实施例示出了在各种工艺步骤处的接触开口之间的关系。在括号中示出了每个接触开口露出的电介质层对566(从顶部到底部计数)。在一些实施例中，可以设计第一、第二和第三接触掩模 968、1172和1376，以使一部分的硬掩模开口866可以在工艺步骤s430处被转化为接触开口的第一子集1070。一部分的接触开口的第一子集1070可以在工艺步骤s440处被转化为接触开口的第二子集1274，以及然后一部分的接触开口的第二子集1274可以在工艺步骤s450处被转化为接触开口的第四子集1478。与此同时，在工艺步骤s440处的一部分的接触开口的剩余第一子集1070可以在工艺步骤s450处被转化为接触开口的第五子集1479。在这一示例中，在工艺步骤s430处的一部分的剩余硬掩模开口866可以在工艺步骤s440处被转化为接触开口的第三子集1275，而一部分的接触开口的第三子集1275可以在工艺步骤s450处被转化为接触开口的第七子集 1481。在工艺步骤s440处的一部分的剩余硬掩模开口866可以在工艺步骤 s450处被转化为接触开口的第六子集1480。要注意的是，在每个工艺步骤处经受对电介质层对566的蚀刻的所述部分的接触开口可以是任何适当数量，而不限于图9
‑
13和图14a中所示的一半或50％。
100.如先前论述的，在一些实施例中，在工艺步骤s420之后存在数量n个硬掩模开口866，以及在工艺步骤s420之后，3d存储结构1000可以具有数量n/2个接触开口的第一子集1070以及数量n/2个硬掩模开口866。在工艺步骤s440之后，3d存储结构1200可以具有数量n/4个接触开口的第一子集1070、数量n/4个接触开口的第二子集1274、数量n/4个接触开口的第三子集1275以及数量n/4个硬掩模开口866。在一些实施例中，3d存储结构1400可以具有数量n/8个接触开口的第一子集1070、数量n/8个接触开口的第二子集1274、数量n/8个接触开口的第三子集1275、数量n/8 个接触开口的第四子集1478、数量n/8个接触开口的第五子集1479、数量 n/8个接触开口的第六子集1480、数量n/8个接触开口的第七子集1481以及数量n/8个硬掩模开口866。
101.如先前论述的，在一些实施例中，硬掩模开口866可以是通过在工艺步骤s420处蚀穿硬掩模662来形成的，以及接触开口的第一子集1070可以是通过在工艺步骤s430处蚀刻一个电介质层对556来形成的。接下来，接触开口的第二和第三子集1274和1275可以是通过在工艺步骤s440处蚀刻两个电介质层对556来形成的。相应地，硬掩模开口866可以露出第一电介质层对，即，最顶部电介质层对。从硬掩模开口866转化的接触开口的第一子集1070可以延伸穿过一个电介质对566延伸并且露出处于第一电介质层对之下的第二电介质对。从相应的接触开口的第一子集1070和硬掩模开口866转化的接触开口的第二和第三子集1274和1275可以分别延伸穿过三个电介质层对566和两个电介质层对566。换言之，接触开口的第二和第三子集1274和1275可以分别露出第四电介质层对和第三电介质层对。参考图
14a和图14b，在一些实施例中，接触开口的第四到第七子集1478
‑ꢀ
1481可以是通过蚀穿四个电介质层对556来形成的。因此，在工艺步骤s450 之后，从接触开口的第二子集1274转化的接触开口的第四子集1478可以延伸穿过七个电介质层对556，并且露出第八电介质层对的顶表面1478
‑
t。从接触开口的第一子集1070转化的接触开口的第五子集1479可以延伸穿过五个电介质层对556并且露出第六电介质层对的顶表面1479
‑
t。从硬掩模开口866转化的接触开口的第六子集1480可以延伸穿过四个电介质层对 556并且露出第五电介质层对的顶表面1480
‑
t。类似地，从接触开口的第三子集1070转化的接触开口的第七子集1481可以延伸穿过六个电介质层对 556并且露出第七电介质对的顶表面1481
‑
t。
102.要注意的是，图14a和图14b中的接触开口的第一到第七子集1070、 1274
‑
1275、1478
‑
1481以及硬掩模开口866的排列仅用于说明的目的。3d 存储结构1400可以具有接触开口的第一到第七子集1070、1274
‑
1275、1478
‑ꢀ
1481以及硬掩模开口866的不同排列和不同深度(即，蚀刻的电介质层对)。换言之，前述接触开口可以随机分布在交替的电介质堆叠554中。
103.所述制作工艺可以继续形成覆盖3d存储结构1400上的至少一部分的接触孔的另一接触掩模，以及然后蚀刻一个或多个电介质层对566。可以重复这些工艺步骤，直到在所述接触开口中的至少一个接触开口的内部露出每个电介质层对566的顶表面为止。在一些实施例中，在用于形成接触开口的一个或多个子集的第i工艺步骤处(其中，i＝1、2、3
……
)，接触开口的每个当前子集可以被划分为两个群组，其中，一个群组可以经受数量2
(i
‑
1)
个电介质层对的蚀刻工艺，并且形成接触开口的新的子集。接触开口的每个当前子集的另一群组可以受到掩模的保护，并且免于暴露到该蚀刻工艺。在第i工艺步骤之后，可以在接触开口中的至少一个接触开口的内部露出第一、第二
……
第2i电介质层对的顶表面。
104.在一些实施例中，接触开口的每个当前子集可以被划分为两个具有相等数量的接触开口的群组，其中，一个群组保持与接触开口的当前子集相同，以及另一群组则形成接触开口的新的子集。例如，数量n个硬掩模开口可以被划分为数量n/2个硬掩模开口和数量n/2个接触开口的第一子集。接下来，接触开口的第一子集可以被划分为数量n/4个接触开口的第二子集以及数量n/4个接触开口的第一子集
……
等等。在这一示例中，可以通过使用尽量少的数量n个掩模和蚀刻步骤，针对总共具有数量2
(n
‑
1)
个电介质层对的交替的电介质堆叠的每个电介质层对来形成至少一个接触开口。
105.在交替的电介质堆叠554中形成接触开口之后，可以去除硬掩模662。
106.根据本公开内容的一些实施例，参考图4，在工艺步骤s455处，可以在接触开口内部布置填充材料。在工艺步骤s455处的示例性3d存储器件被示作图15中的3d存储结构1500。3d存储结构1500包括通过在3d存储结构1400(如图14a中所示)中的接触开口(1070、1274
‑
1275、1478
‑ꢀ
1481)和硬掩模开口866内部布置填充材料1586来形成的接触填充1584。在一些实施例中，接触填充1584还包括在沉积填充材料1586之前布置的衬1587。
107.填充材料1586和衬1587可以是在后续工艺中能够相对于第一电介质层558和/或第二电介质层560选择性地去除的任何适当材料。在一些实施例中，填充材料1586和衬1587可以是绝缘体，例如，氧化硅、氮氧化硅、氮化硅、teos、非晶碳和/或其组合。在一些实施例中，填充材料1586可以是氮化硅，以及衬1587可以是氧化硅。填充材料1586和衬1587可以是通过cvd、pvd、溅镀、蒸镀和/或其任何组合来形成的。
108.在一些实施例中，可以在布置填充材料1586和衬1587之后对3d存储结构1500平坦化，以形成共平面的顶表面。
109.根据本公开内容的一些实施例，参考图4，在工艺步骤s460处，可以在交替的电介质堆叠中形成多个存储串。在工艺步骤s460处的示例性3d 存储器件被示作图16中的3d存储结构1600。3d存储结构1600包括多个存储串(例如，图2和图3中的存储串212)。
110.为了形成多个存储串212，可以首先在交替的电介质堆叠554中形成穿透整个交替的电介质堆叠554并且延伸到衬底330中的多个沟道孔(例如，沟道孔336)。在一些实施例中，沟道孔336的形成包括诸如光刻和蚀刻的工艺。在一些实施例中，除了用于蚀刻工艺的光刻胶之外，还可以使用通过基于碳的聚合物材料或硬掩模形成的盖层1688。盖层1688可以包括氧化硅、氮化硅、teos、含硅的抗反射涂层(siarc)、非晶硅、或多晶硅或其任何组合。用以形成沟道孔336的蚀刻工艺可以包括干法蚀刻、湿法蚀刻或其组合。在一些实施例中，可以使用诸如反应离子蚀刻(rie)的非等向性蚀刻来蚀刻交替的电介质堆叠554。在一些实施例中，可以使用基于氟或氯的气体，诸如四氟化碳(cf4)、六氟戊烷(c2f6)、chf3、c3f6、cl2、bcl3等或其任何组合。用以蚀刻第一和第二电介质层558/560的方法和蚀刻剂不应受到本公开内容的实施例的限制。
111.在一些实施例中，3d存储结构1600进一步包括处于沟道孔336内部的外延层1690。外延层1690可以包括任何适当的半导体材料，诸如硅、硅锗、锗、砷化镓、氮化镓、iii
‑
v族化合物或其任何组合。外延层1690可以是从衬底330外延地生长的。在一些实施例中，外延层1690可以是从衬底 330在沟道孔336内部露出的表面选择性地生长的。在一些实施例中，外延层1690可以是多晶半导体材料，例如，多晶硅。
112.在一些实施例中，外延层1690可以是从衬底330中的掺杂区(图16中未示出)外延地生长的。所述掺杂区可以是通过使用p型或n型掺杂剂(例如，硼、磷、砷或其任何组合)的离子注入来形成的。可以在沉积交替的电介质堆叠554之前执行离子注入。在一些实施例中，可以在沟道孔蚀刻之后执行离子注入。
113.在形成沟道孔336和外延层1690之后，可以在每个沟道孔336的侧壁以及外延层558的顶表面上布置存储膜(例如，图3中的存储膜337)。在一些实施例中，存储膜337可以是包括隧穿层、存储层(还称为“电荷捕获 /存储层”)和阻隔层的复合层。每个沟道孔336可以具有圆柱形状。根据一些实施例，隧穿层、存储层和阻隔层以上述顺序沿从沟道孔的中心朝沟道孔外侧的方向排列。所述隧穿层可以包括氧化硅、氮化硅或其任何组合。所述阻隔层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。所述储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，存储膜337包括ono电介质(例如，隧穿层包括氧化硅，储存层包括氮化硅，以及阻隔层包括氧化硅)。
114.接下来，可以在沟道孔336内部布置沟道层338和核心填充层339。沟道层338覆盖存储膜337在沟道孔336内部的侧壁，并且与外延层1690连接。沟道层338可以是任何适当的半导体材料，诸如硅。在一些实施例中，沟道层338可以是非晶硅、多晶硅或单个晶体硅。沟道层338可以是通过任何适当的薄膜沉积工艺来形成的，所述工艺包括但不限于cvd、pvd、 ald或其组合。在一些实施例中，沟道层338的厚度可以处于大约10nm 到大约30nm的范围内。在一些实施例中，核心填充膜339可以被布置为填充每个沟道孔336。在一些实施例中，核心填充膜339的中间可以包括一个或多个空气隙。核心填充膜339可以是任何适当的绝缘
体，例如，氧化硅、氮化硅、氮氧化硅、旋转涂布、掺硼或掺磷的氧化硅、掺碳的氧化物(cdo 或sioc或sioc:h)、掺氟的氧化物(siof)或其任何组合。核心填充膜339 可以是使用(例如)ald、pvd、cvd、旋涂、溅镀或者任何其它适当膜沉积技术来沉积的。核心填充膜339还可以是通过使用重复的沉积和回蚀工艺来形成的。回蚀工艺可以包括但不限于湿法蚀刻、干法蚀刻或其组合。
115.在一些实施例中，核心填充膜339、沟道层338和盖层1688在3d存储结构1600中可以是共平面的。平坦化工艺包括化学机械抛光、rie、湿法蚀刻或其组合。平坦化工艺去除沟道孔336外部的多余核心填充膜339、沟道层338和存储膜337。相应地，沟道层338和存储膜337可以在邻近沟道孔336之间断开连接。
116.在一些实施例中，还可以在交替的电介质堆叠554中形成与存储串212 和/或接触开口1070、1274
‑
1275和1478
‑
1481邻近的多个虚设存储串(例如，图2中的虚设存储串222)。虽然存储串212可以用于存储器存储，但是虚设存储层222可以用以在制作期间提供结构支持以及提高工艺均匀性。在一些实施例中，虚设存储串222还可以包括核心填充膜339，以及可以是使用与存储串212类似的技术来形成的。
117.图17根据本公开内容的一些实施例示出了3d存储结构1700。3d存储结构1700包括穿透整个交替的电介质堆叠554的多个缝隙开口1792。在一些实施例中，缝隙开口1792可以在平行于顶表面330f的x
‑
y平面中沿 wl方向横向地延伸。缝隙开口1792可以在后续制作工艺中形成缝隙结构 216(图2和图3中)。图17中的缝隙开口1792的排列仅用于说明的目的，并且不受此限制。
118.根据本公开内容的一些实施例，参考图4，在工艺步骤s465处，可以形成具有交替的导电层和电介质层的膜堆叠。在工艺步骤s465处的示例性 3d存储器件被示作图18中的3d存储结构1800。3d存储结构1800包括具有交替的导电层和电介质层的膜堆叠，其与图3中的膜堆叠335类似。
119.在形成缝隙开口1792之后，可以从缝隙开口1792横向地去除交替的电介质堆叠554(图17中的)中的第二电介质层560，从而形成横向的隧道(图18中未示出)。然后，将导电层1894布置到这些横向的隧道内部，以形成膜堆叠335。
120.可以通过相对于交替的电介质堆叠554的选择性的任何适当的蚀刻工艺(例如，等向性干法蚀刻或湿法蚀刻)来去除第二电介质层560(图17 中)，以使所述蚀刻工艺可以对第一电介质层558具有最小影响。在一些实施例中，第二电介质层560可以是氮化硅。在这一示例中，第二电介质层 560可以是通过使用cf4、chf3、c4f8、c4f6和ch2f2中的一种或多种蚀刻剂的rie来去除的。在一些实施例中，可以使用湿法蚀刻(诸如磷酸)来去除第二电介质层560。在去除第二电介质层560之后，可以在横向的隧道中露出存储膜337的侧壁。
121.在一些实施例中，导电层1894可以包括任何适用于栅电极的适当的导电材料，例如，钨(w)、铝(al)、铜(cu)、钴(co)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)和/或其任何组合。所述导电材料可以使用适当的沉积方法(诸如cvd、物理气相沉积(pvd)、等离子增强cvd(pecvd)、溅镀、热蒸镀、电子束蒸镀、金属有机化学气相沉积(mocvd)和/或ald) 来填充横向隧道。在一些实施例中，导电层1894包括通过cvd沉积的钨 (w)。
122.在一些实施例中，导电层1894还可以是多晶半导体，诸如多晶硅、多晶锗、多晶硅锗、和任何其它适当材料、和/或它们的组合。在一些实施例中，所述多晶材料可以结合有任
何适当类型的掺杂剂，诸如硼、磷或砷。在一些实施例中，导电层1894还可以是非晶半导体。
123.在一些实施例中，导电层1894可以由金属硅化物组成，包括wsi
x
、 cosi
x
、nisi
x
或alsi
x
等等。所述金属硅化物材料的形成可以包括使用上文描述的类似技术来形成金属层和多晶半导体。所述金属硅化物的形成可以进一步包括对所沉积的金属层和多晶半导体应用退火工艺，随后去除未反应的金属。
124.在一些实施例中，可以在导电层1894(图18中未示出)之前在横向的隧道中布置栅极电介质层，以减少邻近字线(栅电极)之间的泄漏电流，和 /或减少栅极与沟道之间的泄漏电流。所述栅极电介质层可以包括氧化硅、氮化硅、氮氧化硅和/或其任何适当组合。所述栅极电介质层还可以包括高 k电介质材料，诸如氧化铪、氧化锆、氧化铝、氧化钽、氧化镧和/或其任何组合。所述栅极电介质层可以是通过诸如cvd、pvd和/或ald的一种或多种适当沉积工艺来沉积的。
125.导电层1894可以在与存储串212的相交处充当栅电极。在图18中，十个导电层1894可以针对每个存储串212形成十个栅电极，例如，tsg 334、 lsg 332和八个控制栅333。对应于八个控制栅333，每个存储串212可以具有八个存储单元340。要注意的是，图18中示出的存储串和存储单元的数量是为了说明的目的，以及可以增加以用于较高的存储容量。
126.在形成具有交替的导体层和电介质层的膜堆叠335之后，可以去除在沉积期间在缝隙开口1792内部的导电材料。在一些实施例中，可以在一些缝隙开口1792内部布置绝缘材料，以形成缝隙结构216，从而将存储块分为多个可编程并且可读取的存储指(参考图2)。
127.图19根据本公开内容的一些实施例示出了3d存储结构1900。3d存储结构1900包括通过去除图18中的3d存储结构1800中的接触填充1584 内部的填充材料1586来形成的多个接触孔1996。在一些实施例中，接触孔 1996可以是通过光刻、湿法化学蚀刻、干法蚀刻或其组合来形成的。在一些实施例中，接触孔1996延伸穿过盖层1688、一对或多对导电层1894和第一电介质层558。接触孔1996可以露出膜堆叠335中的导电层1894。在一些实施例中，衬1587覆盖每个接触孔1996内部的每个导电层1894的侧壁，并且在每个接触孔1996的底部露出导电层1894的顶表面。
128.在一些实施例中，隔离衬1997可以形成于缝隙开口1792的侧壁上，其中，处于缝隙开口1792内部的隔离衬1997覆盖膜堆叠335的每个导电层1894的侧壁。在一些实施例中，隔离衬1997还可以形成于接触孔1996 内部。隔离衬1997可以是任何适当的绝缘体，例如，氧化硅、氮化硅、氮氧化硅或其任何组合。
129.根据本公开内容的一些实施例，参考图4，在工艺步骤s470处，可以形成与具有交替的导电层和电介质层的膜堆叠中的导电层电连接的接触结构。在工艺步骤s470处的示例性3d存储器件被示作图20中的3d存储结构2000。3d存储结构2000包括多个与图3中的接触结构214类似的接触结构，其中，接触结构214提供与膜堆叠335中的导电层1894的电连接。在一些实施例中，每个接触结构214包括围绕导电材料的衬。在一些实施例中，覆盖接触结构214的侧壁的隔离衬1997和/或衬1587可以将接触结构214与膜堆叠335的一个或多个导电层1894电隔离。3d存储结构2000 还可以包括与衬底330电连接的公共源极接触。在一些实施例中，隔离衬 1997可以将公共源极接触2098与膜堆叠335的导电层1894电隔离。
130.接触结构214和公共源极接触2098可以是通过在接触孔1996和缝隙开口1792内部沉积导电材料来形成的。在一些实施例中，所述导电材料可以包括钨(w)、铝(al)、铜(cu)、
钴(co)、钛(ti)、钽(ta)、氮化钛 (tin)、氮化钽(tan)和/或其任何组合。所述导电材料可以是通过cvd、 pvd、pecvd、mocvd、溅镀、热蒸镀、电子束蒸镀、ald和/或其组合来布置的。在一些实施例中，所述导电材料可以是通过cvd沉积的钨(w)。
131.在一些实施例中，用于接触结构214和公共源极接触2098的导电材料还可以是多晶半导体，诸如多晶硅、多晶锗、多晶硅锗、和任何其它适当材料、和/或它们的组合。在一些实施例中，所述多晶材料可以结合有任何适当类型的掺杂剂，诸如硼、磷或砷。在一些实施例中，所述导电材料还可以是非晶半导体。
132.在一些实施例中，导电材料可以由金属硅化物组成，包括wsi
x
、cosi
x
、 nisi
x
或alsi
x
等等。所述金属硅化物材料的形成可以包括使用上文描述的类似技术来形成金属层和多晶半导体。所述金属硅化物的形成可以进一步包括对所沉积的金属层和多晶半导体应用退火工艺，随后去除未反应的金属。
133.在一些实施例中，可以在沉积之后通过使用蚀刻工艺或平坦化工艺来去除接触孔1996和缝隙开口1792外部的多余导电材料。去除多余导电材料的蚀刻工艺可以包括湿法化学蚀刻和/或干法蚀刻(例如，rie)。平坦化工艺可以包括化学机械抛光(cmp)。
134.要注意的是，图20中的接触结构214和图19中的接触孔1996对应于图14a中的硬掩模开口866和/或接触开口1070、1274
‑
1275、1478
‑
1481。如先前论述的，在一些实施例中，可以通过仅使用数量n个掩模和蚀刻步骤，针对总共具有数量2
(n
‑
1)
个电介质层对的交替的电介质堆叠中的每个电介质层对来形成至少一个接触开口。此外，根据本公开内容，可以在不使用阶梯结构的情况下，针对膜堆叠335中的每个导电层1894来形成至少一个接触结构214。在这一示例中，可以在沟道结构区211中的任何位置(即，存储阵列内部)形成接触结构214，并且可以将接触结构214形成为与存储串212邻近或者被存储串212包围。在一些实施例中，接触结构214可以随机分布在存储阵列中，与存储串212和/或虚设存储串222邻近。膜堆叠 335的导电层1894可以充当栅电极，例如，图3中所示的控制栅(字线) 333以及顶部和下部选择栅334和332。通过移动接触结构214接近存储串 212，可以相应地缩短从字线到存储单元340的栅电极的延迟。因此，可以提高3d存储器件的性能。在一些实施例中，还可以在存储阵列中形成与接触结构214和/或存储串212邻近的虚设存储串222。
135.在一些实施例中，在图4中描述的制作工艺400中使用的接触掩模可以具有不同的设计和排列。图21a
‑
21n提供了在各种工艺步骤(例如，工艺步骤s410
‑
s470)处的3d存储结构的相应透视图，其与图5
‑
13、图14a
‑ꢀ
14b以及图15
‑
20相比示出了用以形成接触开口的不同的方法。这里省略对图21a
‑
21n的详细描述，因为所示的方法根据这些附图是不言自明的，并且能够被本领域技术人员理解。
136.图22根据本公开内容的一些实施例示出了用于形成3d存储器件的另一示例性制作工艺2200。图23
‑
29根据制作工艺2200示出了在各种工艺步骤处的3d存储器件的截面图。应当理解，制作工艺2200中所示的工艺步骤不是穷举的，以及还可以在所示工艺步骤中的任何工艺步骤之前、之后或之间执行其它工艺步骤。在一些实施例中，可以省略示例性制作工艺2200 的一些工艺步骤，或者可以包括此处为了简单起见未描述的其它工艺步骤。在一些实施例中，制作工艺2200的工艺步骤可以是以不同的顺序执行的，和/或可以发生变化。
137.在图22
‑
29中仅示出了与图4
‑
13、图14a
‑
14b和图15
‑
20的差异。类似的工艺步骤和结构可以是再次参考先前的附图和对应的描述的。
138.参考图22，制作工艺2200开始于工艺步骤s2210，其中，在衬底上布置交替的电介质堆叠。在图5中示出了在工艺步骤s2210处的3d存储器件的示例性3d存储结构500。交替的电介质堆叠554可以包括第一和第二电介质层558和560。
139.参考图22，在工艺步骤s2220处，可以在交替的电介质堆叠中形成沟道孔和存储串。在图23中示出了在工艺步骤s2220处的示例性3d存储结构2300，其中，沟道孔336和存储串212与图16中所示的相应的沟道孔和存储串类似，以及可以是通过使用类似技术来形成的。在工艺步骤s2220处，还可以通过使用类似技术来形成与图16中的虚设存储串222类似的虚设存储串。
140.参考图22，在工艺步骤s2230处，可以通过使用多个接触掩模来在交替的电介质堆叠中形成多个接触开口。在图24中示出了在工艺步骤s2230 处的示例性3d存储结构2400，其中，硬掩模开口866、接触开口的第一子集1070、接触开口的第二和第三子集1274
‑
1275、以及接触开口的第四到第七子集1478
‑
1481可以与图14a中的相应的接触开口类似，以及可以是通过使用与在图4以及图6
‑
13和图14a
‑
14b中描述的工艺步骤s415
‑
s450中类似的工艺来形成的。
141.参考图22，在工艺步骤s2240处，在每个接触开口的侧壁上布置衬。在图25中示出了在工艺步骤s2240处的示例性3d存储结构2500，其中，衬1587与图15中的衬类似，以及可以是使用类似技术来形成的。
142.参考图22，在工艺步骤s2250处，可以在交替的电介质堆叠中形成缝隙开口。在图26中示出了在工艺步骤s2250处的示例性3d存储结构2600，其中，缝隙开口1792与图17中的缝隙开口类似，以及可以是使用类似技术来形成的。
143.参考图22，在工艺步骤s2260处，可以形成具有交替的导电层和电介质层组成的膜堆叠。在图27中示出了处于工艺步骤s2260中的示例性3d 存储结构2700，其中，具有交替的导电层和电介质层的膜堆叠335与图18 中的膜堆叠类似，以及可以是使用类似技术来形成的。
144.图28根据本公开内容的一些实施例示出了3d存储结构2800。3d存储结构2800包括形成于缝隙开口1792的侧壁上的隔离衬1997。隔离衬 1997可以与图19中的隔离衬类似，以及可以是使用类似技术来形成的。3d 存储结构2800还可以包括形成于图27中的多个接触开口(例如，硬掩模开口866、接触开口的第一子集1070、接触开口的第二和第三子集1274
‑ꢀ
1275以及接触开口的第四到第七子集1478
‑
1481)内部的接触孔1996。接触孔1996露出了导电层1894的顶表面，以及可以是使用与图19中所示的那些技术类似的技术来形成的。
145.参考图22，在工艺步骤s2270处，可以形成与在具有交替的导电层和电介质层的膜堆叠中的导电层电连接的接触结构。在图29中示出了在工艺步骤s2270处的示例性3d存储结构2900，其中，接触结构214与图20中的接触结构类似，以及可以是使用类似技术来形成的。3d存储结构2900还可以包括公共源极接触2098，其与图2中的公共源极接触类似。
146.与制作工艺400类似，制作工艺2200还可以针对在具有交替的导电层和电介质层的膜堆叠335中的每个导电层1894来形成至少一个接触结构 214。这些接触结构214可以形成于沟道结构区211(图2
‑
3中)内部，以及可以被排列为与存储串212邻近。
147.总之，本公开内容描述了3d存储器件以及其制作方法的各种实施例。
148.本公开内容的第一方面提供了用于形成三维(3d)存储结构的方法，其包括：在衬
底上布置交替的电介质堆叠，其中，该交替的电介质堆叠包括在彼此顶部交替地堆叠的第一电介质层和第二电介质层。所述方法还包括：在交替的电介质堆叠内部形成多个接触开口，以便在所述多个接触开口中的至少一个接触开口的内部露出电介质层对，其中，所述电介质层对包括一对第一电介质层和第二电介质层。所述方法还包括：通过利用导电层代替第二电介质层来形成具有交替的导电层和电介质层的膜堆叠；以及形成接触结构，以接触在具有交替的导电层和电介质层的膜堆叠中的导电层。
149.所述多个接触开口的形成包括通过蚀刻数量n个电介质层对(n为整数)来在交替的电介质堆叠中形成多个开口。接下来，形成掩模以保护所述多个开口中的第一群组并且露出所述多个开口中的第二群组的掩模，其中，所述多个开口中的第一群组是延伸穿过数量n个电介质层对的开口的第一子集。所述多个接触开口的形成还包括通过蚀刻数量m个电介质层对来在所述多个开口的第二群组中形成开口的第二子集(m为整数)。开口的第二子集延伸穿过数量(n m)个电介质层对。通过针对各子集的开口中的每个子集重复所述形成掩模和蚀刻的步骤，可以在交替的电介质堆叠中形成所述多个接触开口。
150.本公开内容的第二方面提供了三维(3d)存储结构，其包括布置在衬底上的膜堆叠，所述膜堆叠具有在彼此顶部交替地堆叠的导电层和电介质层。所述3d存储结构还包括垂直地穿透所述膜堆叠的多个存储串，其中，所述多个存储串的每个存储串包括存储膜、沟道层和核心填充膜。所述3d 存储结构还包括在所述膜堆叠内部布置的多个接触结构，所述多个接触结构垂直地穿透一个或多个导电层和电介质层，以变膜堆叠中的每个导电层电连接至所述多个接触结构中的至少一个接触结构。所述多个接触结构被所述多个存储串包围。
151.本公开内容的第三方面提供了用于形成三维(3d)存储结构的另一方法，其包括在衬底上布置交替的电介质堆叠，其中，所述交替的电介质堆叠包括数量2
n
个电介质层对，其中，n为整数，并且每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。所述方法还包括：通过使用(n 1)次循环的重复图案化工艺来形成多个接触开口。第i次图案化工艺包括：蚀刻数量2
(i
‑
1)
个电介质层对进行蚀刻，以使在所述多个接触开口内部露出顶部的数量2
i
个电介质层对，其中，i是处于1到n的范围内的整数。所述形成3d存储结构的方法还包括：通过利用导电层代替第二电介质层来形成具有交替的导电层和电介质层的膜堆叠；以及形成电连接到在具有交替的导电层和电介质层的膜堆叠中的导电层的接触结构。
152.上文对具体实施例的描述将非常充分地揭示本公开内容的概括实质，本领域技术人员在不背离本公开内容的一般概念的情况下，不需要过多的试验就能够通过应用本领域的知识来容易地针对各种应用进行修改和/或调整这样的具体实施例。因此，基于文中给出的教导和指引，这样的调整和修改旨在落入所公开的实施例的等效物的含义和范围内。应当理解，文中的措辞或术语是为了描述而非限定的目的，以便本领域技术人员根据公开内容和指引来解释本说明书的术语或措辞。
153.上文已经借助于说明指定的功能及其关系的实现方式的功能构建块描述了本公开内容的实施例。为了描述的方便起见，已经任意地定义了这些功能构建块的边界。只要适当地执行指定功能及其关系，就可以定义替代的边界。
154.发明内容部分和摘要部分可能阐述了如发明人设想的本公开内容的一个或多个
示例性实施例，而非全部的示例性实施例，以及因此不旨在以任何方式限制本公开内容和所附权利要求。
155.本公开内容的宽度和范围不应被上述示例性实施例中的任何示例性实施例限制，而应仅根据下文的权利要求及其等效物被限定。