RRAM的3D垂直堆积集成结构及其集成方法与流程

rram的3d垂直堆积集成结构及其集成方法
技术领域
1.本发明涉及存储器件集成领域，尤其涉及一种rram的3d垂直堆积集成结构及其集成方法。


背景技术：

2.随着数据时代的到来，数据量呈现出爆发式的增长，传统存储单元(如flash)由于cmos工艺发展的限制，已经发展到极限，将无法满足数据增来带来的存储需求。发展基于新原理的存储单元来解决传统flash的限制成为迫切的需求。
3.目前，基于新原理的储存单元主要有阻变，相变，铁电，以及磁存储器件，其中阻变存储器由于其具有简单的结构，与cmos兼容的制备工艺具有极大的应用潜力。在集成方面，阻变存储器能够容易被集成。为了提供高密度集成的存储单元，研究人员提出了三维集成方案，主要有三维平面堆叠集成以及三维垂直集成，相比于平面堆叠集成，三维垂直集成的成本更加具备优势。因此三维垂直集成将是一个重要的发展方向。
4.然而，在进行三维垂直集成时由于不能再每一单元集成选通器件，故只能发展具备自选通特性的阻变存储单元。目前，自选通的阻变存储单元主要是基于在阻变层电子的trap与de
‑
trap机制呈现高低阻变的变化，所以trap的能级将会对器件的保持特性产生重要的影响。
5.目前基于新原理器件利用电极与阻变层的肖特基势垒实现了具备自整流的特性，但是，因为其阻变层的缺陷没有调控机制，通常基于这类器件的保持特性不好。


技术实现要素：

6.有鉴于此，为了改善器件的保持特性，本发明提供了一种rram的3d垂直堆积集成结构及其集成方法，通过在阻变层掺杂引入深能级缺陷，有利于被陷阱捕获的电子能够更好的保持在陷阱中，从而提高自整流器件的保持特性。
7.为了实现上述目的，本发明提供一种rram的3d垂直堆积集成结构及其集成方法，其中，rram的3d垂直堆积集成结构包括：半导体衬底；第一隔离层，设置在半导体衬底上；堆叠结构，设置在第一隔离层上，堆叠结构包括多层第一电极和多层第二隔离层，第一电极和第二隔离层间隔设置；至少一个通道孔，贯穿于堆叠结构中并连通至第一隔离层；掺杂金属功能层，覆盖至少一个通道孔的侧壁和底部，且覆盖堆叠结构顶层的第二隔离层表面；第二电极，填充覆盖有掺杂金属功能层的至少一个通道孔。
8.根据本发明的实施例，其中，第一电极和第二电极的材料均包括以下之一：pt、au、pd、ag、cu、ti、tin。
9.根据本发明的实施例，其中，第一电极和第二电极均为功函数电极。
10.根据本发明的实施例，其中，若第一电极为第一功函数电极，则第二电极为第二功函数电极；若第一电极为第二功函数电极，则第二电极为第一功函数电极；其中，第一功函数的数值大于第二功函数的数值。
11.根据本发明的实施例，其中，若第一电极为第一功函数电极，第一电极与掺杂金属功能层形成肖特基势垒，第二电极与掺杂金属功能层形成欧姆接触；若第一电极为第二功函数电极，第一电极与掺杂金属功能层形成欧姆接触，第二电极与掺杂金属功能层形成肖特基势垒；所有第一电极共用第二电极和掺杂金属功能层。
12.根据本发明的实施例，其中，掺杂金属功能层的掺杂金属包括以下至少之一：cu、zr、ag、pt；掺杂金属功能层的材料为金属氧化物，金属氧化物包括以下至少之一：hfo2、tio
x
、tao
x
，其中，x大于等于1。
13.根据本发明的实施例，其中，第一隔离层和第二隔离层的厚度均为100nm～300nm；第一电极的厚度为10nm～200nm；第二电极的厚度为10nm～200nm；掺杂金属功能层的厚度为3nm～50nm。
14.本发明提供的一种rram的3d垂直堆积集成结构的集成方法，包括：提供一半导体衬底；在半导体衬底表面形成第一隔离层；在第一隔离层表面形成堆叠结构；其中，堆叠结构包括多层第一电极和多层第二隔离层，第一电极和第二隔离层间隔设置；在堆叠结构中利用图形化工艺形成至少一个通道孔；在至少一个通道孔中以及堆叠结构顶层的第二隔离层表面沉积功能层，并同时进行金属掺杂，形成掺杂金属功能层；在掺杂金属功能层表面沉积形成第二电极，得到rram的3d垂直堆积集成结构。
15.根据本发明的实施例，其中，在第一隔离层表面形成堆叠结构包括：在第一隔离层的表面沉积形成堆叠结构的第一层的第一电极，得到第一层的第一电极；在第一层的第一电极表面沉积形成第一层的第二隔离层；多次重复上述步骤的工艺过程，形成堆叠结构，得到所需要的堆叠层数。
16.根据本发明的实施例，其中，形成掺杂金属功能层的掺杂工艺包括以下至少之一：磁控溅射、离子注入、扩散。
17.根据本发明的实施例，通过在rram的3d垂直堆积集成结构中的阻变层掺杂金属形成掺杂金属功能层，利用掺杂金属引入深能级缺陷，使得电子被深能级缺陷捕获而不易脱离缺陷，从而有效的提升器件的保持特性，同时掺杂工艺可以通过掺杂的量来调控缺陷的密度，为器件的性能优化提供了可调的方案。
附图说明
18.图1示意性示出了根据本发明实施例的rram的3d垂直堆积集成结构示意图；
19.图2示意性示出了根据本发明实施例的rram的3d垂直堆积集成结构的集成方法流程示意图；
20.图3示意性示出了根据本发明实施例的rram的3d垂直堆积集成结构的集成方法流程图；
21.图4示意性示出了功能层掺杂金属前后电子被功能层缺陷捕获对比图。
22.【附图符号说明】
[0023]1‑
半导体衬底；2
‑
第一隔离层；3
‑
堆叠结构；31
‑
第一电极；32
‑
第二隔离层；4
‑
掺杂金属功能层；5
‑
第二电极
具体实施方式
[0024]
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
[0025]
阻变式存储器(rram)是以非导性材料的电阻在外加电场的作用下，使材料的电阻在高阻态和低阻态之间实现可逆转换，从而开启或阻断电流流动通道，并利用这种性质储存各种信息的内存的一种新型阻变器件。
[0026]
阻变式存储器(rram)基本结构由上电极、电极转变层和下电极三层组成，其中的电阻转变层为各种介质薄膜材料，它在外加电压、电流等电信号的作用下会在不同电阻状态之间进行可逆的转变，电阻状态通常为高、低两种阻态。
[0027]
但相关技术中由于其阻变层的缺陷没有调控机制，导致器件在使用时不具备优良的保持特性。
[0028]
本发明提供一种rram的3d垂直堆积集成结构及其集成方法，以使得自整流器件的保持特性得到很大提高，同时也为器件性能提供优化可调的方案。
[0029]
图1示意性示出了根据本发明实施例的rram的3d垂直堆积集成结构示意图。
[0030]
如图1所示，本发明提供了一种rram的3d垂直堆积集成结构，包括：半导体衬底1，第一隔离层2，堆叠结构3，至少一个通道孔(图中未示)，掺杂金属功能层4，第二电极5。其中，堆叠结构3包括第一电极31和第二隔离层32的多层堆叠。下面对rram的3d垂直堆积集成结构具体说明。
[0031]
半导体衬底1，可以为si或者可作为基底的半导体材料。
[0032]
第一隔离层2，设置在半导体衬底1上。
[0033]
堆叠结构3，设置在第一隔离层2上，其中，堆叠结构3包括多层第一电极31和多层第二隔离层32，第一电极31与第二隔离层32间隔设置。首先在第一隔离层2上设置第一电极31，再在第一电极31上设置第二隔离层32，第一电极31与第二隔离层32间隔设置，形成所需的多层堆叠层数。
[0034]
至少一个通道孔(图1中未示出)，贯穿于堆叠结构3中并连通至第一隔离层1。
[0035]
需要说明的是，由于至少一个通道孔会被掺杂金属功能层4和第二电极5填充，所以在图1中并未标注。通道孔的数量可以根据实际需求设置。
[0036]
掺杂金属功能层4，覆盖至少一个通道孔的侧壁和底部，并覆盖堆叠结构3顶层的第二隔离层32的表面。
[0037]
第二电极5，填充覆盖有掺杂金属功能层4的至少一个通道孔。
[0038]
在本发明的实施例中，第一电极31和第二电极5所使用的材料均为功函数材料，包括但不限于pt、au、pd、ag、cu、ti、tin。第一电极31和第二电极5均为功函数电极。功函数电极分为第一功函数电极和第二功函数电极，其中，第一功函数的数值大于第二功函数的数值。第一功函数电极所使用材料可以为第一功函数材料，也即高功函数材料；第二功函数电极所使用材料可以为第二功函数材料，也即低功函数材料。高功函数材料包括但不限于：pt、au、pd、ag、cu；低功函数材料包括但不限于：ti、tin。
[0039]
在本发明的实施例中，若第一电极31为第一功函数电极，即高功函数电极，则第二电极5为第二功函数电极，即低功函数电极，此时，第一电极31与掺杂金属功能材料层4形成肖特基势垒，第二电极5与掺杂金属功能层4形成欧姆接触。
[0040]
在本发明的实施例中，若第一电极31为第二功函数电极，即低功函数电极，则第二电极5为第一功函数电极，即高功函数电极，此时，第一电极31与掺杂金属功能层4形成欧姆接触，第二电极5与掺杂金属功能层4形成肖特基势垒。
[0041]
在本发明的实施例中，堆叠结构3中所有的第一电极31共用掺杂金属功能层4和第二电极5。
[0042]
在本发明的实施例中，掺杂金属功能层4中的掺杂金属包括但不限于：cu、zr、ag、pt；掺杂金属功能层的材料为金属氧化物，包括但不限于以下至少之一：hfo2、tio
x
、tao
x
，其中，x大于等于1，以确保该金属氧化物材料可以与第一电极31或第二电极5的界面形成肖特基势垒，并且在沉积功能层的同时进行金属掺杂，使得引入深能级缺陷。
[0043]
在本发明的实施例中，第二电极5需完全填充覆盖有掺杂金属功能层4的至少一个通道孔。
[0044]
根据本发明的实施例，本发明提供的一种rram的3d垂直堆积集成结构，通过在沉积功能层的同时掺杂金属引入深能级缺陷，使得电子能被深能级缺陷捕获为不易脱离缺陷，从而可以有效提升器件的保持特性。
[0045]
本发明还提供了一种上述rram的3d垂直堆积集成结构的集成方法。例如，图2示意性示出了根据本发明实施例的rram的3d垂直堆积集成结构的集成方法流程示意图；图3示意性示出了根据本发明实施例的rram的3d垂直堆积集成结构的集成方法流程图。
[0046]
结合如图2
‑
图3所示，该集成方法包括操作s201～s206。
[0047]
在操作s201，提供一半导体衬底1。如图3中(a)图所示。
[0048]
在操作s202，在半导体衬底1表面形成第一隔离层2。如图3中(b)图所示。
[0049]
根据本发明的实施例，例如，在si衬底上氧化形成sio2第一隔离层，sio2的厚度可以为100nm～300nm，也可以根据实际工艺条件降低或者增加第一隔离层的厚度，在本发明的实施例中不作具体限制要求。
[0050]
在操作s203，在第一隔离层2表面形成堆叠结构3；其中，堆叠结构3包括多层第一电极31和多层第二隔离层32，第一电极31和第二隔离层32间隔设置。如图3中(c)
‑
(f)图所示。
[0051]
根据本发明的实施例，第一电极31的厚度可以为10nm～200nm，可选为10nm、30nm、50nm、70nm、100nm、150nm、200nm。
[0052]
在本发明的实施例中，操作s103中在第一隔离层2表面形成堆叠结构3包括操作s203
‑
1～s203
‑
3。
[0053]
在操作s203
‑
1，在第一隔离层2的表面沉积形成堆叠结构3的第一层的第一电极31，得到第一层的第一电极。如图3中(c)图所示。
[0054]
在操作s203
‑
2，在第一层的第一电极表面沉积形成第一层的第二隔离层32。如图3中(d)图所示。
[0055]
根据本发明的实施例，在第一电极31上沉积第二隔离层32，例如，第二隔离层32可以为sin层或sio2层；第二隔离层32的厚度可以为100nm～300nm，也可以根据实际工艺条件降低或者增加第二隔离层的厚度，在本发明的实施例中不作具体限制要求。
[0056]
在操作s203
‑
3，多次重复上述步骤s103
‑
1和s103
‑
2的工艺过程，形成堆叠结构3。如图3中(e)
‑
(f)图所示。
[0057]
需要说明的是，本步骤中堆叠结构的堆叠层数根据实际需求制备，并非图f中的两层。
[0058]
根据本发明的实施例，第一电极的材料如上述提到的可以为功函数材料，包括但不限于pt、au、pd、ag、cu、ti、tin。
[0059]
在操作s204，在堆叠结构3中利用图形化工艺形成至少一个通道孔。如图3中(g)图所示。
[0060]
根据本发明的实施例，先对上述堆叠结构3进行图形化工艺形成掩膜层，再采用刻蚀工艺在堆叠结构3上刻蚀出至少一个通道孔。该通道孔贯穿于堆叠结构中并刻蚀至堆叠结构中最底层的第一电极以下的第一隔离层2，露出第一隔离层2以确保第一电极的截面完全露出。同时，露出第一隔离层2时要保证第一隔离层2的厚度，以确保可以隔离半导体衬底1。
[0061]
在操作s205，在至少一个通道孔中以及堆叠结构3顶层的第二隔离层表面沉积功能层，并同时进行金属掺杂，形成掺杂金属功能层4。如图3中(h)图所示。
[0062]
根据本发明的实施例，在沉积功能层的同时进行金属掺杂的方式包括：可以在沉积功能层的同时通过磁控溅射或者离子注入的方式实现对功能层的金属掺杂引入深能级缺陷；也可以在堆叠结构顶层的第二隔离层表面沉积一层功能层，在功能层上再沉积一层掺杂金属，多次重复上述步骤的沉积工艺，然后进行退火工艺，得到所需的掺杂金属功能层。需要说明的是，掺杂金属功能层至少有一层子功能层。
[0063]
根据本发明的实施例，沉积功能层的材料可以为金属氧化物材料，包括：hfo2、tio
x
、tao
x
或者前述金属氧化物材料的叠层，其中，x大于等于1，以确保该金属氧化物材料可以与第一电极31或第二电极5的界面形成肖特基势垒，并且在沉积功能层的同时进行金属掺杂，使得引入深能级缺陷。
[0064]
根据本发明的实施例，掺杂金属功能层4中的掺杂金属包括但不限于：cu、zr、ag、pt；掺杂工艺包括但不限于以下至少之一：磁控溅射、离子注入、扩散；掺杂金属功能层的厚度可以为3nm～50nm，可选为5nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm。不同的厚度可以对器件的操作电压以及器件窗口进行调整，实现对器件的性能得到提升。
[0065]
根据本发明的实施例，通过在沉积功能层的同时进行金属掺杂，掺杂的元素会与功能层的金属氧化物材料发生反应，引起缺陷，同时，掺杂的元素也会在功能层中导致功能层的结构失配产生缺陷，从而引入深能级缺陷，进而有利于被深能级缺陷捕获的电子能够更好的保持在陷阱中，提升器件的保持特性。
[0066]
在操作s206，在掺杂金属功能层4表面沉积形成第二电极5，得到rram的3d垂直堆积集成结构。如图3中(i)图所示。
[0067]
根据本发明的实施例，在掺杂金属功能层的表面沉积形成第二电极，使得第二电极完全覆盖掺杂金属功能层并完全填充覆盖有掺杂金属功能层的至少一个通道孔，再通过图形化工艺将通道孔外部的第二电极进行刻蚀，保留通道孔内部和通道孔开口周围的第二电极，最终得到rram的3d垂直堆积集成结构。
[0068]
根据本发明的实施例，第二电极的材料为功函数材料，包括但不限于pt、au、pd、ag、cu、ti、tin；第二电极的厚度可以为10nm～200nm，可选为10nm、50nm、100nm、150nm、200nm。
[0069]
根据本发明的实施例，如上述结构中提出，功函数电极包括第一功函数电极和第二功函数电极，即高功函数电极和低功函数电极。第一电极和第二电极中二者有一个电极为高功函数电极，则另一电极为低功函数电极。高功函数电极与掺杂金属功能层形成肖特基势垒，低功函数电极与掺杂金属功能层形成欧姆接触。
[0070]
图4示意性示出了功能层掺杂金属前后电子被功能层缺陷捕获对比图。
[0071]
当器件在外加激励刺激下，由于电子的注入被阻变层(掺杂金属后为功能层)中的缺陷捕获，从而导致器件由高阻态转变为低阻态，在施加反向电压的时，使得被捕获的电子被激发脱离缺陷，从而导致器件由低阻态转变为高阻态。
[0072]
如图4中(a)图所示，为阻变层未掺杂金属元素时电子被缺陷捕获的示意图。从图示可知，由于通常这种自整流器件电子主要是被浅能级缺陷捕获，这样即使在不施加方向电压时，被捕获的电子也容易脱离缺陷，从而导致器件不具备良好的保持特性。
[0073]
如图4中(b)图所示，为阻变层掺杂金属元素时电子被缺陷捕获的示意图。从图示可知，当通过掺杂引入深能级缺陷，可以使电子被深能级缺陷捕获，这样即使在不施加方向电压时，被捕获的电子不容易脱离缺陷，可以有效提升器件的保持特性。
[0074]
根据本发明的实施例，通过提出一种rram的3d垂直堆积集成结构及集成方法，通过在沉积功能层的同时进行金属掺杂，使得掺杂元素与功能层的金属氧化物材料发生反应，引起缺陷，此外，掺杂的元素也会在功能层中导致功能层结构失配产生缺陷，从而引入深能级缺陷，可以使电子被深能级缺陷捕获，有效提升器件的保持特性。
[0075]
以上的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：
1.一种rram的3d垂直堆积集成结构，包括：半导体衬底；第一隔离层，设置在所述半导体衬底上；堆叠结构，设置在所述第一隔离层上，所述堆叠结构包括多层第一电极和多层第二隔离层，所述第一电极和所述第二隔离层间隔设置；至少一个通道孔，贯穿于所述堆叠结构中并连通至所述第一隔离层；掺杂金属功能层，覆盖所述至少一个通道孔的侧壁和底部，且覆盖所述堆叠结构顶层的所述第二隔离层表面；第二电极，填充覆盖有所述掺杂金属功能层的所述至少一个通道孔。2.根据权利要求1所述的rram的3d垂直堆积集成结构，其中，所述第一电极和所述第二电极的材料均功函数材料，包括以下之一：pt、au、pd、ag、cu、ti、tin。3.根据权利要求2所述的rram的3d垂直堆积集成结构，其中，所述第一电极和所述第二电极均为功函数电极。4.根据权利要求3所述rram的3d垂直堆积集成结构，其中，若所述第一电极为第一功函数电极，则所述第二电极为第二功函数电极；若所述第一电极为第二功函数电极，则所述第二电极为第一功函数电极；其中，所述第一功函数的数值大于所述第二功函数的数值。5.根据权利要求4所述的rram的3d垂直堆积集成结构，其中，若所述第一电极为所述第一功函数电极，所述第一电极与所述掺杂金属功能层形成肖特基势垒，所述第二电极与所述掺杂金属功能层形成欧姆接触；若所述第一电极为所述第二功函数电极，所述第一电极与所述掺杂金属功能层形成欧姆接触，所述第二电极与所述掺杂金属功能层形成肖特基势垒；所有所述第一电极共用所述第二电极和所述掺杂金属功能层。6.根据权利要求1所述的rram的3d垂直堆积集成结构，其中，所述掺杂金属功能层的掺杂金属包括以下至少之一：cu、zr、ag、pt；所述掺杂金属功能层的材料为金属氧化物，所述金属氧化物包括以下至少之一：hfo2、tio
x
、tao
x
，其中，x大于等于1。7.根据权利要求1所述的rram的3d垂直堆积集成结构，其中，所述第一隔离层和所述第二隔离层的厚度均为100nm～300nm；所述第一电极的厚度为10nm～200nm；所述第二电极的厚度为10nm～200nm；所述掺杂金属功能层的厚度为3nm～50nm。8.一种如权利要求1～7任一项所述的rram的3d垂直堆积集成结构的集成方法，包括：提供一半导体衬底；在所述半导体衬底表面形成第一隔离层；在所述第一隔离层表面形成堆叠结构；其中，所述堆叠结构包括多层第一电极和多层第二隔离层，所述第一电极和所述第二隔离层间隔设置；在所述堆叠结构中利用图形化工艺形成至少一个通道孔；在所述至少一个通道孔中以及所述堆叠结构顶层的第二隔离层表面沉积功能层，并同时进行金属掺杂，形成掺杂金属功能层；在所述掺杂金属功能层表面沉积形成第二电极，得到rram的3d垂直堆积集成结构。9.根据权利要求8所述的集成方法，其中，所述在所述第一隔离层表面形成堆叠结构包
括：在所述第一隔离层的表面沉积形成所述堆叠结构的第一层的所述第一电极，得到第一层的第一电极；在所述第一层的第一电极表面沉积形成第一层的所述第二隔离层；多次重复上述步骤的工艺过程，形成所述堆叠结构，得到所需要的堆叠层数。10.根据权利要求8所述的集成方法，其中，所述形成掺杂金属功能层的掺杂工艺包括以下至少之一：磁控溅射、离子注入、扩散。
技术总结
本发明提供一种RRAM的3D垂直堆积集成结构及其集成方法，其中，该RRAM的3D垂直堆积集成结构包括：半导体衬底；第一隔离层，设置在半导体衬底上；堆叠结构，设置在第一隔离层上，堆叠结构包括多层第一电极和多层第二隔离层，第一电极和第二隔离层间隔设置；至少一个通道孔，贯穿于堆叠结构中并连通至第一隔离层；掺杂金属功能层，覆盖至少一个通道孔的侧壁和底部，且覆盖堆叠结构顶层的第二隔离层表面；第二电极，填充覆盖有掺杂金属功能层的至少一个通道孔。通道孔。通道孔。


技术研发人员：刘琦 吴祖恒 时拓 汪泳州 刘宇 张培文 刘明
受保护的技术使用者：中国科学院微电子研究所
技术研发日：2021.02.24
技术公布日：2021/6/29