本发明涉及电子电路设计领域，更具体的说，涉及serdes驱动器及系统、优化方法及装置、设备、介质和产品。
背景技术：
1、serdes是串行器（serializer）/解串器（deserializer）的简称，是一种主流的时分多路复用（tdm）、点对点（p2p）的串行通信技术。在发送端，多路低速并行信号被转换成高速串行信号。经过传输媒介（光缆或铜线）后，在接收端将高速串行信号再转换成低速并行信号。
2、随着serdes的速度越来越高，且向着带宽密度更大与功耗更小的方向发展，信号完整性问题日益重要。对于serdes来说，优化信号完整性的方法通常包括增加阻抗校准（calibration）功能和均衡（equalization）功能。如何优化这两个功能尤为重要。
技术实现思路
1、本发明提出serdes驱动器及系统、优化方法及装置、设备、介质和产品，有助于提升阻抗校准功能和/或均衡功能。
2、本发明实施方式的技术方案如下：
3、一种serdes驱动器，包括：
4、电源；
5、数据输出端口；
6、多根支线电路，其中所述多根支线电路中的每根支线电路包括第一开关和第二开关；所述多根支线电路中的多个第一开关并联，所述多根支线电路中的多个第二开关并联；每根支线电路中的第一开关和第二开关串联耦接在所述电源与逻辑地之间，每根支线电路中的第一开关和所述第二开关的串联耦接点耦接所述数据输出端口；每根支线电路中的第一开关，用于在发送高逻辑电平时导通；每根支线电路中的第二开关，用于在发送低逻辑电平时导通；
7、其中所述每根支线电路，被选择地参与所述serdes驱动器的阻抗校准过程与均衡处理过程。
8、在一个实施方式中，包括：
9、数据输入端口；
10、其中所述第一开关为p型mos管，所述第二开关为n型mos管；所述p型mos管的源极耦接所述电源，所述p型mos管的漏极耦接所述n型mos管的漏极；所述n型mos管的源极耦接所述逻辑地；所述p型mos管的栅极与所述n型mos管的栅极分别耦接所述数据输入端口。
11、在一个实施方式中，在所述数据输入端口提供的数据突变为逻辑高电平时，导通的p型mos管的数目为p，导通的n型mos管的数目为0；
12、在所述数据输入端口提供的数据突变为逻辑低电平时，导通的p型mos管的数目为0，导通的n型mos管的数目为p；
13、其中p为至少为2的正整数，所述p的最大值等于所述多根支线电路的根数。
14、在一个实施方式中，在所述数据输入端口提供的数据维持为逻辑高电平时，导通的p型mos管的数目为k，导通的n型mos管的数目为p-k；
15、在所述数据输入端口提供的数据维持为逻辑低电平时，导通的p型mos管的数目为p-k，导通的n型mos管的数目为k；
16、其中k的取值范围为[0，p/2]。
17、在一个实施方式中，所述k的取值为p/2。
18、一种基于serdes的数据传输系统，包括：
19、serdes发射机，包括串行器及如上任一项所述的serdes驱动器；所述串行器，用于将多路低速并行信号转换成高速串行信号；所述serdes驱动器，用于发送以逻辑高电平或逻辑低电平表征的所述高速串行信号；
20、传输线，用于传输所述高速串行信号；
21、serdes接收机，用于将经由所述传输线接收到的所述高速串行信号转换为所述多路低速并行信号。
22、在一个实施方式中，所述serdes发射机包括：
23、预驱动器，布置在所述串行器与所述serdes驱动器之间，用于预驱动所述高速串行信号。
24、一种serdes驱动器的优化方法，所述serdes驱动器包括多根支线电路；其中所述多根支线电路中的每根支线电路包括第一开关和第二开关；所述多根支线电路中的多个第一开关并联，所述多根支线电路中的多个第二开关并联；每根支线电路中的第一开关和第二开关串联耦接在电源与逻辑地之间，每根支线电路中的第一开关和第二开关的串联耦接点耦接数据输出端口；每根支线电路中的第一开关，用于在发送高逻辑电平时导通；每根支线电路中的第二开关，用于在发送低逻辑电平时导通；
25、所述方法包括：
26、从所述多根支线电路中确定执行所述serdes驱动器的阻抗校准过程的p根支线电路，其中所述p的最大值等于所述多根支线电路的根数；
27、从所述p根支线电路中选择k根支线电路；
28、基于所述k根支线电路，执行所述serdes驱动器的均衡处理过程；
29、其中p为至少为2的正整数，k的取值范围为[0，p/2]。
30、在一个实施方式中，所述第一开关为p型mos管，所述第二开关为n型mos管；所述p型mos管的源极耦接所述电源，所述p型mos管的漏极耦接所述n型mos管的漏极；所述n型mos管的源极耦接所述逻辑地；所述p型mos管的栅极与所述n型mos管的栅极分别耦接数据输入端口；所述方法包括：
31、在所述数据输入端口提供的数据突变为逻辑高电平时，导通的p型mos管的数目为p，导通的n型mos管的数目为0；
32、在所述数据输入端口提供的数据突变为逻辑低电平时，导通的p型mos管的数目为0，导通的n型mos管的数目为p。
33、在一个实施方式中，包括：
34、在数据输入端口提供的数据维持为逻辑高电平时，导通的p型mos管的数目为k，导通的n型mos管的数目为p-k；
35、在数据输入端口提供的数据维持为逻辑低电平时，导通的p型mos管的数目为p-k，导通的n型mos管的数目为k。
36、在一个实施方式中，所述k的取值为p/2。
37、在一个实施方式中，所述从所述p根支线电路中选择k根支线电路包括：
38、确定所述均衡处理过程中的去加重值，所述去加重值的极值为负无穷；
39、基于所述去加重值，确定所述k的取值。
40、一种serdes驱动器的优化装置，所述serdes驱动器包括多根支线电路；其中所述多根支线电路中的每根支线电路包括第一开关和第二开关；所述多根支线电路中的多个第一开关并联，所述多根支线电路中的多个第二开关并联；每根支线电路中的第一开关和第二开关串联耦接在电源与逻辑地之间，每根支线电路中的第一开关和第二开关的串联耦接点耦接数据输出端口；每根支线电路中的第一开关，用于在发送高逻辑电平时导通；每根支线电路中的第二开关，用于在发送低逻辑电平时导通；
41、所述装置包括：
42、调整模块，用于从所述多根支线电路中确定执行所述serdes驱动器的阻抗校准过程的p根支线电路，其中所述p的最大值等于所述多根支线电路的根数；
43、选择模块，用于从所述p根支线电路中选择k根支线电路；
44、执行模块，用于基于所述k根支线电路，执行所述serdes驱动器的均衡处理过程，其中p为至少为2的正整数，k的取值范围为[0，p/2]。
45、一种电子设备，包括：
46、存储器；
47、处理器；
48、其中所述存储器中存储有被所述处理器执行的应用程序，用于使得所述处理器执行如上任一项所述的serdes驱动器的优化方法。
49、一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机可读指令，所述计算机可读指令在被处理器执行时，使所述处理器执行如上任一项所述的serdes驱动器的优化方法。
50、一种程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如上任一项所述的serdes驱动器的优化方法。
51、从上述技术方案可以看出，在本发明实施方式中，驱动器包括：电源；数据输出端口；多根支线电路；其中多根支线电路中的每根支线电路包括第一开关和第二开关；多个第一开关并联，多个第二开关并联；每根支线电路中的第一开关和第二开关串联耦接在电源与逻辑地之间，每根支线电路中的第一开关和第二开关的串联耦接点耦接数据输出端口；每根支线电路中的第一开关，用于在发送高逻辑电平时导通，每根支线电路中的第二开关，用于在发送低逻辑电平时导通；其中每根支线电路，被选择地参与serdes驱动器的阻抗校准过程与均衡处理过程。可见，不同于相关技术中参与阻抗校准过程与均衡处理过程的支线电路是相互独立的，在本发明实施方式中，每根支线电路都可以参与阻抗校准过程及均衡处理过程，因此提升了阻抗校准过程的校准范围与均衡处理过程的程度变化范围，优化了信号完整性。另外，在无需扩大面积的前提下，本发明实施方式使用相同的支线电路根数，可以扩大阻抗校准和均衡的范围，提升了驱动器的性能。
1.一种serdes驱动器，其特征在于，包括：
2.根据权利要求1所述的serdes驱动器，其特征在于，包括：
3.根据权利要求2所述的serdes驱动器，其特征在于，
4.根据权利要求3所述的serdes驱动器，其特征在于，
5.根据权利要求4所述的驱动器，其特征在于，
6.一种基于serdes的数据传输系统，其特征在于，包括：
7.根据权利要求6所述的数据传输系统，其特征在于，所述serdes发射机包括：
8.一种serdes驱动器的优化方法，其特征在于，所述serdes驱动器包括多根支线电路；其中所述多根支线电路中的每根支线电路包括第一开关和第二开关；所述多根支线电路中的多个第一开关并联，所述多根支线电路中的多个第二开关并联；每根支线电路中的第一开关和第二开关串联耦接在电源与逻辑地之间，每根支线电路中的第一开关和第二开关的串联耦接点耦接数据输出端口；每根支线电路中的第一开关，用于在发送高逻辑电平时导通；每根支线电路中的第二开关，用于在发送低逻辑电平时导通；所述方法包括：
9.根据权利要求8所述的方法，其特征在于，所述第一开关为p型mos管，所述第二开关为n型mos管；所述p型mos管的源极耦接所述电源，所述p型mos管的漏极耦接所述n型mos管的漏极；所述n型mos管的源极耦接所述逻辑地；所述p型mos管的栅极与所述n型mos管的栅极分别耦接数据输入端口；所述方法包括：
10.根据权利要求9所述的方法，其特征在于，包括：
11.根据权利要求10所述的方法，其特征在于，
12.根据权利要求8-11中任一项所述的方法，其特征在于，
13.一种serdes驱动器的优化装置，其特征在于，所述serdes驱动器包括多根支线电路；其中所述多根支线电路中的每根支线电路包括第一开关和第二开关；所述多根支线电路中的多个第一开关并联，所述多根支线电路中的多个第二开关并联；每根支线电路中的第一开关和第二开关串联耦接在电源与逻辑地之间，每根支线电路中的第一开关和第二开关的串联耦接点耦接数据输出端口；每根支线电路中的第一开关，用于在发送高逻辑电平时导通；每根支线电路中的第二开关，用于在发送低逻辑电平时导通；
14.一种电子设备，其特征在于，包括：
15.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机可读指令，所述计算机可读指令在被处理器执行时，使所述处理器执行如权利要求8-12中任一项所述的serdes驱动器的优化方法。
16.一种程序产品，包括计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求8-12中任一项所述的serdes驱动器的优化方法。
