本公开总体上涉及半导体，并且更具体地，涉及一种三维(3d)存储装置及其制造方法。
背景技术：
1、随着人工智能(ai)、大数据、物联网、移动设备和通信、以及云存储等的不断兴起和发展，对存储容量的需求呈指数级增长。
2、通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。因此，平面存储单元的存储密度接近上限。
3、三维(3d)存储器架构可以解决平面存储单元的密度限制。3d存储器架构包括存储阵列和用于促进存储阵列的操作的外围电路。
技术实现思路
1、在一个方面，本公开提供了一种三维(3d)存储装置，包括：第一半导体结构，包括第一类型存储单元的阵列；第二半导体结构，包括不同于第一类型存储单元的第二类型存储单元的阵列；第三半导体结构，包括第一外围电路；以及第四半导体结构，包括第二外围电路；其中，第三半导体结构被夹在第一半导体结构和第四半导体结构之间，并且第四半导体结构被夹在第二半导体结构和第三半导体结构之间。
2、在一些实施例中，第一半导体结构还包括第一半导体层；第一类型存储单元的阵列包括形成在第一半导体层上的nand存储串的阵列；并且第一半导体结构还包括第一互连层，所述第一互连层包括耦合到所述nand存储串的阵列的第一互连。
3、在一些实施方式中，第二半导体结构还包括第二半导体层；并且第二类型存储单元的阵列包括形成在第二半导体层上的多栅极动态闪存(dfm)单元的阵列；并且第二半导体结构还包括第二互连层，所述第三互连层包括耦合到所述多栅极dfm单元的阵列的第二互连。
4、在一些实施方式中，第三半导体结构还包括第三半导体层；第一外围电路包括在第三半导体层上具有第一操作电压的多个第一类型晶体管；并且所述第三半导体结构还包括第三互连层，所述第三互连层包括耦合到所述第一外围电路的第三互连。
5、在一些实施方式中，第四半导体结构还包括第四半导体层；第二外围电路包括在第四半导体层上具有第三操作电压的多个第三类型晶体管，其中第三操作电压低于第一操作电压；并且第四半导体结构还包括第四互连层，所述第四互连层包括耦合到所述第二外围电路的第四互连。
6、在一些实施方式中，第一外围电路或第二外围电路包括多个第二类型晶体管，其具有的第二操作电压低于第一操作电压且高于第三操作电压。
7、在一些实施方式中，3d存储装置还包括：处于第三互连层和第四互连层之间的键合界面，其中，所述第三半导体层与所述第一互连层相邻地堆叠，并且所述第四半导体层与所述第二互连层相邻地堆叠。
8、在一些实施方式中，3d存储装置还包括穿透第三半导体层以耦合第三互连和第一互连的第三贯穿触点，以及穿透第四半导体层以耦合第三互连和第二互连的第四贯穿触点。
9、在一些实施方式中，其中，第一半导体结构还包括：穿透第一半导体层以耦合第一互连的第一贯穿触点；包括与所述第一贯穿触点电连接的第一接触焊盘的第一焊盘引出互连层。
10、在一些实施方式中，第二半导体结构还包括：穿透第二半导体层以耦合第二互连的第二贯穿触点，以及包括与第二贯穿触点电连接的第二接触焊盘的第二焊盘引出互连层。
11、本公开的另一个方面提供了一种系统，包括：被配置为存储数据的存储装置，并且包括：第一半导体结构，包括第一类型存储单元的阵列；第二半导体结构，包括与第一类型存储单元不同的第二类型存储单元的阵列；第三半导体结构，包括第一外围电路；以及第四半导体结构，包括第二外围电路，其中第三半导体结构被夹在第一半导体结构和第四半导体结构之间，并且第四半导体结构被夹在第二半导体结构和第三半导体结构之间；以及存储器控制器，耦合到存储装置并被配置为通过第一外围电路和第二外围电路控制第一类型存储单元的阵列和第二类型存储单元的阵列。
12、本公开的另一个方面提供了一种形成3d存储装置的方法，包括：形成第一半导体结构，第一半导体结构包括第一类型存储单元的阵列；形成第二半导体结构，第二半导体结构包括不同于第一类型存储单元的第二类型存储单元的阵列；形成第三半导体结构，第三半导体结构包括第一外围电路；形成第四半导体结构，第四半导体结构包括第二外围电路；将第一半导体结构和第三半导体结构键合；将第二半导体结构和第四半导体结构键合；以及将第三半导体结构和第四半导体结构键合。
13、在一些实施方式中，形成第一半导体结构包括：在第一半导体层上形成nand存储串的阵列；以及形成包括耦合到nand存储串的阵列的第一互连的第一互连层。
14、在一些实施方式中，形成第二半导体结构包括：在第二半导体层上形成多栅极动态闪存(dfm)单元的阵列；以及形成包括耦合到多栅极dfm单元的阵列的第二互连的第二互连层。
15、在一些实施方式中，形成第三半导体结构包括：在第三半导体层上形成包括具有第一操作电压的多个第一类型晶体管的第一电路；形成包括耦合到第一电路的第三互连的第三互连层；以及形成穿透第三半导体层以耦合第三互连的第三贯穿触点。
16、在一些实施方式中，形成第四半导体结构包括：在第四半导体层上形成包括具有第三操作电压的多个第三类型晶体管的第三电路，其中第三操作电压低于第一操作电压；形成包括耦合到第三电路的第四互连的第四互连层；以及形成穿透第四半导体层以耦合第四互连的第四贯穿触点。
17、在一些实施方式中，形成第三半导体结构还包括：在第三半导体层上形成包括具有第二操作电压的多个第二型晶体管的第二电路；其中第二操作电压低于第一操作电压；并且第三互连层包括耦合到第二电路的另一个第三互连。
18、在一些实施方式中，形成第四半导体结构还包括：在第三半导体层上形成包括具有第二操作电压的多个第二型晶体管的第二电路；其中，第二操作电压低于第一操作电压且高于第三操作电压，并且第四互连层包括耦合到第二电路的另一个第四互连。
19、在一些实施方式中，将第一半导体结构和第三半导体结构键合包括以背对面的方式键合第三半导体结构和第一半导体结构，使得第一键合界面形成在第一互连层和第三半导体层之间。
20、在一些实施方式中，将第二半导体结构和第四半导体结构键合包括以背对面的方式将第四半导体结构键合到第二半导体结构，使得第二键合界面形成在第二互连层和第四半导体层之间。
21、在一些实施方式中，将第三半导体结构和第四半导体结构键合包括以面对面的方式将第三半导体结构和第四半导体结构键合，使得第三键合界面形成在第三互连层和第四互连层之间。
22、在一些实施方式中，该方法还包括：形成穿透第一半导体层并耦合到第一互连的第一贯穿触点；以及在第一半导体层的背面上形成第一焊盘引出互连层，该第一焊盘引出互连层包括与第一贯穿触点耦合的第一接触焊盘。
23、在一些实施方式中，该方法还包括：形成穿透第二半导体层并耦合到第二互连的第二贯穿触点；以及在第二半导体层的背面上形成第二焊盘引出互连层，该第二焊盘引出互连层包括与第二贯穿触点耦合的第二接触焊盘。
24、本领域的技术人员根据本公开的描述、权利要求和附图可以理解本公开的其他方面。
25、附图示出
26、附图被并入本文并构成说明书的一部分，附图示出了本公开的各方面，并与描述一起进一步用于解释本公开的原理，并使相关领域的技术人员能够制造和使用本公开。
27、图1a-1h示出了根据本公开的各个方面的示例性3d存储装置的横截面的示意图。
28、图2示出了根据本公开的一些方面的nand存储装置的示意性电路图。
29、图3a-3c示出了根据本公开的各个方面的3d存储装置中的各种nand存储串的侧视图。
30、图4示出了根据本公开的一些方面的动态闪存(dfm)存储装置的示意性电路图。
31、图5a是根据本公开的一些方面的双栅极dfm装置的示意性透视图。
32、图5b是根据本公开的一些方面的双栅极dfm装置的示意性截面图。
33、图6a是根据本公开的一些方面的多栅极dfm装置的示意性透视图。
34、图6b是根据本公开的一些方面的多栅极dfm装置的示意性截面图。
35、图7是根据本公开的一些方面的dfm单元阵列的示意性俯视图。
36、图8a示出了根据本公开的一些方面的包括存储单元阵列和外围电路的存储装置的框图。
37、图8b示出了根据本公开的一些方面的被提供有各种电压的外围电路的框图。
38、图8c示出了根据本公开的一些方面的被提供有各种电压的布置在单独的半导体结构中的外围电路的示意图。
39、图9a和图9b分别示出了根据本公开的一些方面的平面晶体管的透视图和侧视图。
40、图9c和图9d分别示出了根据本公开的一些方面的3d晶体管的透视图和侧视图。
41、图10示出了根据本公开的一些方面的3d存储装置的侧视图。
42、图11示出了根据本公开的一些方面的用于形成图10中的3d存储装置的方法的流程图。
43、图12a-12g示出了根据本公开的一些方面的用于形成图10中的3d存储装置的制造工艺。
44、图13示出了根据本公开的一些方面的另一个3d存储装置的侧视图。
45、图14示出了根据本公开的一些方面的用于形成图13中的3d存储装置的方法的流程图。
46、图15a-15h示出了根据本公开的一些方面的用于形成图13中的3d存储装置的制造工艺。
47、图16示出了根据本公开的一些方面的另一个3d存储装置的侧视图。
48、图17示出了根据本公开的一些方面的用于形成图16中的3d存储装置的方法的流程图。
49、图18a-18j示出了根据本公开的一些方面的用于形成图16中的3d存储装置的制造工艺。
50、图19示出了根据本公开的一些方面的另一个3d存储装置的侧视图。
51、图20示出了根据本公开的一些方面的用于形成图19中的3d存储装置的方法的流程图。
52、图21a-21f示出了根据本公开的一些方面的用于形成图19中的3d存储装置的制造工艺。
53、图22示出了根据本公开的一些方面的另一个3d存储装置的侧视图。
54、图23示出了根据本公开的一些方面的用于形成图22中的3d存储装置的方法的流程图。
55、图24a-24h示出根据本公开的一些方面的用于形成图22中的3d存储装置的制造工艺。
56、图25示出了根据本公开的一些方面的另一个3d存储装置的侧视图。
57、图26示出了根据本公开的一些方面的用于形成图25中的3d存储装置的方法的流程图。
58、图27a-27h示出了根据本公开的一些方面的用于形成图25中的3d存储装置的制造工艺。
59、图28示出了根据本公开的一些方面的另一个3d存储装置的侧视图。
60、图29示出了根据本公开的一些方面的用于形成图28中的3d存储装置的方法的流程图。
61、图30a-30h示出了根据本公开的一些方面的用于形成图25中的3d存储装置的制造工艺。
62、图31a-31d示出了根据本公开的一些方面的转移键合的制造工艺。
63、图32a-32d示出了根据本公开的一些方面的转移键合的另一个制造工艺。
64、图33a和图33b以俯视图示出了根据本公开的各个方面的示例性3d存储器管芯的示意图。
65、图34示出了根据本公开的一些方面的具有存储装置的示例性系统的框图。
66、图35a示出了根据本公开的一些方面的具有存储装置的示例性存储卡的图。
67、图35b示出了根据本公开的一些方面的具有存储装置的示例性固态驱动器(ssd)的图。
68、将参考附图来描述本公开。
1.一种三维(3d)存储装置，包括：
2.根据权利要求1所述的3d存储装置，其中：
3.根据权利要求2所述的3d存储装置，其中：
4.根据权利要求3所述的3d存储装置，其中：
5.根据权利要求4所述的3d存储装置，其中：
6.根据权利要求5所述的3d存储装置，其中：
7.根据权利要求6所述的3d存储装置，还包括：
8.根据权利要求7所述的3d存储装置，还包括：
9.根据权利要求8所述的3d存储装置，其中，所述第一半导体结构还包括：
10.根据权利要求8所述的3d存储装置，其中，所述第二半导体结构还包括：
11.一种系统，包括：
12.根据权利要求11所述的系统，其中：
13.根据权利要求12所述的系统，其中：
14.根据权利要求13所述的系统，其中：
15.根据权利要求14所述的系统，其中：
16.根据权利要求15所述的系统，其中：
17.根据权利要求16所述的系统，其中，所述存储装置还包括：
18.根据权利要求17所述的系统，其中，所述存储装置还包括：
19.根据权利要求18所述的系统，其中，所述第一半导体结构还包括：
20.根据权利要求18所述的系统，其中，所述第二半导体结构还包括：
21.一种形成三维(3d)存储装置的方法，包括：
22.根据权利要求21所述的方法，其中，形成所述第一半导体结构包括：
23.根据权利要求22所述的方法，其中，形成所述第二半导体结构包括：
24.根据权利要求23所述的方法，其中，形成所述第三半导体结构包括：
25.根据权利要求24所述的方法，其中，形成所述第四半导体结构包括：
26.根据权利要求24所述的方法，其中，形成所述第三半导体结构还包括：
27.根据权利要求25所述的方法，其中，形成所述第四半导体结构还包括：
28.根据权利要求25所述的方法，其中，将所述第一半导体结构和所述第三半导体结构键合包括：
29.根据权利要求28所述的方法，其中，将所述第二半导体结构和所述第四半导体结构键合包括：
30.根据权利要求28所述的方法，其中，将所述第三半导体结构和所述第四半导体结构键合包括：
31.根据权利要求30所述的方法，还包括：
32.根据权利要求30所述的方法，还包括：
