本技术涉及电路，具体涉及一种伽玛缓冲器。
背景技术：
1、一般伽玛缓冲器(gamma buffer，gma)产生的电压会定义面板的灰阶设定，也因为如此，电压数值的精确度则非常重要，目前一般都采用10-bit控制去做调节电压，而这么高位的10-bit设定势必造成电路设计上的复杂度与困难。
2、图1a为简单的伽玛缓冲器的结构示意图，首先会由10-bit dac (digital-to-analog converter，数模转换)以及1024个切换开关将数字信号（code）转换成模拟的电压（vref），接下来再通过运算放大器(op-amp)送到输出端，也就是说若有n组伽玛缓冲器，则切换开关和运算放大器就需要n组，这给电路造成庞大的负担，另外，虽然可以共享同一组10-bit dac，但这么高位的dac同样会造成电路上的复杂度。
3、图1b是一种图1a所示架构上的实施例，10-bit dac是由一长串电阻来完成，依据10-bit数字信号的设定，将所对应到的其中一个切换开关打开，把电压vref传送到运算放大器的正端，再通过运算放大器处理得到gma output，在输出端提供gma output，其中gmaoutput包括gma_1至gma_n。其中gma output = (vh * code)/1024，vh为10-bit dac对应的电压值，code表示10-bit dac，在这个架构下可以看到需要花费相当庞大的电阻(1024个)以及切换开关(1024个)的数量，电路结构复杂、占用面积大，整体成本效益是非常差的。
技术实现思路
1、鉴于此，本技术提供一种伽玛缓冲器，以解决传统伽马缓冲器电路结构复杂、占用面积大的问题。
2、本技术提供的一种伽玛缓冲器，包括第一转换模块、第二转换模块和加法电路；所述第一转换模块包括n1组开关和串联2n1个电阻的第一电阻单元，所述n1组开关由n1 bit数字信号控制，第i1组开关包括2i1-1个开关，各个开关分别对应控制所述第一电阻单元中的一个电阻；所述第二转换模块包括n2组开关和串联2n2个电阻的第二电阻单元，所述n2组开关由n2 bit数字信号控制，第i2组开关包括2i2-1个开关，各个开关分别对应控制所述第二电阻单元中的一个电阻；n1+n2=10，1≤i1≤n1，1≤i2≤n2；
3、所述第一转换模块的输入端用于接入第一预设电压，所述n1组开关中各组开关分别接入所述n1 bit数字信号中对应的一个控制位，以接通对应电阻，对所述第一预设电压进行转换，输出第一转换电压；
4、所述第二转换模块的输入端用于接入第二预设电压，所述n2组开关中各组开关分别接入所述n2 bit数字信号中对应的一个控制位，以接通对应电阻，对所述第二预设电压进行转换，输出第二转换电压；
5、所述加法电路用于对所述第一转换电压和所述第二转换电压进行叠加处理，得到输出电压。
6、可选地，n1=n2=5，所述n1 bit数字信号为10 bit数字信号中的前5个信号，所述n2bit数字信号为10 bit数字信号中的后5个信号。
7、可选地，所述第一预设电压为vh，vh为大于或者等于所述伽玛缓冲器需要提供的最高电压；所述第一预设电压为vh/32。
8、可选地，所述输出电压的确定公式包括：
9、gma output = vrefa + vrefb，
10、vrefa = (vh * code_bit[10~6])/32，
11、vrefb = [(vh/32) * code_bit[5~1]]/32，
12、式中，gma output表示输出电压，vrefa表示第一转换电压，vrefb表示第二转换电压，code_bit[10~6]表示n1 bit数字信号，code_bit[5~1]表示n2 bit数字信号。
13、可选地，所述加法电路包括第一电流处理单元、第二电流处理单元和电压调整单元；所述第一电流处理单元用于接入所述第一转换电压，将所述第一转换电压转换为第一电流；所述第二电流处理单元用于接入所述第二转换电压，将所述第二转换电压转换为第二电流；所述电压调整单元用于叠加所述第一电流和所述第二电流，将叠加后的电流转换为所述输出电压。
14、可选地，所述第一电流处理单元包括第一电阻、第一运算放大器、第一nmos管、第一pmos管和第二pmos管；所述第二电流处理单元包括第二电阻、第二运算放大器、第二nmos管、第三pmos管和第四pmos管；所述第一运算放大器的第一输入端用于接入所述第一转换电压，第二输入端分别连接所述第一nmos管的源极和所述第一电阻的第一端，输出端连接所述第一nmos管的栅极；所述第一电阻的第二端接地；所述第一nmos管的漏极分别连接所述第一pmos管的漏极、第一pmos管的栅极和所述第二pmos管的栅极；所述第一pmos管的源极用于接入预设电压；所述第二pmos管的源极用于接入所述预设电压，漏极连接所述第四pmos管的漏极，并输出所述第一电流；所述第二运算放大器的第一输入端用于接入所述第二转换电压，第二输入端分别连接所述第二nmos管的源极和所述第二电阻的第一端，输出端连接所述第二nmos管的栅极；所述第二电阻的第二端接地；所述第二nmos管的漏极分别连接所述第三pmos管的漏极、第三pmos管的栅极和所述第四pmos管的栅极；所述第三pmos管的源极用于接入所述预设电压；所述第四pmos管的源极用于接入所述预设电压，漏极用于输出所述第二电流。
15、可选地，所述第一pmos管和所述第二pmos管的尺寸相同；所述第三pmos管和所述第四pmos管的尺寸相同；第一电阻和第二电阻的阻值均为r。
16、可选地，所述电压调整单元包括第三电阻和可调电阻子单元；所述第三电阻的第一端用于接入所述第一电流和第二电流，并提供所述输出电压，第二端通过所述可调电阻子单元接地；所述可调电阻子单元用于根据所述输出电压调整接入电压调整单元的电阻。
17、可选地，输出电压的确定公式包括：
18、i2= vrefa / r，
19、i4= vrefb / r，
20、gma output=(vrefa + vrefb) * [(r’ + rt)/ r]，
21、式中，gma output表示输出电压，vrefa表示第一转换电压，vrefb表示第二转换电压，i2表示第一电流，i4表示第二电流，r’表示第三电阻的阻值，rt表示可调电阻子单元接入对应电路的阻值。
22、可选地，所述可调电阻子单元包括第四电阻、第五电阻、第六电阻、第一开关、第二开关和第三开关；所述第四电阻的第一端连接所述第三电阻的第二端，第二端依次通过所述第五电阻和所述第六电阻接地；所述第一开关并联在所述第四电阻的两端；第二开关并联在所述第五电阻的两端；所述第三开关并联在所述第六电阻的两端。
23、本技术上述伽玛缓冲器，采用第一转换模块和第二转换模块分别对对应电压进行转换处理，各个转换模块采用的电阻数和开关数均得到有效减少，能够有效减少伽玛缓冲器采用的器件数，简化伽玛缓冲器的结构，减小伽玛缓冲器的电路面积，还能够提升伽玛缓冲器的整体成本效益。
1.一种伽玛缓冲器，其特征在于，所述伽玛缓冲器包括第一转换模块、第二转换模块和加法电路；所述第一转换模块包括n1组开关和串联2n1个电阻的第一电阻单元，所述n1组开关由n1 bit数字信号控制，第i1组开关包括2i1-1个开关，各个开关分别对应控制所述第一电阻单元中的一个电阻；所述第二转换模块包括n2组开关和串联2n2个电阻的第二电阻单元，所述n2组开关由n2 bit数字信号控制，第i2组开关包括2i2-1个开关，各个开关分别对应控制所述第二电阻单元中的一个电阻；n1+n2=10，1≤i1≤n1，1≤i2≤n2；
2.根据权利要求1所述的伽玛缓冲器，其特征在于，n1=n2=5，所述n1 bit数字信号为10bit数字信号中的前5个信号，所述n2 bit数字信号为10 bit数字信号中的后5个信号。
3.根据权利要求2所述的伽玛缓冲器，其特征在于，所述第一预设电压为vh，vh为大于或者等于所述伽玛缓冲器需要提供的最高电压；所述第一预设电压为vh/32。
4.根据权利要求3所述的伽玛缓冲器，其特征在于，所述输出电压的确定公式包括：
5.根据权利要求1所述的伽玛缓冲器，其特征在于，所述加法电路包括第一电流处理单元、第二电流处理单元和电压调整单元；
6.根据权利要求5所述的伽玛缓冲器，其特征在于，所述第一电流处理单元包括第一电阻、第一运算放大器、第一nmos管、第一pmos管和第二pmos管；所述第二电流处理单元包括第二电阻、第二运算放大器、第二nmos管、第三pmos管和第四pmos管；
7.根据权利要求6所述的伽玛缓冲器，其特征在于，所述第一pmos管和所述第二pmos管的尺寸相同；所述第三pmos管和所述第四pmos管的尺寸相同；所述第一电阻和所述第二电阻的阻值均为r。
8.根据权利要求7所述的伽玛缓冲器，其特征在于，所述电压调整单元包括第三电阻和可调电阻子单元；
9.根据权利要求8所述的伽玛缓冲器，其特征在于，输出电压的确定公式包括：
10.根据权利要求8所述的伽玛缓冲器，其特征在于，所述可调电阻子单元包括第四电阻、第五电阻、第六电阻、第一开关、第二开关和第三开关；
