本发明属于电路结构领域，尤其涉及一种基于时间域计算的脉冲神经网络神经元实现电路。
背景技术：
1、脉冲神经网络(spiking neural network,snn)是一种模拟生物神经系统工作方式的人工神经网络模型，属于第三代神经网络模型。在脉冲神经网络中，神经元之间的信息传递是通过脉冲信号进行的，而不是传统的连续值信号。这种模型更接近生物神经网络的真实工作方式。脉冲神经网络通过模拟生物神经元之间的信息传递过程，实现了更高级的生物神经模拟水平。脉冲神经网络的特点在于它不仅考虑了神经元和突触的状态，还将时间概念纳入其操作之中，这种时间概念的引入使得脉冲神经网络能够更好地模拟生物神经系统的动态行为。
2、神经元电路是脉冲神经网络的基本单元，模拟生物神经元的行为。这些电路通常包括膜电位计算、阈值比较、脉冲发放等功能。当神经元的膜电位达到或超过阈值时，会发放脉冲，否则保持静默。
3、传统的脉冲神经网络实现电路，基本通过寄存器+累加器+比较器实现，实现开销大，处理信息时需要消耗大量的能量，当网络规模增大时，功耗问题变得尤其突出，不仅限制了网络的应用范围，还可能导致硬件设备的过热和损坏。
技术实现思路
1、本发明目的在于提供一种基于时间域计算的脉冲神经网络神经元实现电路,以解决脉冲神经网络实现电路的功耗大的技术问题。
2、为解决上述技术问题，本发明的具体技术方案如下：
3、本发明提出一种基于时间域计算的脉冲神经网络神经元实现电路，所述脉冲神经网络神经元实现电路包括波形产生器、开关控制器、存储延迟线及边缘比较器。通过设计一个波形产生器，实现将外围数字信号转换为时间域信号，产生延迟线控制信号，送入开关控制器。开关控制器利用延迟线控制信号、权重符号位及边缘检测开关控制信号产生开关控制信号送入存储延迟线，用于实现对存储延迟线内开关的控制。通过在存储延迟线上实现数据的存储，并通过开关控制信号，实现波形产生器产生的脉冲信号与存储延迟线存储的数据相加或者相减，实现了输入数字信号的累加；并产生左输出/右输出信号送入边缘比较器。通过边缘比较器，比较存储数据与阈值的大小，输出脉冲信号，最终实现脉冲神经网络神经元。
4、本发明具有以下有益技术效果：本发明提出的基于时间域计算的脉冲神经网络神经元实现电路，相比于纯数字的方案，省略了加法器、寄存器、比较器等器件，优化了电路。同时，本发明可以减小翻转电流，减小电路反转次数，降低了电路功耗等开销。
1.一种基于时间域计算的脉冲神经网络神经元实现电路，其特征在于，包括波形产生器、开关控制器、存储延迟线及边缘比较器；通过设计一个波形产生器，实现将外围数字信号转换为时间域信号，产生延迟线控制信号，送入开关控制器；开关控制器利用延迟线控制信号、权重符号位及边缘检测开关控制信号产生开关控制信号送入存储延迟线，用于实现对存储延迟线内开关的控制；通过在存储延迟线上实现数据的存储，并通过开关控制信号，实现波形产生器产生的脉冲信号与存储延迟线存储的数据相加或者相减，实现了输入数字信号的累加；并产生左输出/右输出信号送入边缘比较器；通过边缘比较器，比较存储数据与阈值的大小，输出脉冲信号，最终实现脉冲神经网络神经元。
2.根据权利要求1所述的基于时间域计算的脉冲神经网络神经元实现电路，其特征在于，波形产生器包括2n-1个反相器、n个nmos管、n个或非门及一个数据选择器；波形产生器的主延迟线由2n-2个反相器组成，其中奇数位反相器的接地端还连接了一个nmos管；偶数位的反相器是为了让信号恢复正向；将一个奇数位反相器与一个偶数位反相器看作一个延迟单元；时钟信号在经过每个延迟单元后，都会分出一个信号与原始输入时钟信号经过第零反相器inv 0的时钟信号连接一个或非门做nor运算，从而得到不同宽度的脉冲信号；最后通过数据选择器根据权重符号w的低m位选择产生延迟线控制信号，并将延迟线控制信号输入开关控制器。
3.根据权利要求2所述的基于时间域计算的脉冲神经网络神经元实现电路，其特征在于，开关控制器接收波形产生器输出的延迟线控制信号、权重符号位及边缘比较器产生的边缘检测开关控制信号，通过开关控制操作产生控制存储延迟线的开关控制信号。
4.根据权利要求3所述的基于时间域计算的脉冲神经网络神经元实现电路，其特征在于，开关控制操作为延迟线控制信号与权重符号位wm，通过与非门snand1的得到开关控制信号sig1；延迟线控制信号与边缘检测开关控制信号通过与非门snand2得到开关控制信号sig2a；延迟线控制信号直接作为开关控制信号sig2b；权重符号位wm通过反相器sinv1的取反得到与延迟线控制信号通过与非门snand3的得到开关控制信号sig3；权重符号位wm通过反相器sinv1的取反得到与延迟线控制信号通过或非门snor1得到开关控制信号sig5，延迟线控制信号通过反相器sinv2的取反与权重符号位wm通过反相器sinv1的取反得到的通过或非门snor2得到开关控制信号sig6。
5.根据权利要求4所述的基于时间域计算的脉冲神经网络神经元实现电路，其特征在于，存储延迟线包括n个存储延迟单元，每个存储延迟单元包括四个改变延迟时间的反相器dinv 1～dinv 4、四个nmos管dnmos1～dnmos4及开关s1～s4、开关s7～s10。
6.根据权利要求5所述的基于时间域计算的脉冲神经网络神经元实现电路，其特征在于，每一个存储延迟单元由两部分构成；第一部分包括反相器dinv1、反相器dinv3、开关s1、开关s3、开关s4、nmos管dnmos1、nmos管dnmos3；其中，反相器dinv1的输出端连接到开关s1的一端，开关s1的另一端连接至反相器dinv3的输入端，反相器dinv3的输出端连接至开关s3的一端，开关s3的另一端连接至反相器dinv1的输入端，开关s4的一端连接至反相器dinv3的输入端与开关s1之间，开关s4的另一端接地；第二部分包括反相器dinv2、反相器dinv4、开关s7、开关s8、开关s9、开关s10、nmos管dnmos2、nmos管dnmos4；其中，反相器dinv2的输出端连接到开关s7的一端，开关s7的另一端连接至反相器dinv4的输入端，反相器dinv4的输出端连接至开关s8的一端，开关s8的另一端连接至反相器dinv2的输入端，开关s9的一端连接至反相器dinv4的输入端与开关s7之间，开关s9的另一端接地；每一个存储延迟单元的第一部分与第二部分之间通过开关s2连接；其中，开关s2的一端连接于存储延迟单元第一部分的开关s1与开关s4之间，开关s2的另一端连接于存储延迟单元第二部分的开关s8与反相器dinv2的输入端之间；每一个存储延迟单元之间通过开关s10连接；其中，开关s10的一端连接于存储延迟单元第二部分的开关s7和开关s9之间，开关s10的另一端连接下一存储延迟单元第一部分的开关s3与反相器dinv1的输入端之间；反相器dinv1与nmos管dnmos1连接、反相器dinv2与nmos管dnmos2连接、反相器dinv3与nmos管dnmos3连接、反相器dinv4与nmos管dnmos4连接。
7.根据权利要求6所述的基于时间域计算的脉冲神经网络神经元实现电路，其特征在于，存储延迟线的左输出连接至第1个存储延迟单元，第1个存储延迟单元依次连接至第n个存储延迟单元，第n个存储延迟单元连接至存储延迟线的右输出；存储延迟线的左输出连接开关s5的一端，开关s5的另一端连接反相器dinv5的输出端，反相器dinv5的输入端连接至存储延迟线的右输出；存储延迟线的左输出连接至反相器dinv6的输入端，反相器dinv6的输出端连接至开关s6的一端，开关s6的另一端连接至存储延迟线的右输出。
