本公开实施例涉及半导体，特别是涉及一种半导体器件及其制备方法和电子设备。
背景技术：
1、dram（dynamic random access memory，动态随机存取存储器）器件广泛应用在电子设备、物联网、智能汽车等领域，在半导体市场中拥有最大占有率。随着集成电路尺寸的微缩，如何在更小面积上实现更高的存储密度是dram发展的关键。一方面，缩小单个存储单元的尺寸可以实现存储密度的提升。但随之而来的更精密加工尺寸，则需要通过更先进的制造工艺来实现。另一方面，在一定面积上将多个存储单元堆叠同样可以提高存储密度。这样将多个存储单元堆叠起来的器件就叫做3d dram。3d dram器件可以无需euv光刻这样先进的工艺，便可在有限面积内大幅提高存储密度。
技术实现思路
1、本公开实施例提供了一种半导体器件及其制备方法和电子设备，可以优化半导体器件中的电荷输运，提高半导体器件的电子迁移率和稳定性。
2、本公开提供一种半导体器件，包括：
3、信号线，沿垂直基底的第一方向延伸；
4、存储单元层，平行于所述基底，所述存储单元层包括晶体管，所述信号线贯穿各晶体管；所述晶体管包括：
5、栅介质层，环绕所述信号线的侧壁；
6、半导体层，环绕所述信号线的侧壁，位于所述栅介质层远离所述信号线的一侧；
7、范德华介质层，环绕所述信号线的侧壁，位于所述半导体层与所述栅介质层之间，且与所述栅介质层邻接。
8、在其中一个实施例中，所述范德华介质层环绕所述信号线的侧壁；
9、其中，所述信号线贯穿的各所述晶体管共用所述范德华介质层。
10、在其中一个实施例中，所述范德华介质层的材料包括六方氮化硼和/或三氧化二锑。
11、在其中一个实施例中，所述栅介质层、所述半导体层和所述范德华介质层均全环绕所述信号线的侧壁。
12、在其中一个实施例中，所述范德华介质层在所述第一方向上间隔设置，所述半导体层靠近所述信号线的表面均与所述范德华介质层远离所述信号线的表面邻接。
13、在其中一个实施例中，多个所述存储单元层在所述第一方向上层叠设置，所述范德华介质层沿所述第一方向延伸，在所述第一方向上层叠的各所述晶体管共用所述范德华介质层。
14、在其中一个实施例中，所述信号线包括字线，所述晶体管包括存储晶体管，所述存储单元层还包括：
15、位线；
16、电容器，与所述位线间隔设置；
17、其中，所述存储晶体管的半导体层分别与所述位线、所述电容器邻接。
18、在其中一个实施例中，所述存储单元层中各所述存储晶体管阵列排布；所述位线沿平行于所述基底的平面内的第二方向延伸，且沿平行于所述基底的平面内的第三方向间隔排布，所述第三方向和所述第二方向相交。
19、在其中一个实施例中，所述信号线包括位线选择信号线，所述晶体管包括位线选择晶体管，所述存储单元层还包括：
20、位线，沿平行于所述基底的平面内的第二方向延伸；
21、公共位线，与所述位线间隔设置，沿平行于所述基底的平面内的第三方向延伸，所述第三方向和所述第二方向相交；
22、其中，所述位线选择晶体管的半导体层分别与所述公共位线、所述位线邻接。
23、在其中一个实施例中，所述位线和所述位线选择晶体管均在所述第三方向间隔排布，各所述位线选择晶体管的半导体层分别与各所述位线、所述公共位线邻接。
24、本公开还提供一种半导体器件的制备方法，包括：
25、提供形成有叠层结构的基底，所述叠层结构包括在垂直于所述基底的第一方向上交替层叠的导电层和绝缘层；
26、刻蚀所述叠层结构，形成沿所述第一方向延伸的第一刻蚀孔，所述第一刻蚀孔至少贯穿所述叠层结构中靠近所述基底的所述导电层；
27、于所述第一刻蚀孔暴露的所述导电层的侧壁依次形成半导体层、范德华介质层和栅介质层，所述半导体层在所述第一方向上间隔设置；
28、于所述第一刻蚀孔内形成信号线，所述信号线与所述栅介质层接触。
29、在其中一个实施例中，所述于所述第一刻蚀孔暴露的所述导电层的侧壁依次形成半导体层、范德华介质层和栅介质层，包括：
30、于所述第一刻蚀孔的侧壁随形形成半导体材料层、范德华介质层和栅介质层；
31、形成在所述第一方向上贯穿所述叠层结构的第一沟槽，所述第一沟槽位于所述第一刻蚀孔的相对两侧，且与所述第一刻蚀孔间隔设置，所述第一沟槽沿平行于所述基底的平面内的第三方向延伸；
32、基于所述第一沟槽沿平行于所述基底的方向刻蚀去除各层所述绝缘层，形成第一横向填充槽；
33、去除所述第一横向填充槽暴露的所述半导体材料层，得到由剩余所述半导体材料层构成的所述半导体层。
34、在其中一个实施例中，半导体器件的制备方法还包括：
35、于所述第一沟槽和所述第一横向填充槽中填充第一绝缘材料；
36、形成贯穿所述第一绝缘材料中第二刻蚀孔，所述第二刻蚀孔位于所述第一刻蚀孔的相对两侧；
37、基于所述第二刻蚀孔沿平行于所述基底的方向刻蚀所述第一刻蚀孔与所述第二刻蚀孔之间的所述导电层，直至露出所述半导体层，形成第二横向填充槽；
38、于所述第二刻蚀孔和所述第二横向填充槽中填充第二绝缘材料。
39、在其中一个实施例中，所述提供形成有叠层结构的基底，包括：
40、提供形成有初始叠层结构的基底，所述初始叠层结构包括在所述第一方向上交替层叠的牺牲层和绝缘层；
41、刻蚀所述初始叠层结构，形成沿平行于所述基底的平面内的第二方向延伸的叠层主支，在所述第二方向上间隔排布并与所述叠层主支相连的多个叠层分支，以及在所述第二方向上位于所述叠层主支一端且与叠层主支相连的叠层连支，所述叠层分支和所述叠层连支均沿平行于所述基底的平面内的第三方向延伸，所述第三方向与所述第二方向相交；
42、于所述基底上形成沿所述第二方向延伸的支撑结构，所述支撑结构位于所述叠层分支远离所述叠层主支的一侧，且与叠层分支邻接；
43、形成在所述第一方向上贯穿所述叠层分支的第一预设孔和贯穿所述叠层连支的第二预设孔；
44、于所述第一预设孔和所述第二预设孔中填充牺牲材料；
45、将所述叠层主支、所述叠层分支以及所述叠层连支中的所述牺牲层替换成所述导电层，得到叠层结构；
46、于相邻所述支撑结构之间的间隔内形成隔离结构；
47、其中，刻蚀去除所述第一预设孔和/或所述第二预设孔中的所述牺牲材料得到所述第一刻蚀孔，所述叠层主支中的所述导电层作为位线，所述叠层分支中的所述导电层作为导电分支，所述叠层连支中的所述导电层包括与位线相连的第一部分和与位线间隔的第二部分，第二部分与公共位线邻接。
48、在其中一个实施例中，半导体器件的制备方法还包括：
49、于所述导电分支沿所述第三方向远离所述位线的一端形成电容器；
50、其中，所述导电分支位于所述半导体层远离所述位线一侧的部分构成所述电容器的第一电极，所述第一电极与所述半导体层邻接。
51、一种电子设备，包括如上述的半导体器件；和/或，如上述的半导体器件的制备方法制成的半导体器件。
52、上述半导体器件中，晶体管的栅介质层与半导体层之间设置有与半导体层、栅介质层邻接的范德华介质层，降低了栅介质层靠近半导体层的表面存在的缺陷态密度，提高了半导体器件的电子迁移率，增加了半导体器件的稳定性，改善了半导体器件的性能。
53、上述半导体器件的制备方法中，在第一刻蚀孔暴露的导电层的侧壁依次形成有半导体层、范德华介质层和栅介质层，降低了栅介质层靠近半导体层的表面存在的缺陷态密度，提高了半导体器件的电子迁移率，增加了半导体器件的稳定性，改善了半导体器件的性能。
1.一种半导体器件，其特征在于，包括：
2.根据权利要求1所述的半导体器件，其特征在于，所述范德华介质层全环绕所述信号线的侧壁；
3.根据权利要求1所述的半导体器件，其特征在于，所述范德华介质层的材料包括六方氮化硼和/或三氧化二锑。
4.根据权利要求1所述的半导体器件，其特征在于，所述栅介质层、所述半导体层和所述范德华介质层均全环绕所述信号线的侧壁。
5.根据权利要求1所述的半导体器件，其特征在于，所述范德华介质层在所述第一方向上间隔设置，所述半导体层靠近所述信号线的表面均与所述范德华介质层远离所述信号线的表面邻接。
6.根据权利要求1所述的半导体器件，其特征在于，多个所述存储单元层在所述第一方向上层叠设置，所述范德华介质层沿所述第一方向延伸，在所述第一方向上层叠的各所述晶体管共用所述范德华介质层。
7.根据权利要求1所述的半导体器件，其特征在于，所述信号线包括字线，所述晶体管包括存储晶体管，所述存储单元层还包括：
8.根据权利要求7所述的半导体器件，其特征在于，所述存储单元层中各所述存储晶体管阵列排布；所述位线沿平行于所述基底的平面内的第二方向延伸，且沿平行于所述基底的平面内的第三方向间隔排布，所述第三方向和所述第二方向相交。
9.根据权利要求1所述的半导体器件，其特征在于，所述信号线包括位线选择信号线，所述晶体管包括位线选择晶体管，所述存储单元层还包括：
10.根据权利要求9所述的半导体器件，其特征在于，所述位线和所述位线选择晶体管均在所述第三方向间隔排布，各所述位线选择晶体管的半导体层分别与各所述位线、所述公共位线对应邻接。
11.一种半导体器件的制备方法，其特征在于，包括：
12.根据权利要求11所述的半导体器件的制备方法，其特征在于，所述于所述第一刻蚀孔暴露的所述导电层的侧壁依次形成半导体层、范德华介质层和栅介质层，包括：
13.根据权利要求12所述的半导体器件的制备方法，其特征在于，还包括：
14.根据权利要求11-13任一项所述的半导体器件的制备方法，其特征在于，所述提供形成有叠层结构的基底，包括：
15.根据权利要求14所述的半导体器件的制备方法，其特征在于，所述制备方法还包括：
16.一种电子设备，其特征在于，包括如权利要求1-10任一项所述的半导体器件；和/或，如权利要求11-15任一项所述半导体器件的制备方法制成的半导体器件。
