本发明涉及应用于先进cmos技术的微电子装置的领域。特别地，本发明涉及存储装置以及这种存储装置的制造，存储装置例如为1t1r型、1t1c型、2t1r型、2t1c型，例如为oxram(氧化物随机存取存储器(oxide random access memory)或氧化物基电阻式存储器(oxide-based resistive memory))类型、或者feram(铁电随机存取存储器(ferroelectric random access memory)或铁电层随机存取存储器(ferroelectriclayer random access memory))类型、或者cbram(导电桥接随机存取存储器(conductive-bridging random access memory)或导电桥随机存取存储器(conductive-bridge randomaccess memory))类型。
背景技术：
1、电子产品的小型化趋势正在不断增加，但该行业现在接近常规材料(例如硅)的尺寸极限。近来，由于2d材料独特的性质以及这些材料的层的非常小的厚度(可以被制造成单层的原子或分子)，2d材料已经成为用于微型电子和光电子装置的有前景的候选材料。
2、k.p.o’brien等人发表的文献“通过接触部、沟道以及界面工程的先进2d单层cmos(advancing 2d monolayer cmos through contact，channel and interfaceengineering)”，2021年ieee国际电子装置会议(2021ieee international electrondevices meeting(iedm))，2021，第7.1.1-7.1.4页，建议通过集成mos2层以形成导电沟道来制造mosfet晶体管。该层连接到基于金、钯、tin、钨或镍的两个金属源极和漏极区域。后栅极由掺杂硅层形成，该掺杂硅层位于基于sio2、hfo2或al2o3的介电层下方的后表面处。
3、为了克服与在2d材料上沉积接触区域(导电区域，装置的导电沟道通过该导电区域而能够电触及，且在晶体管的情况下，该导电区域对应于例如源极和漏极区域)的金属材料相关的限制，可以不在2d材料层的上表面上形成这些区域，而是抵靠2d材料层的侧壁来形成这些区域。然而，由于2d材料层与接触区域之间的接触表面较小，这在2d材料层与接触区域之间的界面处产生相当大的接触电阻，因此这种构造(即所谓的“侧接触”)是存在问题的。
4、文献us2022/045176 a1描述了多种用于制造“栅极最后”类型的fet晶体管的方法，其中，硅区部用作用于沉积2d材料层的支撑。除了与完成的晶体管具有“侧接触”类型的沟道/源极-漏极界面的事实相关的缺点之外，用于沉积2d材料的硅区部在与2d材料的界面处形成势垒，这是不希望出现的，原因是用于电荷传输的部分可以在这些硅区部中制造，而不是在2d材料中制造。
5、这些问题在除了fet晶体管之外的微电子装置(例如包括晶体管的存储装置)中也会遇到。
技术实现思路
1、本发明旨在提供一种存储装置，该存储装置的结构与任何类型的半导体材料(包括2d材料)兼容，而且没有“侧接触”构造的缺点。
2、为此，本发明提供一种存储装置，该存储装置包括与选择晶体管串联地电连接的至少一个存储堆叠部，存储装置包括衬底，在衬底上，选择晶体管包括：
3、-半导体层，半导体层包括叠置在彼此顶部的多个第一区，第一区形成选择晶体管的导电沟道；
4、-选择晶体管的静电控制栅极和栅极介电层，栅极介电层的多个部分各自布置在静电控制栅极的一部分与半导体层的第一区中的一个第一区之间；
5、-介电间隔部，介电间隔部抵靠静电控制栅极的侧壁布置；
6、-接触区域，接触区域经由半导体层的第二区电联接到半导体层的第一区，半导体层的第二区在接触区域与介电间隔部之间延伸，接触区域形成选择晶体管的源极/漏极区域，
7、其中，接触区域中的一个接触区域包括存储堆叠部，存储堆叠部插入在第一导电区部与第二导电区部之间，第一导电区部将存储堆叠部电连接到半导体层，第二导电区部形成存储堆叠部的电接触部；
8、并且其中，半导体层的第二区不直接抵靠静电控制栅极布置，并与第一区形成连续层。
9、由于半导体层的第二区实现沟道(沟道由半导体层的第一区形成)与接触区域之间的电联接，因此所提出的存储装置基于在沟道与接触区域之间不包括“侧接触”型界面的架构。半导体层的这些第二区抵靠接触区域的侧壁或侧边壁的至少一部分延伸，半导体层的这些第二区与接触区域形成大的接触表面，这使得能够降低这些接触区域的接触电阻。因此，在沟道中流通的电流不会由于这些接触电阻而减少，这不会降低装置的性能。
10、此外，利用所提出的架构，半导体层可以在静电控制栅极之后以及在制造接触区域之前制造。因此，包括第一区的半导体层旨在形成导电沟道，该导电沟道不会由于与制造静电控制栅极相关的步骤而劣化。当半导体层包括2d材料时，这是特别有利的。
11、此外，制造这种装置不需要保留用于沉积半导体层(半导体层旨在形成沟道)的硅区部，从而消除与半导体层的材料的界面处的势垒问题。
12、存储装置包括“gaa堆叠的纳米片”型架构，或者具有堆叠的纳米片和完全包围栅极的架构。
13、在存储装置中，接触区域中的一个接触区域对应于存储装置的存取电极，另一个接触区域包括存储堆叠部，即，构造成记录信息的材料的堆叠部。例如，这种存储堆叠部对应于金属-绝缘体-金属(metal–insulator–metal，mim)型堆叠部。
14、这些接触区域中的一个或多个接触区域可以由同一衬底上制造的多个存储装置共用。
15、半导体层可包括二维材料或通过金属有机化学气相沉积(metal organicchemical vapor deposition，mocvd)、化学气相沉积(chemical vapor deposition，cvd)或原子层沉积(atomic layer deposition，ald)沉积的任何其他半导体材料。在这种情况下，存储装置可以以非常小的尺寸制造。
16、存储装置可以使得：
17、-接触区域中的每一个接触区域布置在空腔中，空腔包括至少由介电间隔部和绝缘介电材料形成的侧壁；
18、-半导体层的第二区覆盖布置有接触区域的空腔的壁的至少一部分；
19、在上述构造中，由于使用空腔的壁的表面，且有利地使用空腔的壁的整个表面，以形成半导体层的第二区与接触区域之间的接触部，因此使得半导体层与接触区域的接触表面最大化，这使得这些区域能够具有非常小的接触电阻，因此使得更高的电流能够流经装置的导电沟道。
20、选择晶体管可以使得半导体层的第一区中的每一个第一区可以被同一静电控制栅极包围，或者被与包围半导体层的其他区的静电控制栅极不同的静电控制栅极包围。
21、在第一替代方案中，选择晶体管还可包括一个或多个介电区部，一个或多个介电区部中的每一个介电区部被半导体层的第一区中的一个第一区包围，使得介电区部中的每一个介电区部被半导体层的第一区包围。这些介电区部可以旨在填充半导体层的第一区之间的一个或多个空间。
22、在第二替代方案中，半导体层的第一区中的每一个第一区不包围介电区部。
23、选择晶体管还可包括内介电间隔部，内介电间隔部抵靠静电控制栅极的一个或多个部分的侧壁布置。由于这种内间隔部使得能够降低装置内的寄生电容，因此这种内间隔部是有利的。
24、存储堆叠部可包括铁电材料层或氧化物层或离子层。
25、本发明还涉及一种微电子部件，微电子部件包括多个如上文所描述的存储装置，其中：
26、-多个存储装置的选择晶体管的静电控制栅极被共用，并由相同的材料区部形成，和/或
27、-接触区域中的一个接触区域由相邻的存储装置的两个选择晶体管共用。
28、本发明还涉及一种用于制造至少一个存储装置的方法，存储装置包括与选择晶体管串联地电连接的至少一个存储堆叠部，该方法包括：
29、a)在衬底上制造由第一材料构成的区部与由第二材料构成的区部的至少一个交替堆叠部，第一材料和第二材料能够相对于彼此被选择性地蚀刻，然后
30、b)制造临时栅极，临时栅极覆盖堆叠部的侧表面和上表面的一部分，然后
31、c)抵靠临时栅极的侧壁或侧边壁制造介电间隔部，然后
32、d)蚀刻堆叠部的未被临时栅极和介电间隔部覆盖的部分，然后
33、e)蚀刻临时栅极，然后
34、f)相对于由第二材料构成的区部，选择性地蚀刻由第一材料构成的区部，然后
35、g)在通过蚀刻临时栅极而形成的空间中制造选择晶体管的静电控制栅极的至少一部分，使得介电间隔部抵靠静电控制栅极的侧壁布置，然后
36、h)蚀刻由第二材料构成的区部，然后
37、i)制造半导体层，有利地，半导体层为厚度可以介于1个原子单位至5个原子单位之间的2d材料，半导体层包括多个第一区，第一区构造成形成选择晶体管的导电沟道并在通过蚀刻由第二材料构成的区部而形成的位置处抵靠栅极布置，半导体层在形成第二区时以不与第一区间断的方式延伸，第二区覆盖介电间隔部的侧壁的至少一部分且不直接抵靠静电控制栅极布置，然后
38、j)在衬底上制造接触区域，接触区域经由半导体层的第二区电联接到半导体层的第一区，半导体层的每个第二区在接触区域与介电间隔部之间延伸，接触区域形成选择晶体管的源极/漏极区域，接触区域中的一个接触区域包括插入在第一导电区部与第二导电区部之间的存储堆叠部，第一导电区部将存储堆叠部电连接到半导体层，第二导电区部形成存储堆叠部的电接触部。
39、该方法在实施步骤c)之前还可包括：围绕介电间隔部沉积绝缘介电材料，然后在绝缘介电材料中蚀刻空腔，使得空腔中的每一个空腔包括由介电间隔部中的一个介电间隔部形成的至少一个侧壁，以及：
40、-可实施步骤i)使得半导体层的第二区覆盖空腔的侧壁的至少一部分，以及
41、-可实施步骤j)使得接触区域中的每一个接触区域布置在空腔中的一个空腔中。
42、该方法还可包括：
43、-在步骤f)与步骤g)之间实施的、在通过蚀刻临时栅极而形成的空间中沉积选择晶体管的栅极介电层的步骤，在这种情况下，在栅极介电层上制造选择晶体管的静电控制栅极，和/或
44、-在步骤h)与步骤i)之间实施的、在通过蚀刻由第二材料构成的区部而形成的位置中沉积选择晶体管的栅极介电层的步骤，在这种情况下，通过覆盖栅极介电层来制造半导体层。
45、根据第一替代方案，可实施步骤i)使得半导体层的第一区覆盖通过蚀刻由第二材料构成的区部而形成的位置的壁，且该方法在步骤i)与步骤j)之间还可包括在位置的剩余空间中制造介电区部，使得介电区部中的每一个介电区部被半导体层的第一区包围。
46、根据第二替代方案，可实施步骤i)使得半导体层的第一区填充通过蚀刻由第二材料构成的区部而形成的位置。
47、该方法在步骤d)与步骤e)之间还可包括蚀刻由第一材料构成的区部的、直接布置在介电间隔部上的部分，并制造内介电间隔部来代替由第一材料构成的区部的被蚀刻部分。
48、在整篇文档中，术语“在……上”和“在……下”的使用与和该术语相关的元件的空间方向无关。例如，在特征“在第一衬底的表面上”中，第一衬底的该表面不一定朝上定向，而是可对应于根据任何方向定向的表面。此外，第一元件布置在第二元件上应理解为可能对应于第一元件直接抵靠第二元件来布置，在第一元件与第二元件之间没有任何中间元件，或者可能对应于第一元件以在第一元件与第二元件之间布置有一个或多个中间元件的方式布置在第二元件上。
49、在整篇文档中，术语“层”可以指一个单独的层或多个层的堆叠部。
50、在整篇文档中，表述“电联接”用于表示可以是直接的或可以是间接的(即，通过一个或多个中间电气元件实现的)电连接。
1.一种存储装置(100)，所述存储装置包括与选择晶体管串联地电连接的至少一个存储堆叠部(158)，所述存储装置(100)包括衬底(102)，在所述衬底上，所述选择晶体管包括：
2.根据权利要求1所述的存储装置(100)，其中，所述半导体层(120)包括二维材料或通过mocvd、cvd或ald沉积的任何其他半导体材料。
3.根据权利要求1所述的存储装置(100)，其中，
4.根据权利要求1所述的存储装置(100)，其中，所述选择晶体管使得所述半导体层(120)的第一区(122)中的每一个第一区被同一静电控制栅极(110)包围，或者被与包围所述半导体层(120)的其他区(122)的静电控制栅极不同的静电控制栅极(110)包围。
5.根据权利要求1所述的存储装置(100)，其中，所述选择晶体管还包括一个或多个介电区部(126)，所述一个或多个介电区部中的每一个介电区部布置在所述半导体层(120)的两个第一区(122)之间，使得所述介电区部(126)中的每一个介电区部被所述半导体层(120)的第一区(122)包围。
6.根据权利要求1所述的存储装置(100)，其中，所述选择晶体管还包括内介电间隔部(115)，所述内介电间隔部抵靠所述静电控制栅极(110)的一个或多个部分(108)的侧壁布置。
7.根据权利要求1所述的存储装置(100)，其中，所述存储堆叠部(158)包括铁电材料层或氧化物层或离子层。
8.一种微电子部件(1000)，所述微电子部件包括多个根据权利要求1所述的存储装置(100)，其中：
9.一种用于制造存储装置(100)的方法，所述存储装置包括与选择晶体管串联地电连接的至少一个存储堆叠部(158)，所述方法包括：
10.根据权利要求9所述的方法，所述方法在步骤d)与步骤e)之间还包括：围绕所述介电间隔部(114)沉积绝缘介电材料(128)，然后在所述绝缘介电材料(128)中蚀刻空腔(150)，使得所述空腔(150)中的每一个空腔包括由所述介电间隔部(114)中的一个介电间隔部形成的至少一个侧壁，其中：
11.根据权利要求9所述的方法，所述方法包括：
12.根据权利要求9所述的方法，其中，实施步骤i)使得所述半导体层(120)的第一区(122)覆盖通过蚀刻所述由第二材料构成的区部(138)而形成的位置的壁，且所述方法在步骤i)与步骤j)之间还包括在所述位置的剩余空间中制造介电区部(126)，使得所述介电区部(126)中的每一个介电区部被所述半导体层(120)的第一区(122)包围。
13.根据权利要求9所述的方法，其中，实施步骤i)使得所述半导体层(120)的第一区(122)填充通过蚀刻所述由第二材料构成的区部(138)而形成的位置。
14.根据权利要求9所述的方法，所述方法在步骤d)与步骤e)之间还包括蚀刻所述由第一材料构成的区部(136)的、直接布置在所述介电间隔部(114)上的部分，并制造内介电间隔部(115)来代替所述由第一材料构成的区部(136)的被蚀刻部分。
