本发明涉及芯片，尤其涉及一种基于标准封装的多芯粒gpu芯片架构系统。
背景技术：
1、现有的图形处理器(graphics processing unit，简称gpu)芯片，通常是采用一个整体的芯片架构，即gpu芯片的所有组成部分均位于一个单一芯片上，如果gpu芯片上的组成部分出现问题，极有可能导致整个gpu芯片无法使用，从而导致gpu芯片的良率低，增加了gpu芯片的成本。
2、此外，现有的gpu架构的多级缓存架构中，受限于gpu芯片的面积、布局等因素，每一级高速缓冲存储器的容量受限。以三级缓存为例，第一级高速缓冲存储器、第二级高速缓冲存储器和第三级高速缓冲存储器等的存储容量有限，无法实现灵活扩充第一级高速缓冲存储器、第二级高速缓冲存储器和第三级高速缓冲存储器的存储容量。现有技术中，第三级高速缓冲存储器通常设置在第二级高速缓冲存储器与gpu显存的通路之间，第二级高速缓冲存储器需要从第三级高速缓冲存储器获取数据，当每一级缓存容量小于计算所需的数据集大小时，数据缓存需要频繁切换，而频繁切换的开销以及慢速的gpu显存读写会降低gpu的数据访问效率，从而导致gpu性能变差。由此可知，如何提出一种新的gpu架构，来提高gpu芯片的良率、提高gpu的数据访问速度、提升gpu芯片的性能成为亟待解决的技术问题。
技术实现思路
1、本发明目的在于，提供一种基于标准封装的多芯粒gpu芯片架构系统，提高了gpu芯片架构系统的可重构性和可扩展性，提高了gpu产品的良率，降低了gpu产品的成本，提升了gpu芯片架构系统的性价比。
2、根据本发明一方面，提供了一种基于标准封装的多芯粒gpu芯片架构系统，包括gpu芯片，所述gpu芯片包括x个gpu核心芯粒和一个io接口芯粒，x≥2；所述系统采用标准封装模式将所述x个gpu核心芯粒和一个io接口芯粒封装生成所述gpu芯片。
3、所述io接口芯粒至少一侧连接h个沿距离所述io接口芯粒从近到远的方向依次排布的gpu核心芯粒，2≤h≤x。
4、其中，所述gpu核心芯粒包括t个第一芯粒通信接口{d11，d12，…，d1t，…d1t}，t≥2，d1t为gpu核心芯粒中的第t个第一芯粒通信接口,t的取值范围为1到t，t个第一芯粒通信接口分为第一d1t和第二d1t；所述io接口芯粒包括g个第二芯粒通信接口{d21，d22，…，d2g，…d2g}，d2g为io接口芯粒的第g个第二芯粒通信接口，g的取值范围为1到g；每一gpu核心芯粒存在至少一个第一d1t与对应的d2g相连；gpu核心芯粒之间通过第二d1t相连。
5、任意一组相连的第一d1t和d2g以及任意两个相连的第二d1t之间的通信距离小于等于标准封装模式对应的预设的最大通信距离。
6、本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明提供的一种基于标准封装的多芯粒gpu芯片架构系统可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有下列优点：
7、本发明通过将单一gpu芯片切分为多个gpu核心芯粒和一个io接口芯粒，且io接口芯粒至少一侧连接两个以上的沿距离所述io接口芯粒从近到远的方向依次排布的gpu核心芯粒，采用标准封装模式为gpu芯粒设计提供了布局布线的灵活性，提高了gpu芯片架构系统的可重构性和可扩展性，提高了gpu产品的良率。此外，gpu核心芯粒的数量和连接方式能够灵活设置，能够满足不同的算力需求，突破单一gpu芯片制造工艺的面积极限，且能通过gpu核心芯粒之间直接相连或者io接口芯粒间接相连，实现跨芯粒访问c12q，提高了gpu的数据访问速度、提升了gpu芯片的性能。
8、上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
1.一种基于标准封装的多芯粒gpu芯片架构系统，其特征在于，
2.根据权利要求1所述的系统，其特征在于，
3.根据权利要求1所述的系统，其特征在于，
4.根据权利要求3所述的系统，其特征在于，
5.根据权利要求4所述的系统，其特征在于，
6.根据权利要求5所述的系统，其特征在于，
7.根据权利要求6所述的系统，其特征在于，
8.根据权利要求7所述的系统，其特征在于，
