本申请要求2020年11月3日提交的美国专利申请16/949540和2020年1月31日提交的印度专利申请202011004380的权益和优先权，这些专利申请据此全文以引用方式并入本文。
本发明整体涉及成像系统以及用于以可变时序读出图像信号的方法，并且更具体地讲，涉及可按可变时序读出图像信号的电路的成像传感器。
背景技术：
图像传感器常常在电子设备诸如移动电话、相机和计算机中用来捕获图像。在典型布置方式中，图像传感器包括被布置成像素行和像素列的图像像素阵列。可将电路耦接到每个像素列以读出由图像像素产生的图像信号。
典型的图像传感器包括列读出电路，该列读出电路执行允许将由图像像素生成的图像信号转移到图像处理器的各种读出操作。在常规系统中，列读出操作可能花费比期望的更长的时间，从而导致花费比图像传感器的期望的帧速率更长的时间。
因此，期望能够提供具有改善的读出电路的成像设备。
技术实现要素：
根据一个方面，提供一种成像系统，包括：像素阵列，所述像素阵列以行和列布置并被配置成响应于入射光而产生图像信号；可变时序电路，所述可变时序电路被配置为以可变速率将输入驱动到所述像素阵列中的像素行；和列输出电路，所述列输出电路被配置为输出由所述像素行中的像素响应于所述输入而生成的所述图像信号。
根据另一方面，提供一种用于以可变时序读出图像信号的方法，包括：使用包括图像像素的行和列的图像像素阵列生成图像信号；利用行驱动器电路，基于所述图像像素阵列中所述行的位置生成具有可变时序的读出信号；通过列读出电路读出所述图像像素的行的所述图像信号；以及将所述图像信号存储在帧缓冲器中。
根据又一方面，提供一种成像系统，包括：图像传感器，所述图像传感器包括：图像像素阵列，所述图像像素阵列包括被配置成产生图像信号的图像像素的行和列；列输出电路，所述列输出电路被配置为输出由所述图像像素的行中的像素生成的所述图像信号；行驱动器电路，所述行驱动器电路被配置为将所述图像信号从所述行驱动到所述列输出电路；可变时序电路，所述可变时序电路被配置为以基于给定行在所述图像像素阵列中的位置确定的可变速率驱动所述行驱动器电路；和数据接口，所述数据接口从所述列输出电路接收所述图像信号；和图像处理器，所述图像处理器包括：帧缓冲器，所述帧缓冲器被配置为在所述图像信号被读出时存储所述图像信号。
本发明的实施方案提供了具有可变读出时序电路的成像系统，该可变读出时序电路可降低图像传感器的帧速率。
附图说明
图1是根据一个实施方案的示例性电子设备的示意图，该电子设备具有图像传感器和处理电路以用于使用图像像素阵列捕获图像。
图2是根据一个实施方案的示例性像素阵列以及用于从该像素阵列读出图像信号的相关联读出电路的示意图。
图3是根据一个实施方案的具有可变时序读出电路的示例性像素阵列的示意图。
图4为根据一个实施方案的可以由可变像素阵列和时序读出电路执行的示例性步骤的流程图。
图5是根据一个实施方案的跨像素阵列的多个可变时序元件与相关联的帧速率之间的示例性关系的曲线图。
具体实施方式
本发明的实施方案涉及成像设备，并且更具体地讲，涉及具有可变读出时序电路的成像设备。本领域技术人员应该认识到，本发明的示例性实施方案可在缺少一些或所有这些具体细节的情况下实施。在其他情况下，并未详细描述众所周知的操作，以免不必要地模糊本实施方案。
具有数字相机模块的成像系统广泛用于电子设备，诸如数字相机、计算机、移动电话和其他电子设备中。数字相机模块可包括一个或多个图像传感器，这些图像传感器收集入射光以捕捉图像。图像传感器可包括图像像素阵列。图像传感器中的像素可包括光敏元件，诸如将入射光转换成电荷的光电二极管。图像传感器可具有任何数量(例如，数百或数千或更多)的像素。典型的图像传感器可(例如)具有数百、数千或数百万的像素(如，百万像素)。图像传感器可包括控制电路(诸如，用于操作图像像素的电路)和用于读出图像信号的读出电路，该图像信号与光敏元件所生成的电荷相对应。在一些情况下，读出电路可逐行读出来自像素的图像信号，并且可以相同速度读出每行。然而，在一些情况下，可能期望提高电路的读出速度，从而提高相机的帧速率。因此，图像传感器可包括可变时序读出电路，以提高像素阵列中至少一些行的读出速度。
图1是例示性成像系统(诸如，电子设备)的示意图，该成像系统使用图像传感器捕获图像。图1的电子设备10可为便捷式电子设备，诸如相机、蜂窝电话、平板计算机、网络相机、摄像机、视频监控系统、机动车成像系统、具有成像能力的视频游戏系统或者捕获数字图像数据的任何其他所需的成像系统或设备。相机模块12可用于将入射光转换成数字图像数据。相机模块12可包括一个或多个透镜14以及一个或多个对应图像传感器16。透镜14可包括固定透镜和/或可调透镜，并且可包括形成于图像传感器16的成像表面上的微透镜。在图像捕获操作期间，可通过透镜14将来自场景的光聚焦到图像传感器16上。图像传感器16可包括用于将模拟像素数据转换成要提供给存储和处理电路18的对应的数字图像数据的电路。如果需要，相机模块12可设置有透镜14的阵列和对应图像传感器16的阵列。
存储和处理电路18可包括一个或多个集成电路(例如，图像处理电路、微处理器、诸如随机存取存储器和非易失性存储器的存储设备等)，并且可使用与相机模块12分开和/或形成相机模块12的一部分的部件(例如，形成包括图像传感器16的集成电路或者与图像传感器16相关的模块12内的集成电路的一部分的电路)来实施。可使用处理电路18处理和存储已被相机模块12捕获的图像数据(例如，使用处理电路18上的图像处理引擎、使用处理电路18上的成像模式选择引擎等)。可根据需要使用耦接到处理电路18的有线通信路径和/或无线通信路径将处理后的图像数据提供给外部设备(例如，计算机、外部显示器或其他设备)。
如图2所示，图像传感器16可包括含有被布置成行和列的图像传感器像素22(有时在本文称为图像像素或像素)的图像阵列20以及控制和处理电路24。阵列20可包含例如数百或数千行以及数百或数千列的图像传感器像素22。控制电路24可以耦接到行控制电路26(有时称为行解码器)和图像读出电路28(本文有时称为列控制电路、列控制和读出电路、列读出电路、读出电路、处理电路或列解码器电路)。行控制电路26可从控制电路24接收行地址，并且通过行控制路径30将对应的行控制信号，诸如复位控制信号、行选择控制信号、电荷转移控制信号、双转换增益控制信号和读出控制信号提供给像素22以驱动像素行中的像素的读出。可将一根或多根导线(诸如，列线32)耦接到阵列20中的像素22的每一列。列线32可用于从像素22读出图像信号以及用于将偏置信号(例如，偏置电流或偏置电压)提供给像素22。如果需要，在像素读出操作期间，可使用行控制电路26选择阵列20中的像素行，并且可沿列线32读出由该像素行中的图像像素22生成的图像信号。
图像读出电路28(有时称为列读出和控制电路28)可通过列线32接收图像信号(例如，由像素22生成的模拟像素值)。图像读出电路28可包括用于对从阵列20读出的图像信号进行采样和暂时存储的采样保持电路、放大器电路、模拟-数字转换(adc)电路、偏置电路、列存储器、用于选择性启用或禁用列电路的锁存电路、或者耦接到阵列20中的一个或多个像素列以用于操作像素22和用于从像素22读出图像信号的其他电路。读出电路28中的adc电路可将从阵列20所接收的模拟像素值转换成对应数字像素值(有时称为数字图像数据或数字像素数据)。图像读出电路28可针对一个或多个像素列中的像素将数字像素数据提供给控制和处理电路24和/或处理器18(图1)。
如果需要，图像像素22可包括一个或多个光敏区，以响应于图像光而生成电荷。图像像素22内的光敏区可成行成列地布置在阵列20上。像素阵列20可以设置有滤色器阵列，该滤色器阵列具有多个滤色器元件，该滤色器阵列允许单个图像传感器对不同颜色的光进行采样。举例来说，图像传感器像素(诸如阵列20中的图像像素)可设置有滤色器阵列，该滤色器阵列允许单个图像传感器使用被布置成拜耳马赛克图案的对应的红色、绿色和蓝色图像传感器像素对红光、绿光和蓝光(rgb)进行采样。拜耳马赛克图案由2×2个图像像素的重复单元格组成，其中两个绿色图像像素沿对角线彼此相对，并且邻近与蓝色图像像素沿对角线相对的红色图像像素。在另一个合适示例中，拜耳图案中的绿色像素被替换为具有宽带滤色器元件(例如，透明滤色器元件、黄色滤色器元件等)的宽带图像像素。在另一个示例中，图像像素可具有滤光器元件，该滤光器元件允许可见光波长之外的光(例如，红外光或紫外光)通过而到达下面的像素，同时阻挡可见光波长。另选地，阵列20可以是单色阵列。单色阵列可以具有可见光透明并在可见光光谱内透射光的宽带滤色器(例如，宽带滤色器可以使白光传递到下面像素)。然而，通常，单色阵列可以具有任何期望的滤色器。滤色器还可包括光重定向结构，诸如菲涅耳透镜，以将光聚焦在下面的像素上。这些示例仅仅是示例性的，并且一般来讲，可在任何期望数量的图像像素22上方形成任何期望颜色和任何期望图案的滤色器元件。
图像传感器16可被配置为支持全局快门操作(例如，像素22可在全局快门模式下进行操作)。例如，阵列20中的图像像素22各自可包括光电二极管、浮动扩散区和局部电荷存储区。采用全局快门方案，图像传感器中的全部像素被同时复位。然后，使用电荷转移操作，将每个图像像素的光电二极管中收集的电荷同时转移至相关联的电荷存储区。接着例如可从每个存储区逐行读出数据。
通常，图像读出电路28可以使用相关双采样来确定由每个像素22产生的电荷。具体地，可以通过将已知复位电压与由像素产生的电压进行比较来计算阵列20中的每个位置的像素值(例如，对应于由像素产生的电荷的值)。然而，为了执行该比较，必须首先将读出电路28充电到复位电压，并且然后在读出阵列20内的每一行时将其充电到像素电压。将充电值从复位电压改变为像素电压需要建立时间。例如，该建立时间可以与复位电压和像素电压之间的差值成比例。一般来讲，以相同的速度读出每行像素。然而，由于电荷行进所需的距离，更靠近列读出点的行具有比更远离列读出点的行更低的rc时间常数(电路电阻和电路电容的乘积)。因此，更靠近列读出点的行比更远离列读出点的行需要更少的稳定时间。因此，图像传感器可包括可变时序电路，以可变地减少更靠近列读出点的行的读出时间，从而增加图像传感器的帧速率。
在图3中示出了具有可变时序电路的示例性图像传感器。如图3所示，像素阵列20可耦接到行驱动器电路26a和26b以及耦接到列读出电路28a和28b。例如，行驱动器电路26a和26b可以是图2的行控制电路26的一部分，并且列读出电路28a和28b可以是图2的列读出和控制电路28的一部分。
阵列20的像素22可响应于入射光而生成电荷。在全局快门图像传感器中，所有像素22可生成电荷并将电荷同时转移到存储节点。行驱动器26a和26b可以寻址一行像素以通过列读出电路28a和28b读出与该行相关联的电荷。定序器34可耦接到行驱动器电路26a和26b，并且可包括行计数器36和时序发生器38。
行计数器36可以确定阵列20的哪个行应该通过列读出电路28寻址和读出。时序发生器38可对由定序器34提供给行驱动器电路26a和26b的信号进行定时。具体地讲，时序发生器38可以基于该行与列读出电路28a的距离来改变读出一行像素的时间长度。具体地讲，与更远离读出电路28的像素行相比，更靠近列读出电路28的像素行可具有更低的rc时间常数，因此需要更少的稳定时间。因此，更靠近列读出电路28的行的读出时间相对于更远离列读出电路28的行的读出时间可以减少(例如，可更快地从时序发生器38向行驱动器26提供信号，从而导致更快的读出)。如果需要，读出时间可应用于阵列20中的行的组。例如，像素的两行、三行、五行、十行、多于五行、少于10行或任何其他所需数量的行的组可全部具有相同的读出时序。例如，当时序发生器38从行计数器36接收对应于行的下一组的行时，可以基于查找表调整读出时间，该查找表基于给定行提供读出时间。这样，相对于使用相同的读出时间(例如，用于适应离列读出电路最远的行的稳定时间的时间长度)读出阵列20的所有行，图像传感器16的帧速率可降低。
在由行驱动器电路26a和26b寻址之后，给定像素行的信号可通过列读出电路28a和28b读出，然后可通过数据接口40馈送。然后，数据接口40可以将信号传递到图像处理器18中的帧存储装置42。帧存储装置42可以包括帧缓冲器，该帧缓冲器存储在读出其他像素行时由像素22产生的信号。帧存储装置42中的帧缓冲器可并置排列，从而解决了读出像素行的时序差异。另选地，如果帧缓冲器未并置排列，则如果需要，可使用数据接口的全带宽将来自像素行中的至少一些的信号传递通过数据接口40。这样，当到达帧缓冲器时，到达帧缓冲器的信号可全部被归一化(例如，可全部为相同大小的数据分组)。在任一种情况下，帧存储装置42中的帧缓冲器可考虑来自像素行的异步到达的数据。例如，帧缓冲器可在不接收任何数据时接收分组中的数据并存储空白数据。然后，图像处理器18中的处理电路可重建来自行数据的数据行和来自帧缓冲器的空白数据。
由阵列20产生的数据可以多种方式通过列读出电路28a和/或28b读出。首先，可将每行完全向上或向下读取(例如，完全朝向列读出电路28a或朝向列读出电路28b)。在这种情况下，可能仅需要列读出电路28a或列读出电路28b中的一者。如果信号被向上读取(例如，朝向列读出电路28a)，则阵列20的最上面的行可具有到列读出电路28a的最短路径，从而具有最低rc时间常数并且需要最少的稳定时间。阵列20的最下面的行可具有到列读出电路28a的最长路径，从而具有最大rc时间常数并且需要最多的稳定时间。因此，时序发生器38可针对更靠近最上面的行的行以比更靠近最下面的行的行更快的速率驱动来自行驱动器电路26a和/或26b的行驱动器信号。例如，时序发生器38可针对第一组行以第一速率发送读取行驱动器信号，针对第二组行以比第一速率慢的第二速率发送读取行驱动器信号等。行的组可以是行的相等划分，诸如每个组包括五个行、十个行、多于十个行、少于十五个行或任何其他所需数量的行。作为另外一种选择，该行的组可具有不同数量的行。如果需要，可将针对每行像素的速率存储在由时序发生器38引用的查找表中。
如果朝列读出电路28a向上读取信号，则可省略列读出电路28b。另外，尽管行驱动器电路28a和28b被示出为位于阵列20的两侧，但这仅仅是示例性的。如果需要，行驱动器电路可包括在阵列20的仅一侧上。
此外，虽然图像传感器16已被描述为朝向列读出电路28a向上读取信号，但是信号可以替代地朝向列读出电路28b向下读取。如果需要，可省略列读出电路28a。如果信号被向下读取(例如，朝向列读出电路28b)，则阵列20的最下面的行可具有到列读出电路28b的最短路径，从而具有最低rc时间常数并且需要最少的稳定时间。阵列20的最上面的行可具有到列读出电路28b的最长路径，从而具有最大rc时间常数并且需要最多的稳定时间。因此，时序发生器38可针对更靠近最下面的行的行以比更靠近最上面的行的行更快的速率驱动来自行驱动器电路26a和/或26b的行驱动器信号。
阵列20还可包括在阵列的中心处的任选的切口44。任选的切口44可允许朝列读出电路28a向上读取切口44上方的像素行，并且允许朝列读出电路28b向下读取切口44下方的像素。如果包括任选的切口44，则距列读出电路28a和列读出电路28b两者的最远行将位于阵列20的中心。因此，中心行将具有最高的rc时间常数并且需要最长的稳定时间。因此，像素的最上面和最下面的行(例如，分别最靠近列读出电路28a和列读出电路28b的行)可以最快的速率驱动，而阵列中心的行可以最慢的速率驱动。当通过列读出电路28a和28b读出行时，帧存储装置42中的缓冲器可同时从像素行接收信号。例如，帧缓冲器可同时从像素的最上面的行和最下面的行接收信号，并且同时从中心行接收信号。这样，可通过以可变时序同时读出多个行来进一步降低图像传感器16的帧速率。
另外，并非如前所述以镜像方式读取切口44上方和切口44下方的行(即，首先同时读取阵列的最上面和最下面的行，最后同时读取中心行)，而是可与最靠近切口44的行同时读取最靠近列读出电路28a和28b中的一者的行。例如，如果首先读出阵列的最上面的行，则阵列20的下半部上最靠近切口44的行可被同时读取(即，阵列20的下半部上最靠近切口44的行可被驱动成与阵列的最上面的行同时被读出)。最上面的行下面的每个连续行可被读出，其中阵列的下半部上最靠近切口44的行下面的每个连续行可被读出，直到阵列的上半部上最靠近切口44的行与阵列的最下面的行同时被读取(即，阵列的最下面的行可被驱动成在最靠近切口44的行被读出时被读出)。然而，也可使用相反的布置，其中如果首先读出阵列的最下面的行，则可同时读取阵列20的上半部上最靠近切口44的行。最下面的行上方的每个连续行可与阵列的上半部上最靠近切口44的行上方的每个连续行同时被读出，直到阵列的下半部上最靠近切口44的行与阵列的最上面的行同时被读取。
在该方案中，最靠近列读出电路28a和28b的行仍将比最靠近切口44的行更快地被读取。因此，时序将是异步的(例如，快行将与慢行同时被读取)。为了解决时序上的这种差异，当正在读出慢行时，定序器34可以为多个快行生成读取行驱动器信号。例如，前三个快行可以与前一个慢行同时被读出。然而，这仅仅是例示性的。一般来讲，可与较慢的行同时读出任何数量的行。
数据接口40的带宽可根据正被读出的行的速度成比例地分布在阵列的顶部部分和底部部分之间。例如，以较快速度读出的行可能需要较高带宽，并且以较慢速度读出的行可能需要较少带宽。为了解决这些差异，数据接口40可使用时域复用(tdm)来划分带宽。这样，数据接口40可将来自以不同速率读出的行的异步信号传递到帧存储装置42。
帧存储装置42可以在存储由像素22生成的数据的同时考虑异步信号。例如，帧存储装置42中的帧缓冲器可在不接收任何数据时接收分组中的数据并存储空白数据。然后，图像处理器18中的处理电路可重建来自行数据的数据行和来自帧缓冲器的空白数据。
尽管已描述了读出由阵列20生成的信号的三种方式，但通常可使用任何所需的方法。当与由时序发生器38生成的可变行驱动器时序耦合时，可以增加图像传感器16的帧速率。图4中示出了可用于以可变时序读出图像信号的步骤的流程图。结合图2和图3所示的部件对步骤进行描述。
如图4所示，在步骤46处，图像像素阵列20可用于响应于入射光而生成图像信号。
在步骤48处，行计数器36可确定要读出的像素行的地址。要读出的第一行可以是阵列20的最上面的像素行，或者可以是阵列20的最下面的像素行。如果同时读取多个行(例如，如果使用切口44)，则可首先同时读取最上面和最下面的行，可同时读取切口44的任一侧上的中心行，可首先读取最上面或最下面的行以及与切口44相邻的中心行中的一个，或者可首先读出任何其他所需的行组合。在读取第一行之后，行计数器36可以寻址下一行。
在步骤50处，时序发生器38可以基于到读取点的距离来调整读取行驱动器信号的时序。读取点可以是列读出电路28a或列读出电路28b。因为更靠近列读出电路的像素行具有较低的rc时间常数，所以靠近读取点的行需要较少的稳定时间，因此可以比更远离读取点的行更快地读出。如果需要，时序发生器38可将读出时间应用于阵列20中的行的组。例如，像素的三行、五行、十行、多于五行、少于10行或任何其他所需数量的行的组可全部具有相同的读出时序。例如，当时序发生器38从行计数器36接收对应于下一组行的行时，可以基于查找表调整读出时间，该查找表基于给定行提供读出时间。
在可选步骤52处，可通过列读出电路28a和28b以及通过数据接口40从像素行读出图像信号。如果需要，可使用数据接口40的整个带宽通过数据接口40读取图像信号。例如，使用非并置的帧缓冲器来存储信号(例如，缓冲器本身不能处理和存储具有不同时序的图像信号)可能是期望的。通过使用数据接口40的全带宽，到达帧缓冲器的信号在到达帧缓冲器时可全部被归一化(例如，可全部为相同大小的数据分组)，从而允许帧缓冲器存储信号。然而，如果使用并置的帧缓冲器或者如果使用其他手段来确保非并置的缓冲器接收兼容的图像信号，则可省略步骤52。
在步骤54处，可读出图像信号并将其存储在图像存储装置42的帧缓冲器中。图像信号可通过列读出电路28a和28b以及通过数据接口40读出。
该过程可沿着线56重复，直到阵列20中的所有行已被读出并且相关联的信号被存储在帧缓冲器中。结合图3所述的任何所需读出方法(例如，在无切口的情况下在一个方向上读出所有行，使用切口并以镜像方式读出行，或使用切口并以异步方式读出行)或其他所需方法可与图4所述的步骤结合使用。图5中示出了示出可变时序对图像传感器16的帧速率的影响的曲线图。
如图5所示，阵列时序元件的数量与图像传感器16的帧速率之间的示例性关系由曲线58给出。阵列时序元件可以是接收不同时序信号的行的组。例如，可存在接收不同时序信号的三组行、接收不同时序信号的六组行、接收不同时序信号的十组或更多组行或者接收不同时序信号的八组或更少组行。一般来讲，阵列20可被分成接收不同时序信号的任何数量的元件。
如曲线58所示，使用的阵列时序元件越多，图像传感器的帧速率(帧/秒)越高。然而，图像传感器16的帧速率的大部分增加可发生在点a和点b处。点a和点b可对应于三个元件、六个元件或任何其他所需数量的元件。因此，可能期望使用对应于点a或点b的多个时序元件。然而，这仅仅是示例性的。一般来讲，可在阵列20中使用任何数量的时序元件。例如，阵列20中的每一行可具有唯一的时序，或者阵列20中可存在具有唯一的时序的三组或六组行。这样，图像传感器16的帧速率可相对于固定读出时序方案增加。
尽管已结合全局快门图像传感器描述了可变时间，但这仅仅是示例性的。如果需要，卷帘快门图像传感器可与相同的可变时序电路一起使用。
已经描述了各种实施方案，示出了具有可变读出时序电路的成像系统，该可变读出时序电路可降低图像传感器的帧速率。还描述了使用可变读出时序电路的各种方法。
根据一个实施方案，成像系统可包括：像素阵列，该像素阵列被布置成行和列并且被配置为响应于入射光而生成图像信号；可变时序电路，该可变时序电路被配置为以可变速率将输入驱动到像素阵列中的像素行；以及列输出电路，该列输出电路被配置为输出由该像素行中的该像素响应于该输入而生成的该图像信号。
根据一些实施方案，可变时序电路可被配置为基于给定行距列输出电路的距离来选择给定行的可变速率。
根据一些实施方案，可变时序电路可被配置为向像素阵列的至少两组行输出唯一速率。
根据一些实施方案，至少两组行中的第一组行可与列输出电路相距第一距离，至少两组行中的第二组行可与列输出电路相距第二距离，第二距离可大于第一距离，并且第一组行可被配置为以比第二组行快的速率读出。
根据一些实施方案，列输出电路可位于像素阵列的上端，第一组行可包括阵列的最上面的行，并且第二组像素可包括阵列的最下面的行。
根据一些实施方案，列输出电路可位于像素阵列的下端，第一组行可包括阵列的最下面的行，并且第二组像素可包括阵列的最上面的行。
根据一些实施方案，列输出电路可包括位于像素阵列的上端处的第一列输出电路，并且图像传感器还可包括位于像素阵列的下端处的第二列输出电路。
根据一些实施方案，像素阵列可包括切口，切口上方的图像像素可被配置为通过第一列输出电路读出，并且切口下方的图像像素可被配置为通过第二列输出电路读出。
根据一些实施方案，阵列的最上面的像素行和阵列的最下面的像素行可被配置为同时读出，并且阵列的上半部和下半部上与切口相邻的行可被配置为同时读出。
根据一些实施方案，阵列的最上面的像素行和阵列的下半部上与切口相邻的行可被配置为被驱动成同时被读出，并且阵列的最下面的像素行可被配置为被驱动成当阵列的上半部上与切口相邻的行被读出时被读出。
根据一些实施方案，成像系统还可包括被配置为存储像素行的输出的帧缓冲器，以及插置在帧缓冲器和列输出电路之间的数据接口。
根据一些实施方案，帧缓冲器可以是并置的帧缓冲器。
根据一些实施方案，帧缓冲器可以是非并置的帧缓冲器，并且像素行的输出可被配置为使用数据接口的全带宽通过数据接口。
根据一个实施方案，一种方法可包括利用行驱动器电路，使用包括图像像素的行和列的图像像素阵列来生成图像信号，基于该阵列中该行的位置生成具有可变时序的读出信号，通过列读出电路读出该像素行的该图像信号，并且将该图像信号存储在帧缓冲器中。
根据一些实施方案，该方法还可包括在通过列读出电路读出像素行的图像信号之后，通过数据接口读出图像信号。
根据一些实施方案，生成具有可变时序的读出信号可包括为阵列中的至少两组行生成具有唯一时序的读出信号。
根据一些实施方案，读出图像信号可包括沿向上或向下方向读出所有行。
根据一些实施方案，读出图像信号可包括在阵列的上部部分处朝向第一列电路读取切口上方的行，并且在阵列的下部部分处朝向第二列电路读取切口下方的行。
根据一个实施方案，一种成像系统可包括图像传感器和图像处理器。图像传感器可包括：图像像素阵列，该图像像素阵列包括被配置为生成图像信号的图像像素的行和列；列输出电路，该列输出电路被配置为输出由像素行中的像素生成的图像信号；行驱动器电路，该行驱动器电路被配置为将该图像信号从该行驱动到该列输出电路；可变时序电路，该可变时序电路被配置为以基于该阵列中给定行的位置确定的可变速率驱动该行驱动器电路；以及数据接口，该数据接口从该列读出电路接收该图像信号。图像处理器可包括帧缓冲器，该帧缓冲器被配置为在图像信号被读出时存储图像信号。
根据一些实施方案，可变时序电路可被配置为针对阵列中的至少三个不同组行以唯一速率驱动行驱动器电路。
根据一个实施方案，成像系统包括：像素阵列，该像素阵列被布置成行和列并且被配置为响应于入射光而生成图像信号；可变时序电路，该可变时序电路被配置为以可变速率将输入驱动到像素阵列中的像素行；以及列输出电路，该列输出电路被配置为输出由该像素行中的该像素响应于该输入而生成的该图像信号。
根据另一个实施方案，可变时序电路被配置为基于给定行距列输出电路的距离来为给定行选择可变速率，可变时序电路被配置为将唯一速率输出到像素阵列的至少两组行，该至少两组行中的第一组行距该列输出电路第一距离，该至少两组行中的第二组行距该列输出电路第二距离，该第二距离大于该第一距离，并且该第一组行被配置为以比该第二组行快的速率被读出。
根据另一个实施方案，列输出电路位于像素阵列的上端，其中第一组行包括阵列的最上面的行，并且其中第二组像素包括阵列的最下面的行。
根据另一个实施方案，列输出电路位于像素阵列的下端，第一组行包括阵列的最下面的行，并且第二组像素包括阵列的最上面的行。
根据另一个实施方案，列输出电路位于像素阵列的下端，第一组行包括阵列的最下面的行，并且第二组像素包括阵列的最上面的行。
根据另一个实施方案，可变时序电路被配置为基于给定行距列输出电路的距离来为给定行选择可变速率，可变时序电路被配置为将唯一速率输出到像素阵列的至少两组行，列输出电路是位于像素阵列的上端的第一列输出电路，并且图像传感器还包括位于像素阵列的下端的第二列输出电路。该像素阵列包括切口，该切口上方的图像像素被配置为通过该第一列输出电路读出，并且该切口下方的图像像素被配置为通过该第二列输出电路读出，阵列的最上面的像素行和阵列的最下面的像素行被配置为同时读出，并且阵列的上半部和下半部上与切口相邻的行被配置为同时被读出。
根据另一个实施方案，可变时序电路被配置为基于给定行距列输出电路的距离来为给定行选择可变速率，可变时序电路被配置为将唯一速率输出到像素阵列的至少两组行，列输出电路是位于像素阵列的上端的第一列输出电路，并且图像传感器还包括位于像素阵列的下端的第二列输出电路。该像素阵列包括切口，该切口上方的图像像素被配置为通过该第一列输出电路读出，并且该切口下方的图像像素被配置为通过该第二列输出电路读出，阵列的最上面的像素行和阵列下半部上与切口相邻的行被配置为被驱动成同时被读出，并且阵列的最下面的像素行被配置为被驱动成当阵列的上半部上与切口相邻的行被读出时被读出。
根据一个实施方案，一种方法包括利用行驱动器电路，使用包括图像像素的行和列的图像像素阵列生成图像信号，基于阵列中行的位置生成具有可变时序的读出信号，通过列读出电路读出像素行的图像信号，以及将图像信号存储在帧缓冲器中。
根据另一个实施方案，生成具有可变时序的读出信号包括为阵列中的至少两组行生成具有唯一时序的读出信号，并且读出图像信号包括沿向上或向下方向读取所有行。
根据另一个实施方案，生成具有可变时序的读出信号包括为阵列中的至少两组行生成具有唯一时序的读出信号，并且读出图像信号包括在阵列的上部部分处朝向第一列电路读取切口上方的行，并且在阵列的下部部分处朝向第二列电路读取切口下方的行。
根据一个实施方案，成像系统可包括：图像传感器，该图像传感器具有包括被配置为生成图像信号的图像像素的行和列的图像像素阵列；列输出电路，该列输出电路被配置为输出由像素行中的像素生成的图像信号；行驱动器电路，该行驱动器电路被配置为将该图像信号从该行驱动到该列输出电路；可变时序电路，该可变时序电路被配置为以基于该阵列中给定行的位置确定的可变速率驱动该行驱动器电路；以及数据接口，该数据接口从该列读出电路接收该图像信号。成像系统还可包括图像处理器，该图像处理器具有被配置为在图像信号被读出时存储图像信号的帧缓冲器。
上述内容仅仅为例示性的，并且可对所描述的实施方案进行各种修改。上述实施方案可单个实施或以任意组合方式实施。
1.一种成像系统，其特征在于，所述成像系统包括：
像素阵列，所述像素阵列以行和列布置并被配置成响应于入射光而产生图像信号；
可变时序电路，所述可变时序电路被配置为以可变速率将输入驱动到所述像素阵列中的像素行；和
列输出电路，所述列输出电路被配置为输出由所述像素行中的像素响应于所述输入而生成的所述图像信号。
2.根据权利要求1所述的成像系统，其中所述可变时序电路被配置为基于给定行距所述列输出电路的距离来为所述给定行选择所述可变速率，其中所述可变时序电路被配置为将唯一速率输出到所述像素阵列的至少两组行，其中所述至少两组行中的第一组行距所述列输出电路第一距离，其中所述至少两组行中的第二组行距所述列输出电路第二距离，其中所述第二距离大于所述第一距离，并且其中所述第一组行被配置为以比所述第二组行快的速率被读出。
3.根据权利要求2所述的成像系统，其中所述列输出电路位于所述像素阵列的上端，其中所述第一组行包括所述像素阵列的最上面的行，并且其中所述第二组行包括所述像素阵列的最下面的行。
4.根据权利要求2所述的成像系统，其中所述列输出电路位于所述像素阵列的下端，其中所述第一组行包括所述像素阵列的最下面的行，并且其中所述第二组行包括所述像素阵列的最上面的行。
5.根据权利要求3所述的成像系统，其中所述可变时序电路被配置为基于给定行距所述列输出电路的所述距离来为所述给定行选择所述可变速率，其中所述可变时序电路被配置为将唯一速率输出到所述像素阵列的至少两组行，其中所述列输出电路是位于所述像素阵列的上端的第一列输出电路，所述成像系统还包括：
位于所述像素阵列的下端处的第二列输出电路，其中所述像素阵列包括切口，其中所述切口上方的图像像素被配置为通过所述第一列输出电路被读出，并且其中所述切口下方的图像像素被配置为通过所述第二列输出电路被读出，其中所述像素阵列的最上面的像素行和所述像素阵列的最下面的像素行被配置为同时被读出，并且其中所述像素阵列的上半部和下半部上与所述切口相邻的行被配置为同时被读出。
6.根据权利要求3所述的成像系统，其中所述可变时序电路被配置为基于给定行距所述列输出电路的所述距离来为所述给定行选择所述可变速率，其中所述可变时序电路被配置为将唯一速率输出到所述像素阵列的至少两组行，其中所述列输出电路是位于所述像素阵列的上端的第一列输出电路，所述成像系统还包括：
位于所述像素阵列的下端的第二列输出电路，其中所述像素阵列包括切口，其中所述切口上方的图像像素被配置为通过所述第一列输出电路被读出，并且其中所述切口下方的图像像素被配置为通过所述第二列输出电路被读出，其中所述像素阵列的最上面的像素行和所述像素阵列的下半部上与所述切口相邻的行被配置为被驱动成同时被读出，并且其中所述像素阵列的最下面的像素行被配置为被驱动成当所述像素阵列的上半部上与所述切口相邻的行被读出时被读出。
7.一种用于以可变时序读出图像信号的方法，其特征在于，所述方法包括：
使用包括图像像素的行和列的图像像素阵列生成图像信号；
利用行驱动器电路，基于所述图像像素阵列中所述行的位置生成具有可变时序的读出信号；
通过列读出电路读出所述图像像素的行的所述图像信号；以及
将所述图像信号存储在帧缓冲器中。
8.根据权利要求7所述的方法，其中生成具有可变时序的所述读出信号包括针对所述图像像素阵列中的至少两组行生成具有唯一时序的所述读出信号，并且其中读出所述图像信号包括沿向上或向下方向读取所有所述行。
9.根据权利要求7所述的方法，其中生成具有可变时序的所述读出信号包括针对所述图像像素阵列中的至少两组行生成具有唯一时序的所述读出信号，并且其中读出所述图像信号包括在所述图像像素阵列的上部朝向第一列电路读取切口上方的行，并且在所述图像像素阵列的下部朝向第二列电路读取所述切口下方的行。
10.一种成像系统，其特征在于，所述成像系统包括：
图像传感器，所述图像传感器包括：
图像像素阵列，所述图像像素阵列包括被配置成产生图像信号的图像像素的行和列；
列输出电路，所述列输出电路被配置为输出由所述图像像素的行中的像素生成的所述图像信号；
行驱动器电路，所述行驱动器电路被配置为将所述图像信号从所述行驱动到所述列输出电路；
可变时序电路，所述可变时序电路被配置为以基于给定行在所述图像像素阵列中的位置确定的可变速率驱动所述行驱动器电路；和
数据接口，所述数据接口从所述列输出电路接收所述图像信号；和图像处理器，所述图像处理器包括：
帧缓冲器，所述帧缓冲器被配置为在所述图像信号被读出时存储所述图像信号。
技术总结