本实用新型涉及半导体器件领域，具体涉及一种低损耗和漏电的沟槽mos功率器件。
背景技术：
由于功率半导体器件的发展，许多电子设备的体积变得越来越小而效率却相应提高。而作为功率半导体器件主体之一的沟槽mos器件(沟槽式金属氧化物半导体场效应管)，是在平面vdmos的基础上发展起来的一种新型的垂直结构器件，虽然两者均属于高元胞密度器件，但是相比之下沟槽mos器件优势更为明显：如更低的导通电阻、开关损耗及更快的开关速度。近年来，沟槽mos器件已被广泛应用于锂电保护，电机驱动和交流/直流电源的同步整流等领域。
对于沟槽mos器件来讲，有几个关键的参数：击穿电压、栅源漏电和导通电阻。击穿电压体现了器件的阻断能力，栅源漏电体现了栅极的漏电流，而导通损耗则体现了器件的导通能力。理想情况下，一般的，总是希望在同样的击穿电压，较小导通损耗以及同样的栅源电压下，得到较小栅源漏电的沟槽mos器件。同时导通损耗的优化，也意味着能源的节约，所以这些都是领域内研究的重点。
技术实现要素：
针对现有技术的不足，本实用新型公开了一种低损耗和漏电的沟槽mos功率器件。
本实用新型所采用的技术方案如下：
一种低损耗和漏电的沟槽mos功率器件，包括多个沟槽mos器件单胞重复排列并联构成；每个单胞结构包括：
衬底；
设置于所述衬底表面的外延层；
设置于所述外延层内的沟槽；在沟槽的底部且位于外延层内的部分形成n型杂质的一次注入掺杂；
设置于所述沟槽侧壁的栅沟槽氧化层；在所述栅沟槽氧化层内部填充有栅极多晶硅层；在栅沟槽氧化层周边形成有p型轻掺杂的阱层；
设置于所述阱层上部且位于所述栅沟槽氧化层周边的n型重掺杂的源极区；
设置于所述外延层表面的层间介质层；
穿透所述层间介质层连接所述源极区的源极接触孔。
其进一步的技术方案为，所述沟槽底部为圆滑的半圆形结构。
其进一步的技术方案为，所述沟槽的宽度为0.18～0.28um，深度为1.4～1.8um。
其进一步的技术方案为，所述栅沟槽氧化层的厚度为80～90nm。
其进一步的技术方案为，一次注入掺杂的杂质浓度为1.5～2.5e12/cm2。
其进一步的技术方案为，一次注入掺杂的杂质离子的性质和外延层的杂质离子的性质为同一导电类型。
本实用新型的有益效果如下：
沟槽mos器件的整个导通损耗为rds(on)＝rn(源区损耗) rch(沟道损耗) ra(积累区损耗) rd(外延层损耗) rs(sub损耗)，而本实用新型直接对沟槽底部的外延层部分做同类型的离子注入，降低了rd(外延层损耗)，从而降低了产品15％的导通损耗，提高了产品的竞争力。
进一步的，本实用新型还对沟槽的底部做形貌优化处理(roundingetch)，并直接利用了沟槽底部的外延层部分进行一次注入参杂。使得其在保持同样击穿电压的情况下，既降低了栅源漏电流，又降低了15％的导通损耗，大大提高了产品的竞争力。这是由于使用刻蚀工艺在外延层中形成的纵向结构的沟槽底部做了平滑处理，使其圆滑的半圆形结构，从而减弱了沟槽底部边角处的电场分布，降低了栅源漏电流。
本实用新型的结构简单巧妙，没有做其他材料或结构上的改变，简洁明了，易于实现。
附图说明
图1为衬底和外延层的淀积以及硬掩膜层的生长和光刻的示意图。
图2为去除光刻胶后的硬掩模层的示意图。
图3为用硬掩模层做掩蔽刻蚀后的沟槽的示意图。
图4为对沟槽底部的形貌做再优化处理之后的示意图。
图5为在沟槽底部进行离子注入的示意图。
图6为去除硬掩模并形成牺牲氧化层的示意图。
图7为去除牺牲氧化层后形成栅沟槽氧化层的示意图。
图8为栅极多晶硅填充并回刻后的示意图。
图9为形成p型阱层的示意图。
图10为形成源极区的示意图。
图11是层间介质层和源极接触孔的示意图。
图中：101、衬底；102、外延层；103、沟槽；104、半圆形结构；105、一次注入参杂；106、栅沟槽氧化层；107、栅极多晶硅层；108、阱层；109、源极区；110、层间介质层；111、源极接触孔；201、硬掩模层；301、光刻胶；401、牺牲氧化层。
具体实施方式
下面结合附图，说明本实用新型的具体实施方式。
图11是层间介质层和源极接触孔的示意图。图11显示了在沟槽mos器件的制造工艺结束后所形成的沟槽mos器件的示意图。参考图11，器件结构包括：
衬底101，在衬底101表面形成外延层102。在本实施例中，衬底为n 型，外延层为n-型。
外延层102内有沟槽103。对沟槽103的底部且位于n-型外延层102内的部分一次注入掺杂105。在本实施例中，一次注入掺杂105为n型参杂。
在沟槽104侧壁设置有栅沟槽氧化层106。在栅沟槽氧化层106内部填充有栅极多晶硅层107，且栅极多晶硅层107的上表面低于沟槽103的上端。
在栅沟槽氧化层106周边形成有的p型轻掺杂阱层108。
在p型轻掺杂阱层108上部且位于栅沟槽氧化层106周边的部位形成n型重掺杂的源极区109。在n-型外延层102表面设置有层间介质层110。
源极接触孔111穿透层间介质层110并连接源极区109。
优选的，沟槽103的底部是优化为圆滑状的半圆形结构104。在图11所示的结构中，由于使用刻蚀工艺在沟槽103的底部做了底部优化，使其成为圆滑的半圆形结构104，从而减弱了沟槽103底部边角处的电场分布，降低了栅源漏电流。在具体的实施例中，栅源电压20v下的栅源漏电流在经过沟槽103底部的圆滑处理后，可以减少10％。
优选的，trench沟槽103的宽度为0.18～0.28um，深度为1.4～1.8um。
优选的，栅沟槽氧化层106的厚度为80～90nm。
优选的，一次注入掺杂105的杂质浓度为1.5～2.5e12/cm2。
优选的，如上述实施例所述，一次注入掺杂105的杂质离子的性质和外延层的杂质离子的性质为同一导电类型。沟槽mos器件的整个导通损耗为rds(on)＝rn(源区损耗) rch(沟道损耗) ra(积累区损耗) rd(外延层损耗) rs(sub损耗)。本实用新型直接对沟槽103底部的外延层102部分做同类型的离子注入，降低了rd(外延层损耗)，在正向导通压降基本无变化的情况下，可降低了产品15％的导通损耗。
本实用新型所述的器件的制备方法是：
步骤s1.形成衬底101和衬底101之上的外延层102。在本实施例中，衬底101为n 型，外延层102为n-型。
步骤s2.使用淀积工艺在n-型外延层102表面淀积一层硬掩模层201，即二氧化硅，在硬掩模层201表面涂覆光刻胶301并在光刻胶301表面形成trench沟槽图形。图1为衬底和外延层的淀积以及硬掩膜层的生长和光刻的示意图，图1示出了实施步骤s1和步骤s2之后的器件结构。
步骤s3.在硬掩模层201表面利用光刻技术，用光刻胶301做阻挡，刻蚀硬掩模层201。
步骤s4.使用清洗工艺，去除硬掩模层201表面的光刻胶301，利用已经刻蚀好的硬掩模层201做掩蔽，刻蚀外延层102，在外延层102之内形成沟槽103；图2为去除光刻胶后的硬掩模层的示意图，图2示出了去除光刻胶301的硬掩模层201之上的图形。图3为用硬掩模层做掩蔽刻蚀后的沟槽的示意图。图3示出了外延层102之内所刻蚀的沟槽103。其特征尺寸为0.25um，深度为1.5um。
优选的，在步骤s4之后增加再刻蚀工艺，对沟槽103底部的形貌做再优化处理，使之成为圆滑的、线条更平滑的半圆形结构104。图4为对沟槽底部的形貌做再优化处理之后的示意图。如图4所示，沟槽103的底部为圆滑状。
步骤s5.使用清洗工艺，去除步骤s4的刻蚀的生成物和硅渣后，直接利用步骤s3中已刻蚀好的硬掩模层201做掩蔽，对沟槽103底部做一次注入掺杂105。优选的，一次注入掺杂105的杂质浓度为1.5～2.5e12/cm2。优选的，一次注入掺杂105的杂质离子的性质和外延层2的杂质离子的性质为同一导电类型，也即一次注入参杂使用n型杂质。图5为在沟槽底部进行离子注入的示意图。
步骤s6.去除硬掩模层201后形成牺牲氧化层401。之后去除牺牲氧化层401并使用扩散工艺，形成沟槽103侧壁的栅沟槽氧化层106。图6为去除硬掩模并形成牺牲氧化层的示意图，图7为去除牺牲氧化层后形成栅沟槽氧化层的示意图。步骤s6可参考图6、图7。
步骤s7.使用淀积工艺，在栅沟槽氧化层106内部填充栅极多晶硅层107并做回刻，使得充栅极多晶硅层107低于沟槽103的顶端。图8为栅极多晶硅填充并回刻后的示意图。
步骤s8.使用注入工艺，对器件整个平面做p型轻掺杂并退火，形成阱层108。图9为形成p型阱层的示意图。
步骤s9.使用光刻工艺，露出源区并进行n型重掺杂并退火，形成源极区109。图10为形成源极区的示意图。
步骤s10.使用淀积工艺，在整个器件表面淀积层间介质层110。
步骤s11.使用光刻和刻蚀工艺，形成穿透层间介质层110连接源极区109的源极接触孔111。图11是层间介质层和源极接触孔的示意图。
在步骤s11之后，还有金属层和钝化层的制造步骤，这些步骤都属于半导体器件制造领域常规的制程，这里不再赘述。
从产品测试数据可以看出，本实用新型所述的器件，在正向导通压降基本无变化的同时，可以使得导通损耗减少15％，如果使用优选的方案，即在步骤s4之后增加刻蚀工艺，对沟槽103底部的形貌做再优化处理，使之成为圆滑的、线条更平滑的半圆形结构104，20v下的栅源漏电流可以减少10％。
以上描述是对本实用新型的解释，不是对实用新型的限定，本实用新型所限定的范围参见权利要求，在不违背本实用新型的基本结构的情况下，本实用新型可以作任何形式的修改。
1.一种低损耗和漏电的沟槽mos功率器件，其特征在于，包括多个沟槽mos器件单胞重复排列并联构成；每个单胞结构包括：
衬底(101)；
设置于所述衬底(101)表面的外延层(102)；
设置于所述外延层(102)内的沟槽(103)；在沟槽(103)的底部且位于外延层(102)内的部分形成n型杂质的一次注入掺杂(105)；
设置于所述沟槽(103)侧壁的栅沟槽氧化层(106)；在所述栅沟槽氧化层(106)内部填充有栅极多晶硅层(107)；在栅沟槽氧化层(106)周边形成有p型轻掺杂的阱层(108)；
设置于所述阱层(108)上部且位于所述栅沟槽氧化层(106)周边的n型重掺杂的源极区(109)；
设置于所述外延层(102)表面的层间介质层(110)；
穿透所述层间介质层(110)连接所述源极区(109)的源极接触孔(111)。
2.根据权利要求1所述的低损耗和漏电的沟槽mos功率器件，其特征在于，所述沟槽(103)底部为圆滑的半圆形结构(104)。
3.根据权利要求1所述的低损耗和漏电的沟槽mos功率器件，其特征在于，所述沟槽(103)的宽度为0.18～0.28um，深度为1.4～1.8um。
4.根据权利要求1所述的低损耗和漏电的沟槽mos功率器件，其特征在于，所述栅沟槽氧化层(106)的厚度为80～90nm。
5.根据权利要求1所述的低损耗和漏电的沟槽mos功率器件，其特征在于，一次注入掺杂(105)的杂质离子的性质和外延层(102)的杂质离子的性质为同一导电类型。
技术总结