本实用新型的构思涉及包括线识别部的半导体器件。
背景技术：
随着半导体器件被高度集成，彼此平行的多个布线在衬底上被提供在同一高度处。由于布线数量的增加，检查选自所述多个布线之中的一个布线的位置越来越困难。例如，准确地识别选自彼此平行的多个位线之中的一个位线的位置的操作对应于非常困难的操作。
技术实现要素：
本公开的示例性实施方式提供了使彼此平行的多个布线中的每个的位置能够被容易地识别的半导体器件。
根据本公开的实施方式的一种半导体器件可以包括堆叠结构，该堆叠结构在衬底上包括多个绝缘层和多个电极层。可以提供延伸穿过堆叠结构的多个沟道结构。可以提供第一布线组，其在堆叠结构上包括多个第一水平布线。所述多个第一水平布线可以彼此平行地在第一方向上排列。所述多个第一水平布线中的每个可以在与第一方向交叉的第二方向上延伸。所述多个第一水平布线中的每个可以连接到所述多个沟道结构中的对应一个。可以提供第二布线组，其在堆叠结构上包括多个第二水平布线。所述多个第二水平布线可以彼此平行地在第一方向上排列。所述多个第二水平布线中的每个可以在第二方向上延伸。所述多个第二水平布线中的每个可以连接到所述多个沟道结构中的对应一个。可以提供第一线识别部，其在第一布线组与第二布线组之间。所述多个绝缘层和所述多个电极层可以在与第一方向和第二方向交叉的第三方向上交替地堆叠。所述多个沟道结构中的每个可以在第三方向上延伸。
根据本公开的实施方式的一种半导体器件可以包括第一布线组，该第一布线组包括在衬底上的多个第一水平布线。所述多个第一水平布线可以彼此平行地在第一方向上排列。所述多个第一水平布线中的每个可以在与第一方向交叉的第二方向上延伸。可以提供第二布线组，其在衬底上包括多个第二水平布线。所述多个第二水平布线可以彼此平行地在第一方向上排列。所述多个第二水平布线中的每个可以在第二方向上延伸。可以提供线识别部，其在第一布线组与第二布线组之间。线识别部可以被限定在重叠区域中，该重叠区域在所述多个第一水平布线之中最靠近该线识别部的一个第一水平布线与所述多个第二水平布线之中最靠近该线识别部的一个第二水平布线之间。
根据本公开的实施方式的一种半导体器件可以包括在衬底上的源极线。可以提供堆叠结构，其在源极线上包括多个绝缘层和多个电极层。可以提供穿过堆叠结构并接触源极线的多个沟道结构。可以提供第一布线组，其在堆叠结构上包括多个第一水平布线。所述多个第一水平布线可以彼此平行地在第一方向上排列。所述多个第一水平布线中的每个可以在与第一方向交叉的第二方向上延伸。所述多个第一水平布线中的每个可以连接到所述多个沟道结构中的对应一个。可以提供第二布线组，其在堆叠结构上包括多个第二水平布线。所述多个第二水平布线可以彼此平行地在第一方向上排列。所述多个第二水平布线中的每个可以在第二方向上延伸。所述多个第二水平布线中的每个可以连接到所述多个沟道结构中的对应一个。可以提供第一线识别部，其在第一布线组与第二布线组之间。可以提供第三布线组，其在衬底上包括多个第三水平布线。所述多个第三水平布线可以彼此平行地在第二方向上排列。所述多个第三水平布线中的每个可以在第一方向上延伸。所述多个第三水平布线中的每个可以连接到所述多个电极层中的对应一个。可以提供第四布线组，其在衬底上包括多个第四水平布线。所述多个第四水平布线可以彼此平行地在第二方向上排列。所述多个第四水平布线中的每个可以在第一方向上延伸。所述多个第四水平布线中的每个可以连接到所述多个电极层中的对应一个。所述多个绝缘层和所述多个电极层可以在与第一方向和第二方向交叉的第三方向上交替地堆叠。所述多个沟道结构中的每个可以在第三方向上延伸。
附图说明
图1和图2是用于描述根据本公开的实施方式的半导体器件的示意图。
图3至图8是示出图1的一些元件的俯视图。
图9和图10是用于描述根据本公开的实施方式的半导体器件的剖视图。
图11至图13是示出图9的一些元件的局部视图。
图14至图16是示出图9的部分的放大图。
图17和图18是用于描述根据本公开的实施方式的半导体器件的剖视图。
图19和图20是用于描述根据本公开的实施方式的半导体器件的示意图。
具体实施方式
图1和图2是用于描述根据本公开的实施方式的半导体器件的示意图。图1可以是详细示出图2的部分8的放大图。图3至图8是示出图1的一些元件的俯视图。图9是用于描述根据本公开的实施方式的半导体器件的沿图1的线1-1'截取的剖视图，图10是沿图1的线2-2'截取的剖视图。图11至图13是示出图9的一些元件的局部视图。图14至图16是示出图9的部分36、37和38的放大图。图17是用于描述根据本公开的实施方式的半导体器件的沿图1的线3-3'截取的剖视图，图18是沿图1的线4-4'截取的剖视图。根据本公开的实施方式的半导体器件可以包括三维(3d)闪存，诸如垂直nand(vnand)闪存。
参照图1，根据本公开的实施方式的半导体器件可以包括页缓冲器202、列解码器204、行解码器304、包括多个第一水平布线b1的第一布线组211、包括多个第二水平布线b2的第二布线组212、多个第一线识别部255、包括多个第三水平布线x3的第三布线组313、包括多个第四水平布线x4的第四布线组314以及多个第二线识别部356。在实施方式中，多个第一线识别部255和多个第二线识别部356中的每个可以对应于计数图案或辨别物。多个第一水平布线b1和多个第二水平布线b2中的每个可以对应于位线。多个第一线识别部255中的每个可以是位线计数图案。
多个第一水平布线b1和多个第二水平布线b2可以彼此平行地在第一方向d1上排列。可以限定与第一方向d1交叉的第二方向d2。在实施方式中，第二方向d2可以垂直于第一方向d1。多个第一水平布线b1和多个第二水平布线b2中的每个可以在第二方向d2上延伸。
在实施方式中，多个第一水平布线bl和多个第二水平布线b2中的每个可以具有基本相同的宽度。第一布线组211可以包括2至10,000个第一水平布线b1。例如，第一布线组211可以包括约2,000个第一水平布线b1。第二布线组212可以包括约2至10,000个第二水平布线b2。例如，第二布线组212可以包括约2,000个第二水平布线b2。
选自多个第一线识别部255之中的一个第一线识别部255可以设置在第一布线组211与第二布线组212之间。选自多个第一线识别部255之中的一个第一线识别部255可以设置在多个第一水平布线b1与多个第二水平布线b2之间。选自多个第一线识别部255之中的一个第一线识别部255可以设置在第一重叠区域中，该第一重叠区域在多个第一水平布线b1之中最靠近所述一个第一线识别部255的一个第一水平布线b1与多个第二水平布线b2之中最靠近所述一个第一线识别部255的一个第二水平布线b2之间。选自多个第一线识别部255的一个第一线识别部255可以被限定在第一重叠区域中并且可以不突出到第一重叠区域之外。
第一布线组211和第二布线组212可以在第二方向d2上与页缓冲器202相邻设置。页缓冲器202可以在第二方向d2上与列解码器204相邻设置。多个第一水平布线b1和多个第二水平布线b2中的每个可以连接到页缓冲器202。多个第一线识别部255可以不连接到页缓冲器202。
第一布线组211和第二布线组212可以在第一方向d1上与第三布线组313和第四布线组314相邻设置。多个第三水平布线x3和多个第四水平布线x4可以彼此平行地在第二方向d2上排列。多个第三水平布线x3和多个第四水平布线x4中的每个可以在第一方向d1上延伸。在实施方式中，多个第三水平布线x3和多个第四水平布线x4中的每个可以具有基本相同的宽度。
选自多个第二线识别部356之中的一个第二线识别部356可以设置在第三布线组313与第四布线组314之间。选自多个第二线识别部356之中的一个第二线识别部356可以设置在多个第三水平布线x3与多个第四水平布线x4之间。选自多个第二线识别部356之中的一个第二线识别部356可以设置在第二重叠区域中，该第二重叠区域在多个第三水平布线x3之中最靠近所述一个第二线识别部356的一个第三水平布线x3与多个第四水平布线x4之中最靠近所述一个第二线识别部356的一个第四水平布线x4之间。选自多个第二线识别部356之中的一个第二线识别部356可以被限定在第二重叠区域中并且可以不突出到第二重叠区域之外。
第三布线组313和第四布线组314可以在第一方向d1上与行解码器304相邻设置。多个第三水平布线x3和多个第四水平布线x4中的每个可以连接到行解码器304。多个第二线识别部356可以不连接到行解码器304。
参照图2，根据本公开的实施方式的半导体器件可以包括存储单元阵列100、页缓冲器202、列解码器204和行解码器304。如图1所示，第一布线组211、第二布线组212、第三布线组313和第四布线组314可以设置在存储单元阵列100中。
存储单元阵列100可以在第一方向dl上与行解码器304相邻设置。存储单元阵列100可以在第二方向d2上与列解码器204相邻设置且其间设置有页缓冲器202。在实施方式中，列解码器204可以对应于y解码器。页缓冲器202可以包括多个感测放大器。行解码器304可以对应于x解码器或字线解码器。
参照图3至图8，多个第一线识别部255和多个第二线识别部356中的每个可以具有如图3所示的条形状、如图4所示的包括多个块的形状、如图5所示的包括条形状和多个空的空间的组合的形状、如图6和图7所示的包括其间具有用于连接的连接部分的多个块的形状、如图8所示的链形状、或诸如其组合的各种尺寸和形状。
参照图9，根据本公开的实施方式的半导体器件可以包括衬底51、下水平布线71、连接电极层73、支撑部75、堆叠结构85、多个沟道结构99、第一上绝缘层103、第二上绝缘层105、第三上绝缘层106、多个位插塞(bitplug)107、多个第一水平布线b1、多个第二水平布线b2和多个第一线识别部255。堆叠结构85可以包括交替且重复地堆叠的多个电极层81和多个绝缘层83。
多个电极层81和多个绝缘层83可以在与第一方向d1和第二方向d2交叉的第三方向d3上交替地堆叠。在实施方式中，第三方向d3可以垂直于第一方向d1和第二方向d2。多个沟道结构99中的每个可以在第三方向d3上延伸。多个第一水平布线b1和多个第二水平布线b2中的每个可以经由多个位插塞107连接到多个沟道结构99中的对应的至少一个。多个第一线识别部255可以不电连接到多个沟道结构99。多个第一线识别部255可以与多个沟道结构99绝缘。第一上绝缘层103和第二上绝缘层105可以设置在多个第一线识别部255与多个沟道结构99之间。
在实施方式中，多个第一水平布线b1可以具有第一节距pl。多个第一水平布线b1中的每个可以具有基本相同的第一水平宽度w1。多个第一水平布线b1可以在其间具有第一间隔d11。第一节距p1可以由第一水平宽度w1和第一间隔d11之和表示。多个第二水平布线b2可以具有第二节距p2。多个第二水平布线b2中的每个可以具有基本相同的第二水平宽度w2。多个第二水平布线b2可以在其间具有第二间隔d22。第二节距p2可以由第二水平宽度w2和第二间隔d22之和表示。在实施方式中，第二水平宽度w2可以与第一水平宽度w1基本相同。第二节距p2可以与第一节距p1基本相同。
多个第一线识别部255可以设置在与多个第一水平布线b1和多个第二水平布线b2基本相同的高度处。多个第一线识别部255、多个第一水平布线b1和多个第二水平布线b2可以包括基本上同时形成的相同材料。多个第一线识别部255、多个第一水平布线b1和多个第二水平布线b2中的每个可以具有基本相同的厚度(例如，在第三方向d3上的长度)。多个第一线识别部255、多个第一水平布线b1和多个第二水平布线b2可以包括金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅、或诸如其组合的导电层。多个第一线识别部255、多个第一水平布线b1和多个第二水平布线b2的顶表面可以基本上彼此共面。多个第一线识别部255、多个第一水平布线b1和多个第二水平布线b2的底表面可以基本上彼此共面。
在实施方式中，多个第一线识别部255可以包括与多个第一水平布线bl和多个第二水平布线b2的材料不同的材料。多个第一线识别部255可以包括空的空间。多个第一线识别部255和第三上绝缘层106可以包括同时形成的相同材料。多个第一线识别部255可以包括绝缘层。
多个第一线识别部255中的每个可以具有第三水平宽度w3。第三水平宽度w3可以大于第一水平宽度w1或第二水平宽度w2。第三水平宽度w3可以是第一水平宽度w1和第二水平宽度w2中的每个的2至20倍。例如，第三水平宽度w3可以为约300nm。选自多个第一线识别部255之中的一个第一线识别部255和多个第一水平布线b1之中最靠近所述一个第一线识别部255的一个第一水平布线b1可以在其间具有第三间隔d31。第三间隔d31可以与第一间隔d11基本相同。选自多个第一线识别部255之中的一个第一线识别部255和多个第二水平布线b2之中最靠近所述一个第一线识别部255的一个第二水平布线b2可以在其间具有第四间隔d32。第四间隔d32可以与第二间隔d22基本相同。在实施方式中，第一间隔d11、第二间隔d22、第三间隔d31和第四间隔d32可以基本相同。
在实施方式中，下水平布线71可以对应于源极线或公共源极线(csl)。多个电极层81中邻近堆叠结构85的最下端的至少一个和多个电极层81中邻近堆叠结构85的最上端的至少一个可以均对应于栅极诱导漏极泄漏(gidl)控制线。多个电极层81中的一些可以均对应于字线或虚设字线。多个电极层81中邻近堆叠结构85的最下端并设置在gidl控制线与字线之间(例如，在第三方向d3上)的至少一个可以对应于地选择线(gsl)。多个电极层81中邻近堆叠结构85的最上端并设置在gidl控制线与字线之间(例如，在第三方向d3上)的至少一个可以对应于串选择线(ssl)。
下水平布线71可以形成在衬底51上。衬底51可以包括诸如硅晶片的半导体衬底。下水平布线71可以包括单层或多层。下水平布线71可以包括金属、金属氮化物、金属硅化物、金属氧化物、导电碳、多晶硅或其组合。例如，下水平布线71可以包括掺杂的多晶硅层。在实施方式中，下水平布线71可以通过将n型或p型杂质注入到衬底51中而形成。连接电极层73和支撑部75可以形成在下水平布线71上。连接电极层73可以设置在下水平布线71与支撑部75之间。
堆叠结构85可以设置在支撑部75上。多个电极层81可以包括金属、金属氮化物、金属硅化物、金属氧化物、导电碳、多晶硅或其组合。多个绝缘层83可以包括硅氧化物、硅氮化物、硅氮氧化物、硅硼氮化物(sibn)、硅碳氮化物(sicn)、低k电介质、高k电介质或其组合。例如，多个绝缘层83可以包括硅氧化物。多个沟道结构99中的每个可以穿过堆叠结构85、支撑部75和连接电极层73，并且可以延伸到下水平布线71的内部以接触下水平布线71。
第一上绝缘层103可以形成在堆叠结构85上。第二上绝缘层105可以形成在第一上绝缘层103上。可以形成穿过第二上绝缘层105和第一上绝缘层103并接触多个沟道结构99的多个位插塞107。多个第一水平布线b1、多个第二水平布线b2和多个第一线识别部255可以形成在第二上绝缘层105上。覆盖多个第一水平布线b1、多个第二水平布线b2和多个第一线识别部255的第三上绝缘层106可以形成在第二上绝缘层105上。
多个位插塞107可以包括金属、金属氮化物、金属硅化物、金属氧化物、导电碳、多晶硅或其组合。第一上绝缘层103、第二上绝缘层105和第三上绝缘层106可以包括硅氧化物、硅氮化物、硅氮氧化物、sibn、sicn、低k电介质、高k电介质或其组合。
参照图10，根据本公开的实施方式的半导体器件可以包括衬底51、下水平布线71、连接电极层73、支撑部75、堆叠结构85、多个隔离图案89、多个沟道结构99、第一上绝缘层103、第二上绝缘层105、第三上绝缘层106、多个位插塞107和多个第一水平布线b1。
多个隔离图案89中的每个可以在第三方向d3上延伸。多个隔离图案89中的每个可以穿过第一上绝缘层103、堆叠结构85、支撑部75和连接电极层73，并且可以延伸到下水平布线71的内部。多个隔离图案89可以包括硅氧化物、硅氮化物、硅氮氧化物、sibn、sicn、低k电介质、高k电介质或其组合。
参照图11，可以设置穿过堆叠结构85的多个沟道结构99。第一上绝缘层103可以覆盖堆叠结构85和多个沟道结构99。第二上绝缘层105可以设置在第一上绝缘层103上。第一线识别部255可以布置在第二上绝缘层105上。第一线识别部255可以不电连接到多个沟道结构99。第一线识别部255可以与多个沟道结构99绝缘。第一上绝缘层103和第二上绝缘层105可以设置在第一线识别部255与多个沟道结构99之间。
参照图12，第一上绝缘层103可以设置在堆叠结构85上。第二上绝缘层105可以设置在第一上绝缘层103上。第一线识别部255可以设置在第二上绝缘层105上。可以在衬底51与第一线识别部255之间省略多个沟道结构(图11的99)。第一线识别部255可以不电连接到多个电极层81。第一线识别部255可以与多个电极层81绝缘。
参照图13，可以设置穿过第一上绝缘层103、堆叠结构85、支撑部75和连接电极层73并延伸到下水平布线71的内部的第一虚设接触插塞287。第一虚设接触插塞287可以直接接触下水平布线71。可以设置围绕第一虚设接触插塞287的侧表面的接触间隔物286。接触间隔物286可以设置在多个电极层81与第一虚设接触插塞287之间。接触间隔物286可以提供多个电极层81与第一虚设接触插塞287之间的绝缘结构。
可以设置穿过第二上绝缘层105并接触第一虚设接触插塞287的第二虚设接触插塞288。接触第二虚设接触插塞288的第一线识别部255可以设置在第二上绝缘层105上。第一线识别部255可以经由第二虚设接触插塞288和第一虚设接触插塞287电连接到下水平布线71。
接触间隔物286可以包括硅氧化物、硅氮化物、硅氮氧化物、sibn、sicn、低k电介质、高k电介质或其组合。第一虚设接触插塞287和第二虚设接触插塞288中的每个可以包括金属、金属氮化物、金属硅化物、金属氧化物、导电碳、多晶硅或其组合。
参照图14，沟道结构99可以包括芯图案97、围绕芯图案97的外部的沟道层96、围绕沟道层96的外部的信息存储图案95和在沟道层96上的位垫(bitpad)98。信息存储图案95可以包括围绕沟道层96的外部的隧道绝缘层91、围绕隧道绝缘层91的外部的电荷存储层92和围绕电荷存储层92的外部的阻挡层93。在如图14所示的图9的部分36中，沟道结构99可以穿过电极层81和多个绝缘层83。位插塞107可以穿过第一上绝缘层103并且可以接触沟道结构99的位垫98。
隧道绝缘层91可以包括诸如硅氧化物的绝缘层。电荷存储层92可以包括诸如硅氮化物的绝缘层。阻挡层93可以包括硅氧化物、硅氮化物、硅氮氧化物、sibn、sicn、低k电介质、高k电介质或其组合。沟道层96可以包括多晶硅、非晶硅、单晶硅、或诸如其组合的半导体层。芯图案97可以包括硅氧化物、硅氮化物、硅氮氧化物、sibn、sicn、低k电介质、高k电介质或其组合。位垫98可以包括金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅、或诸如其组合的导电层。
参照图15，多个电极层81和多个绝缘层83可以重复且交替地堆叠。沟道结构99可以穿过多个电极层81和多个绝缘层83。沟道结构99可以包括芯图案97、沟道层96和信息存储图案95。信息存储图案95可以包括隧道绝缘层91、电荷存储层92和阻挡层93。
参照图16，连接电极层73可以设置在下水平布线71与支撑部75之间。绝缘层83可以设置在支撑部75上。沟道结构99可以穿过绝缘层83和支撑部75并且可以延伸到下水平布线71的内部。连接电极层73可以穿过信息存储图案95的侧表面，并且可以直接接触沟道层96的侧表面。沟道结构99的最下端可以设置在高于下水平布线71的底表面的高度处。沟道层96可以经由连接电极层73电连接到下水平布线71。
参照图17，根据本公开的实施方式的半导体器件可以包括衬底51、下水平布线71、连接电极层73、连接模制层73m、支撑部75、第一下绝缘层76、第二下绝缘层77、掩埋绝缘图案78、堆叠结构85、层间绝缘层86、多个沟道结构99、第一上绝缘层103、第二上绝缘层105、第三上绝缘层106、多个位插塞107、第一接触插塞307、第二接触插塞308、第三接触插塞309、多个第一水平布线b1、多个第二水平布线b2和第三水平布线x3。连接电极层73和连接模制层73m可以构成连接布线层73和73m。
下水平布线71和第一下绝缘层76可以形成在衬底51上。下水平布线71和第一下绝缘层76的顶表面可以基本上彼此共面。连接模制层73m、连接电极层73、支撑部75、第二下绝缘层77和掩埋绝缘图案78可以形成在下水平布线71和第一下绝缘层76上。
连接模制层73m可以包括相对于下水平布线71和支撑部75具有蚀刻选择性的材料。连接模制层73m可以包括下模制层73l、在下模制层73l上的上模制层73u以及在下模制层73l与上模制层73u之间的中间模制层73c。中间模制层73c可以包括相对于下模制层73l和上模制层73u具有蚀刻选择性的材料。例如，下模制层73l和上模制层73u中的每个可以包括硅氧化物。中间模制层73c可以包括硅氮化物。
支撑部75可以覆盖连接模制层73m和连接电极层73。支撑部75的一些部分可以穿过连接模制层73m和连接电极层73，并且可以直接接触下水平布线71的顶表面。支撑部75可以直接接触连接模制层73m的顶表面和侧表面以及连接电极层73的顶表面和侧表面。第二下绝缘层77可以接触支撑部75的侧表面和连接模制层73m的侧表面。掩埋绝缘图案78可以形成在支撑部75上。
支撑部75、第二下绝缘层77和掩埋绝缘图案78的顶表面可以在基本相同的平面上暴露。第一下绝缘层76、第二下绝缘层77和掩埋绝缘图案78中的每个可以包括硅氧化物、硅氮化物、硅氮氧化物、sibn、sicn、低k电介质、高k电介质或其组合。在实施方式中，支撑部75可以包括多晶硅层。连接电极层73可以包括金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅、或诸如其组合的导电层。
堆叠结构85和层间绝缘层86可以形成在支撑部75、第二下绝缘层77和掩埋绝缘图案78上。层间绝缘层86可以设置在堆叠结构85的侧表面上。层间绝缘层86可以包括硅氧化物、硅氮化物、硅氮氧化物、sibn、sicn、低k电介质、高k电介质或其组合。
第一上绝缘层103、第二上绝缘层105和第三上绝缘层106可以依次堆叠在堆叠结构85和层间绝缘层86上。第一接触插塞307可以穿过第一上绝缘层103和层间绝缘层86，并且可以接触多个电极层81中的对应一个。第二接触插塞308可以穿过第二上绝缘层105，并且可以接触第一接触插塞307。第三接触插塞309可以穿过第三上绝缘层106，并且可以接触第二接触插塞308。第三水平布线x3可以设置在第三上绝缘层106上，并且可以接触第三接触插塞309。第三水平布线x3可以经由第三接触插塞309、第二接触插塞308和第一接触插塞307连接到多个电极层81中的对应一个。第一接触插塞307、第二接触插塞308、第三接触插塞309和第三水平布线x3中的每个可以包括金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅、或诸如其组合的导电层。
第三水平布线x3可以形成在与多个第一水平布线b1和多个第二水平布线b2不同的高度处。第三水平布线x3可以形成在高于多个第一水平布线b1和多个第二水平布线b2的高度处。在实施方式中，第三水平布线x3可以形成在第三上绝缘层106上。多个第一水平布线b1和多个第二水平布线b2可以形成在第三上绝缘层106中。
参照图18，根据本公开的实施方式的半导体器件可以包括衬底51、第一下绝缘层76、第二下绝缘层77、层间绝缘层86、第一上绝缘层103、第二上绝缘层105、第三上绝缘层106、包括多个第三水平布线x3的第三布线组313、包括多个第四水平布线x4的第四布线组314、以及多个第二线识别部356。
多个第三水平布线x3、多个第四水平布线x4和多个第二线识别部356可以形成在第三上绝缘层106上。多个第三水平布线x3中的每个可以具有基本相同的水平宽度(例如，在第二方向d2上的长度)。多个第三水平布线x3可以在其间具有基本相同的间隔(例如，每个第三水平布线x3与相邻第三水平布线x3间隔开的在第二方向d2上的长度)。多个第四水平布线x4中的每个可以具有基本相同的水平宽度(例如，在第二方向d2上的长度)。多个第四水平布线x4可以在其间具有基本相同的间隔(例如，每个第四水平布线x4与相邻第四水平布线x4间隔开的在第二方向d2上的长度)。在实施方式中，多个第三水平布线x3可以(例如，在第二方向d2上)具有与多个第四水平布线x4基本相同的节距。
多个第二线识别部356可以设置在与多个第三水平布线x3和多个第四水平布线x4基本相同的高度处。多个第二线识别部356、多个第三水平布线x3和多个第四水平布线x4可以包括基本上同时形成的相同材料。多个第二线识别部356、多个第三水平布线x3和多个第四水平布线x4中的每个可以具有基本相同的厚度(例如，在第三方向d3上的长度)。多个第二线识别部356、多个第三水平布线x3和多个第四水平布线x4可以包括金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅、或诸如其组合的导电层。多个第二线识别部356、多个第三水平布线x3和多个第四水平布线x4的顶表面可以基本上彼此共面。多个第二线识别部356、多个第三水平布线x3和多个第四水平布线x4的底表面可以基本上彼此共面。
在实施方式中，多个第二线识别部356可以包括与多个第三水平布线x3和多个第四水平布线x4的材料不同的材料。多个第二线识别部356可以包括空的空间。多个第二线识别部356可以包括绝缘层。
多个第二线识别部356中的每个可以具有比多个第三水平布线x3和多个第四水平布线x4中的每个的水平宽度大的水平宽度。多个第二线识别部356中的每个的水平宽度可以是多个第三水平布线x3和多个第四水平布线x4中的每个的水平宽度的2至20倍。例如，多个第二线识别部356中的每个的水平宽度可以为约300nm。选自多个第二线识别部356之中的一个第二线识别部356与多个第三水平布线x3之中最靠近所述一个第二线识别部356的一个第三水平布线x3之间的间隔可以与多个第三水平布线x3之间的间隔基本相同。选自多个第二线识别部356之中的一个第二线识别部356与多个第四水平布线x4之中最靠近所述一个第二线识别部356的一个第四水平布线x4之间的间隔可以与多个第四水平布线x4之间的间隔基本相同。
再次参照图1、图17和图18，多个第三水平布线x3和多个第四水平布线x4中的每个可以经由第三接触插塞309、第二接触插塞308和第一接触插塞307连接到多个电极层81中的对应一个。多个第二线识别部356可以不电连接到多个电极层81，即，可以与多个电极层81绝缘。多个第三水平布线x3、多个第四水平布线x4和多个第二线识别部356可以形成在与多个第一水平布线b1、多个第二水平布线b2和多个第一线识别部255不同的高度处。多个第三水平布线x3、多个第四水平布线x4和多个第二线识别部356可以形成在比多个第一水平布线b1、多个第二水平布线b2和多个第一线识别部255高的高度处。在实施方式中，多个第三水平布线x3、多个第四水平布线x4和多个第二线识别部356可以形成在第三上绝缘层106上。多个第一水平布线b1、多个第二水平布线b2和多个第一线识别部255可以形成在第三上绝缘层106中。
图19和图20是用于描述根据本公开的实施方式的半导体器件的示意图。
参照图19，根据本公开的实施方式的半导体器件可以包括页缓冲器202、列解码器204、行解码器304、包括多个第一水平布线b1的第一布线组211、包括多个第二水平布线b2的第二布线组212、多个第一线识别部255、包括多个第三水平布线x3的第三布线组313以及包括多个第四水平布线x4的第四布线组314。
多个第一水平布线b1和多个第二水平布线b2可以彼此平行地在第一方向d1上排列。多个第一水平布线b1和多个第二水平布线b2中的每个可以在第二方向d2上延伸。选自多个第一线识别部255之中的一个第一线识别部255可以设置在第一布线组211与第二布线组212之间。
第一布线组211和第二布线组212可以在第一方向d1上与第三布线组313和第四布线组314相邻设置。多个第三水平布线x3和多个第四水平布线x4可以彼此平行地在第二方向d2上排列。多个第三水平布线x3和多个第四水平布线x4中的每个可以在第一方向d1上延伸。在实施方式中，多个第三水平布线x3和多个第四水平布线x4中的每个可以具有基本相同的宽度。
第三布线组313和第四布线组314可以在第一方向d1上与行解码器304相邻设置。多个第三水平布线x3和多个第四水平布线x4中的每个可以连接到行解码器304。
参照图20，根据本公开的实施方式的半导体器件可以包括页缓冲器202、列解码器204、包括多个第一水平布线b1的第一布线组211、包括多个第二水平布线b2的第二布线组212以及多个第一线识别部255。
多个第一水平布线b1和多个第二水平布线b2可以彼此平行地在第一方向d1上排列。多个第一水平布线b1和多个第二水平布线b2中的每个可以在第二方向d2上延伸。选自多个第一线识别部255之中的一个第一线识别部255可以设置在第一布线组211与第二布线组212之间。
根据本公开的实施方式，线识别部可以提供在多个水平布线之间。可以实现用于使彼此平行的多个布线中的每个的位置能够被容易地识别的半导体器件。
在上文中，已经参照附图描述了本公开的实施方式，但是可以理解，本领域技术人员可以在不改变本实用新型的构思或实质特征的情况下以另一种详细形式来实现实施方式。应理解，上述实施方式在所有方面仅是示例并且不受限制。
本申请要求享有2020年5月25日在韩国知识产权局(kipo)提交的韩国专利申请第10-2020-0062192号的优先权，该韩国专利申请的公开内容通过引用全文合并于此。
1.一种半导体器件，其特征在于，包括：
堆叠结构，在衬底上包括多个绝缘层和多个电极层；
多个沟道结构，延伸穿过所述堆叠结构；
第一布线组，在所述堆叠结构上包括多个第一水平布线，所述多个第一水平布线彼此平行地在第一方向上排列，所述多个第一水平布线中的每个在与所述第一方向交叉的第二方向上延伸，所述多个第一水平布线中的每个连接到所述多个沟道结构中的对应一个；
第二布线组，在所述堆叠结构上包括多个第二水平布线，所述多个第二水平布线彼此平行地在所述第一方向上排列，所述多个第二水平布线中的每个在所述第二方向上延伸，所述多个第二水平布线中的每个连接到所述多个沟道结构中的对应一个；以及
第一线识别部，在所述第一布线组与所述第二布线组之间，
其中，
所述多个绝缘层和所述多个电极层在与所述第一方向和所述第二方向交叉的第三方向上交替地堆叠，以及
所述多个沟道结构中的每个在所述第三方向上延伸。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一线识别部具有与所述多个第一水平布线和所述多个第二水平布线中的每个的水平宽度不同的水平宽度。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一线识别部具有是所述多个第一水平布线和所述多个第二水平布线中的每个的水平宽度的2至20倍的水平宽度。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一线识别部包括与所述多个第一水平布线和所述多个第二水平布线中的每个的材料相同的材料。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一线识别部与所述多个沟道结构绝缘。
6.根据权利要求1所述的半导体器件，其特征在于，所述第一线识别部被限定在第一重叠区域中并且不突出到所述第一重叠区域之外，所述第一重叠区域在所述多个第一水平布线之中最靠近所述第一线识别部的一个第一水平布线与所述多个第二水平布线之中最靠近所述第一线识别部的一个第二水平布线之间。
7.根据权利要求1所述的半导体器件，其特征在于，进一步包括与所述第一布线组和所述第二布线组相邻的页缓冲器，
其中，
所述多个第一水平布线和所述多个第二水平布线连接到所述页缓冲器，以及
所述第一线识别部不连接到所述页缓冲器。
8.根据权利要求1所述的半导体器件，其特征在于，进一步包括：
下水平布线，在所述衬底与所述堆叠结构之间；以及
至少一个虚设接触插塞，设置在所述第一线识别部与所述下水平布线之间以穿过所述堆叠结构，
其中所述第一线识别部经由所述至少一个虚设接触插塞连接到所述下水平布线。
9.根据权利要求1所述的半导体器件，其特征在于，进一步包括：
第三布线组，在所述衬底上包括多个第三水平布线，所述多个第三水平布线彼此平行地在所述第二方向上排列，所述多个第三水平布线中的每个在所述第一方向上延伸，所述多个第三水平布线中的每个连接到所述多个电极层中的对应一个；以及
第四布线组，在所述衬底上包括多个第四水平布线，
其中所述多个第四水平布线彼此平行地在所述第二方向上排列，所述多个第四水平布线中的每个在所述第一方向上延伸，所述多个第四水平布线中的每个连接到所述多个电极层中的对应一个。
10.根据权利要求9所述的半导体器件，其特征在于，进一步包括与所述第三布线组和所述第四布线组相邻的行解码器，
其中所述多个第三水平布线和所述多个第四水平布线连接到所述行解码器。
11.根据权利要求10所述的半导体器件，其特征在于，进一步包括在所述第三布线组与所述第四布线组之间的第二线识别部。
12.根据权利要求11所述的半导体器件，其特征在于，所述第二线识别部不连接到所述行解码器。
13.根据权利要求11所述的半导体器件，其特征在于，所述第二线识别部具有与所述多个第三水平布线和所述多个第四水平布线中的每个的水平宽度不同的水平宽度。
14.根据权利要求11所述的半导体器件，其特征在于，所述第二线识别部包括与所述多个第三水平布线和所述多个第四水平布线中的每个的材料相同的材料。
15.根据权利要求11所述的半导体器件，其特征在于，所述第二线识别部与所述多个电极层绝缘。
16.根据权利要求11所述的半导体器件，其特征在于，所述第二线识别部被限定在第二重叠区域中并且不突出到所述第二重叠区域之外，所述第二重叠区域在所述多个第三水平布线之中最靠近所述第二线识别部的一个第三水平布线与所述多个第四水平布线之中最靠近所述第二线识别部的一个第四水平布线之间。
17.一种半导体器件，其特征在于，包括：
第一布线组，在衬底上包括多个第一水平布线，所述多个第一水平布线彼此平行地在第一方向上排列，所述多个第一水平布线中的每个在与所述第一方向交叉的第二方向上延伸；
第二布线组，在所述衬底上包括多个第二水平布线，所述多个第二水平布线彼此平行地在所述第一方向上排列，所述多个第二水平布线中的每个在所述第二方向上延伸；以及
线识别部，在所述第一布线组与所述第二布线组之间，
其中所述线识别部被限定在重叠区域中，所述重叠区域在所述多个第一水平布线之中最靠近所述线识别部的一个第一水平布线与所述多个第二水平布线之中最靠近所述线识别部的一个第二水平布线之间。
18.根据权利要求17所述的半导体器件，其特征在于，所述线识别部被限定于在所述多个第一水平布线之中最靠近所述线识别部的所述一个第一水平布线与所述多个第二水平布线之中最靠近所述线识别部的所述一个第二水平布线之间的所述重叠区域中，并且不突出到所述重叠区域之外。
19.根据权利要求17所述的半导体器件，其特征在于，所述线识别部具有与所述多个第一水平布线和所述多个第二水平布线中的每个的水平宽度不同的水平宽度。
20.一种半导体器件，其特征在于，包括：
源极线，在衬底上；
堆叠结构，在所述源极线上包括多个绝缘层和多个电极层；
多个沟道结构，穿过所述堆叠结构并接触所述源极线；
第一布线组，在所述堆叠结构上包括多个第一水平布线，所述多个第一水平布线彼此平行地在第一方向上排列，所述多个第一水平布线中的每个在与所述第一方向交叉的第二方向上延伸，所述多个第一水平布线中的每个连接到所述多个沟道结构中的对应一个；
第二布线组，在所述堆叠结构上包括多个第二水平布线，所述多个第二水平布线彼此平行地在所述第一方向上排列，所述多个第二水平布线中的每个在所述第二方向上延伸，所述多个第二水平布线中的每个连接到所述多个沟道结构中的对应一个；
第一线识别部，在所述第一布线组与所述第二布线组之间；
第三布线组，在所述衬底上包括多个第三水平布线，所述多个第三水平布线彼此平行地在所述第二方向上排列，所述多个第三水平布线中的每个在所述第一方向上延伸，所述多个第三水平布线中的每个连接到所述多个电极层中的对应一个；以及
第四布线组，在所述衬底上包括多个第四水平布线，
其中，
所述多个第四水平布线彼此平行地在所述第二方向上排列，所述多个第四水平布线中的每个在所述第一方向上延伸，所述多个第四水平布线中的每个连接到所述多个电极层中的对应一个，
所述多个绝缘层和所述多个电极层在与所述第一方向和所述第二方向交叉的第三方向上交替地堆叠，以及
所述多个沟道结构中的每个在所述第三方向上延伸。
技术总结