数字时钟信号发生器、芯片和扩频同步时钟信号产生方法与流程

1.本发明涉及数据传输技术，更具体地，涉及一种数字时钟信号发生器、芯片和扩频同步时钟信号产生方法。


背景技术：

2.对于许多数字电子产品来说，电磁干扰(emi)成为越来越大的问题。emi的一个主要来源是ic芯片中的时钟电路，其为整个芯片操作提供驱动核心。为了驱动时序电路，时钟电路需要强的驱动功率，向外部释放很强的辐射能量。使用具有较宽带宽的信号的扩频技术可以用于增加对自然干扰、噪声和人为干扰(jamming)的抵抗力，以防止检测并且限制功率通量密度。但是对于大数据应用，数据传输总是需要很强的时钟信号和对数据对准的大量考虑，由于时钟定时的相位变得不可控制，所以利用扩频的传统时钟信号难以实现数据传输。如图1所示，图1的上部示出了最初用于驱动数据发射器的时钟信号，图1的下部示出了在相位(phase)上扩展的时钟信号。当具有扩展相位的时钟信号被用于驱动数据接收器时，该扩频时钟信号不能确保数据接收器处的每个数据的相应建立时间和维持时间。可能在某一时刻，一些数据可能被多次读取或丢失，从而使得此系统数据传输完全不安全。需要改进的扩频时钟信号发生器。


技术实现要素：

3.对于许多数字电子产品来说，电磁干扰(emi)成为越来越大的问题。emi的一个主要来源是ic芯片中的时钟电路，其为整个芯片操作提供驱动核心。为了驱动时序电路，时钟电路需要强的驱动功率，向外部释放很强的辐射能量。使用具有较宽带宽的信号的扩频技术可以用于增加对自然干扰、噪声和人为干扰(jamming)的抵抗力，以防止检测并且限制功率通量密度。但是对于大数据应用，数据传输总是需要很强的时钟信号和对数据对准的大量考虑，由于时钟定时的相位变得不可控制，所以利用扩频的传统时钟信号难以实现数据传输。如图1所示，图1的上部示出了最初用于驱动数据发射器的时钟信号，图1的下部示出了在相位(phase)上扩展的时钟信号。当具有扩展相位的时钟信号被用于驱动数据接收器时，该扩频时钟信号不能确保数据接收器处的每个数据的相应建立时间和维持时间。可能在某一时刻，一些数据可能被多次读取或丢失，从而使得此系统数据传输完全不安全。需要改进的扩频时钟信号发生器。
4.发明内容
5.在一方面中，本发明提供一种用于在频率锁定环中产生扩频同步时钟信号的电路。该电路包括频率检测器，该频率检测器包括小数控制器，该小数控制器被配置为将第一频率的输入信号与反馈回路中的第二频率的反馈信号进行比较，以交替地产生第一控制信号和第二控制信号，用于确定控制字f的整数部分i以跟踪第一频率。该频率检测器还包括相移控制器，其被配置为寄存用于第一控制信号的n个电平和第二控制信号的n个电平，以引入n个相位延迟，用于随机改变控制字f的小数部分r(0＜r＜1)，以提供频谱中的加宽边
界。该电路还包括数控振荡器，其被配置为基于基本时间单元δ、第一频率和控制字f产生具有第二频率的合成周期信号。合成周期信号在反馈回路中作为反馈信号被反馈，并以被锁定在第一频率的加宽边界内的第二频率输出。
6.可选地，数控振荡器被配置成产生具有等间隔相移δ的第一频率的k个脉冲，使得在控制字f(2≤f≤2k)的控制下，选择k个脉冲中的一个作为具有平均周期t＝f
·
δ和第二频率的合成周期信号，所述第二频率是等于k/f乘以第一频率的时间平均频率。
7.可选地，所述小数控制器包括：第一输入端口，其接收所述输入信号；第二输入端口，其接收所述反馈信号；触发子电路，其耦接至所述第一输入端口和所述第二输入端口并且被配置为检测所述第一频率和所述第二频率之间的关系；组合逻辑子电路，其耦接到所述触发子电路，以在第一时间帧内产生至第一控制端口的所述第一控制信号，并在第二时间帧内产生至第二控制端口的所述第二控制信号。所述第一时间帧和所述第二时间帧交替出现。
8.可选地，触发子电路包括四个d型触发器，其经由功率分配器耦接到第一输入端口，并且部分地经由反相器耦接到第二输入端口。四个d型触发器被配置为确定第一频率大于还是小于第二频率。所述组合逻辑子电路包括两个异或门、两个反相器和两个与门，所述组合逻辑子电路被配置为：基于确定所述第一频率大于所述第二频率而在所述第一时间帧内，将所述第一控制信号输出到所述第一控制端口，或者基于确定所述第一频率小于所述第二频率而在所述第二时间帧内，将所述第二控制信号输出到所述第二控制端口。
9.可选地，第一控制信号用于在第一时间帧内控制减小控制字f，第二控制信号用于在第二时间帧内控制增大控制字f，使得在当反馈回路达到动态平衡时，控制字f在i与i 1之间切换，所述第一时间帧和所述第二时间帧依次地交替出现。
10.可选地，所述动态平衡包括平均依次地交替出现的一个第一时间帧和一个第二时间帧，基于所述第一时间帧内具有第一周期t
a
＝i
·
δ的输出脉冲的数量n
a
和所述第二时间帧内具有第二周期t
b
＝(i 1)
·
δ的输出脉冲的数量n
b
。该动态平衡产生小数r，小数r是n
b
与n
a
和n
b
之和的比率。
11.可选地，所述相移控制器包括n级高速缓存子电路，所述n级高速缓存子电路被配置为接收所述第一控制信号以产生第一寄存器延迟控制信号的总共n个电平，或者接收所述第二控制信号以产生第二寄存器延迟控制信号的总共n个电平。所述相移控制器还包括伪随机二进制序列(prbs)发生器，其用于随机选择小数r的值。所述相移控制器还包括控制子电路，其被配置为选择与第一寄存器延迟控制信号的n个电平和第二寄存器延迟控制信号的n个电平相关联的任何路径，并接收小数r的值以确定所述控制字f。
12.可选地，所述n级高速缓存子电路包括具有串联连接的n个级的第一d型触发器组，其被配置为在所述第一d型触发器组的所述n个级中的第一级接收所述第一控制信号，并且在所述第一d型触发器组的所述n个级中的每一级接收所述反馈信号，以产生所述n个电平的第一寄存器延迟控制信号。所述n级高速缓存子电路还包括具有串联连接的n个级的第二d型触发器组，其被配置为在所述第二d型触发器组的所述n个级中的第一级接收第二控制信号，并且在所述第二d型触发器组的所述n个级中的每一级接收所述反馈信号，以产生所述n个电平的第二寄存器延迟控制信号。
13.可选地，所述n级高速缓存子电路引入n
a
的n个选择和n
b
的n个选择。随机选择的r＝
n
b
/(n
a
n
b
)提供加宽边界，所述加宽边界由在相位上领先于输入信号的反馈信号的最大值n
a
·
(t
–
t
a
)和在相位上落后于输入信号的反馈信号的最大值n
b
·
(t
b
–
t)来限定。
14.可选地，所述数控振荡器包括：压控振荡器，其用于产生具有等间隔相位的k个脉冲；第一k至1多路复用器，其耦接到由控制字f经由累加器控制的累加寄存器，以通过下部路径输入k个脉冲以产生低电平的合成周期信号；第二k至1多路复用器，其耦接到由半控制字f/2经由加法器控制的加法器寄存器，以通过上部路径输入k个脉冲，以用于产生高电平的合成周期信号；2至1多路复用器，其控制上部路径与下部路径之间的转变，以输出合成周期信号。
15.可选地，在数据接收建立时间小于半周期t减去在相位上领先于输入信号的合成周期信号的最大值，并且数据接收保持时间小于半周期t减去在相位上落后于输入信号的合成周期信号的最大值的情况下，由于所述第二频率与所述第一频率基本同步时，因此所述合成周期信号作为扩频时钟信号来发送。
16.可选地，所述数控振荡器还包括：反转触发器，其耦接到所述2至1多路复用器，以反转所述上部路径和所述下部路径的转变。
17.在另一方面中，本发明提供一种用于在功能上产生扩频同步时钟信号的芯片，包括用现场可编程门阵列(fpga)实现的本文所述的电路。
18.又一方面中，本发明提供一种用于在功能上产生扩频同步时钟信号的芯片，包括用专用集成电路(asic)实现的本文所述的电路。
19.在又一方面中，本发明提供一种用于产生扩频同步时钟信号的方法。所述方法包括：提供第一频率的输入信号的步骤。所述方法还包括产生多个具有等间隔相位延迟δ的第一频率的多个脉冲的步骤。此外，所述方法还包括由控制字f控制从多个脉冲之一中获得具有时间平均频率的合成周期信号的步骤。所述合成周期信号用作反馈信号。所述方法还包括将第一频率的输入信号与反馈回路中的第二频率的反馈信号进行比较的步骤。此外，所述方法包括：根据所述第一频率和所述第二频率之间的关系，在第一时间帧和第二时间帧中依次交替产生第一控制信号和第二控制信号的步骤。所述方法还包括基于所述第一控制信号或所述第二控制信号，更新所述控制字f的整数部分i，以使所述第二频率跟踪所述第一频率的步骤。所述方法还包括在相应的第一控制信号和第二控制信号中产生多个延迟的步骤。此外，所述方法包括基于所述多个延迟随机地选择所述控制字f的小数部分r以提供扩展频谱的加宽相位边界的步骤。此外，所述方法包括基于具有时间平均频率的合成周期信号输出时钟信号的步骤，所述时间平均频率被反馈回路处于动态平衡时在i和i 1内的控制字f锁定。
20.可选地，获得具有时间平均频率的合成周期信号的步骤包括以下子步骤：使用第一路径中的第一k至1多路复用器来输入具有等间隔相位延迟δ的第一频率的k个脉冲的其中所述第一k至1多路复用器耦接到由控制字f经由累加器控制的累加器寄存器；产生低电平的合成周期信号；使用第二路径中的第二k至1多路复用器来输入具有等间隔相位延迟δ的第一频率的k个脉冲，其中所述第二k至1多路复用器耦接到由控制字f/2经由加法器控制的加法器寄存器；产生高电平的合成周期信号；使用2至1多路复用器将第一路径和第二路径互锁以输出高电平或低电平的合成周期信号。
21.可选地，产生第一控制信号和第二控制信号的步骤包括以下子步骤：基于确定所
述第一频率大于所述第二频率，操作小数控制器以在第一时间帧中输出所述第一控制信号；以及基于确定所述第一频率小于所述第二频率，操作所述小数控制器以在第二时间帧中输出所述第二控制信号。
22.可选地，更新控制字f的整数部分i的步骤包括：在第一时间帧内减小由所述第一控制信号触发的整数部分i，并在第二时间帧内增加由所述第二控制信号触发的整数部分i。
23.可选地，在相应的第一控制信号和第二控制信号中产生多个延迟的步骤包括以下子步骤：形成具有串联连接的n个级的第一d型触发器组，以在所述第一d型触发器组的所述n个级中的第一级处接收所述第一控制信号，并且所述第一d型触发器组的所述n个级中的每一级处接收所述反馈信号，产生n个电平的第一寄存器延迟控制信号；形成具有串联连接的n个级的第二d型触发器组，以在所述第二d型触发器组的所述n个级中的第一级处接收所述第二控制信号，并且在所述第二d型触发器组的所述n个级中的每一级处接收所述反馈信号，产生n个电平的第二寄存器延迟控制信号。
24.可选地，基于多个延迟随机地选择控制字f的小数部分r的步骤包括：使用伪随机二进制序列(prbs)发生器来随机选择第一寄存器延迟控制信号中的一个，在第一时间帧内驱动控制器控制具有第一周期的多个输出脉冲，以及使用伪随机二进制序列(prbs)发生器随机选择第二寄存器延迟控制信号中的一个，在第二时间帧内驱动控制器控制具有第二周期的多个输出脉冲。
附图说明
25.以下附图仅仅是根据各种公开的实施例的用于说明目的示例，并且不旨在限制本发明的范围。
26.图1是示出以传统方式驱动发射器的单频时钟信号和用于驱动接收器的扩频时钟信号的示例性示图。
27.图2是示出根据本公开的一些实施例的用于驱动发射器的单频时钟信号和用于驱动接收器的扩频同步时钟信号的示例性示图。
28.图3是根据本公开的实施例的用于在频率锁定环中产生扩频同步时钟信号的电路的框图。
29.图4是根据本公开的实施例的数控振荡器的功能图。
30.图5是根据本公开实施例的用于图4的数控振荡器的k个输入脉冲的示意图。
31.图6是根据本公开实施例的小数控制器(fraction controller)的功能图。
32.图7是根据本公开的实施例的在小数控制器中产生的控制信号的时序波形图。
33.图8是根据本公开的实施例的相移控制器的功能图。
34.图9是示出根据本公开的实施例的在4级高速缓存寄存延迟下的第一循环周期的四个可能选项的示例性示图。
35.图10是示出根据本公开的实施例的在开启扩频功能和不开启扩频功能的情况下、输出信号中的加宽边界的比较的示意图。
36.图11是示出根据本公开的实施例的用于驱动安全数据传输的扩频同步时钟信号的示意图。
具体实施方式
37.现在将参考以下实施例更具体地描述本公开。应当注意，在此提供的一些实施例的以下描述仅用于说明和描述的目的。这些实施例不是穷举的，也不限于所公开的精确形式。
38.传统的扩频时钟信号具有不可控制的相位关系，使得时钟信号不能正确地提供用于驱动接收器的令人满意的数据建立时间和数据保持时间。由这种类型的驱动时钟信号驱动的数据传输系统对于安全地传输数据是不可靠的。
39.因此，本公开尤其提供了一种用于产生扩频同步时钟信号的电路及其方法，其基本上消除了由于相关技术的限制和缺点而导致的一个或多个问题。在一个方面中，本发明提供一种基于频率锁定环的电路，其用于产生可将扩频信号的相位保持在加宽边界内的同步扩频时钟信号。图2示出了根据本公开的一些实施例的用于驱动发射器的单频时钟信号和用于驱动接收器的扩频同步时钟信号的示例性示图。如图2所示，虽然输出的时钟信号与原始输入信号具有多相关系，但它不会超过扩频中的预设边界。因此，输出信号和输入信号被认为是基本上彼此同步的。只要在扩频同步时钟信号下，能够及时充分地提供用于接收数据的数据建立时间和数据保持时间，就可以将数据从发射器安全地发送到接收器。
40.图3是根据本公开的实施例的用于在频率锁定环中产生扩频同步时钟信号的电路的框图。在本公开中，用于在频率锁定环中产生扩频同步时钟信号的电路被称为扩频时钟信号发生器。参照图3，扩频时钟信号发生器100包括在反馈回路中耦接在一起的频率检测器110和数控振荡器120。具有第一频率f1的输入信号被频率检测器110加载和接收，并且从时钟信号发生器100出来的具有第二频率f2的反馈信号被重新加载到频率检测器110中。反馈回路是频率锁定环，其用于使反馈信号的第二频率f2跟踪输入信号的第一频率f1。
41.在一个实施例中，数控振荡器120被设置为直接周期合成器(direct period synthesizer)，其基于基本时间单元(base time unit)δ并且由数字频率控制字f控制以选择具有相等间隔相位δ的输入频率f
in
的多个(k个)输入脉冲之一，以在其输出端口形成合成周期信号(其然后被设置为反馈信号)。根据时间
‑
平均
‑
频率直接周期合成的原理，频率控制字(或简称，控制字)f是2到2k之间的数。
42.图4示出了根据本发明实施例的数控振荡器的功能图。参照图4，k个输入脉冲由简单的压控振荡器产生。可选地，k个输入脉冲基于基本时间单元δ，该基本时间单元δ根据具有相同频率f
in
的k个相位均匀间隔的信号来创建。图5是根据本公开的实施例的图4的数控振荡器的k个输入脉冲的示意图。可选地，利用包括k级交叉nand环(ring of k
‑
stage cross
‑
nand)的电路实现基本时间单元。可选地，基本时间单元也由反相器链、johnson计数器或延迟锁定环构成。k个输入脉冲被分别输入到两个k至1多路复用器。在图的下半部分，第一k至1多路复用器(mux_a)耦接到由控制字f经由累加器控制的2
‑
流水线寄存器，以允许k个输入脉冲通过下部路径作为第一输出muxout_a。在转变时间t6处，累加器在时钟信号的每个上升沿处执行累加计算，以处理作为实数的控制字f，该实数包括超过整数部分i的小数部分r。下部路径中的k至1多路复用器将输出clk1的逻辑"0"的长度控制在低电压电平。在第一转变时间t1处，sel_low在clk2的上升沿处被馈送到第一(或下部)k至1多路复用器。因此，将选择k个脉冲中的一个脉冲作为第一输出。第二k至1多路复用器(muxb)耦接到由半控制字f/2经由加法器控制的2
‑
流水线寄存器，以通过上部路径输入k个脉冲，产生高电平
的第二输出muxout_b。加法器只具有控制字f的整数部分。上部路径中的k至1多路复用器将输出clk1的逻辑“1”的长度控制在高电压电平。另外，clk1控制2至1多路复用器来控制上部路径和下部路径的转换。现在，来自上部路径或下部路径的仅一个信号到达反转触发电路，该反转触发电路包括d型触发器dff和两个反相器，以在时钟信号的每个上升沿将输出muxout从“1”反转到“0”或从“0”反转到“1”。在第二转变时间t2处，所选信号通过第一多路复用器mux_a并被馈送到2至1多路复用器中。在与t2同时发生的第三转变时间t3处，当clk2在上升沿之后处于逻辑状态“1”时，clk1处于逻辑状态“0”。因此，2至1多路复用器从上部路径选择第二输出muxout_b作为被发送到反转触发器的muxout。在第四转变时间t4处，第二输出muxout_b的上升沿到达从0至1的转变已完成的反转触发器。在第五转变时间t5处，clk1现在转变为1。因此，2至1多路复用器选择下部路径的第一输出muxout_a并发送到反转触发器。整个过程重复。
43.从基本时间单元δ开始，与数控振荡器120相关联的合成器首先创建依次交替出现的两种(或更多种)类型的周期t
a
和t
b
。周期t
a
和t
b
的时间长度在下面给出，
44.t
a
＝i
·
δ，t
b
＝(i 1)
·
δ
45.其中i是整数。对于特定的第一时帧t
a
，周期t
a
持续以产生n
a
个脉冲t
a
＝n
a
·
t
a
。对于特定的第一时帧t
b
，周期t
b
持续以产生n
b
个脉冲t
b
＝n
b
·
t
b
。当数控振荡器120工作时，它以交错方式使用t
a
和t
b
，产生时间平均频率(taf)f
taf
作为合成周期信号的t
a
t
b
的加权平均值：
[0046][0047][0048]
其中f＝i r。表示在时间平均脉冲t＝t
taf
的合成期间发生t
a
和t
b
的概率。通过改变控制字f，输出频率f
out
＝f
taf
可以改变。
[0049]
在该实施例中，在具有频率锁定机制的反馈回路中，控制字f由频率检测器110控制或选择。参照图3，反馈回路的输入信号的第一频率f1与数控振荡器120的k个输入脉冲的输入频率f
in
相同，反馈信号的第二频率f2是从数控振荡器120输出的一个时间平均频率f
taf
中动态选择的。频率检测器110包括小数控制器112，该小数控制器112被配置为将第一频率f1的输入信号与第二频率f2的反馈信号进行比较以交替地产生第一控制信号fast和第二控制信号slow，从而在反馈回路中确定控制字f的整数部分i以使第二频率f2跟踪第一频率f1。
[0050]
具体地，图6示出根据本公开的实施例的小数控制器的功能图。参照图6，小数控制器112包括接收输入信号的第一输入端口和接收反馈信号的第二输入端口。另外，小数控制器112包括触发子电路1121，其耦接到第一输入端口和第二输入端口并且被配置为检测第一频率f1和第二频率f2之间的关系。小数控制器112还包括组合逻辑子电路1122，其耦接到触发子电路1121以在第一时间帧t
a
中产生至第一控制端口的第一控制信号fast，并在第二时间帧t
b
中产生至第二控制端口的第二控制信号slow。第一时间帧t
a
和第二时间帧t
b
依次地交替出现。
[0051]
在一个实施例中，触发子电路1121包括四个d型触发器，所述四个d型触发器通过
功率分配器耦接到第一输入端口，并且通过反相器部分地耦接到第二输入端口。触发子电路1121被配置为确定第一频率f1大于还是小于第二频率f2。组合逻辑子电路1122包括两个xor门、两个反相器和两个and门，其被配置为基于确定第一频率f1大于第二频率f2，在第一时间帧t
a
中将第一控制信号fast输出到第一控制端口，或者基于确定第一频率f1小于第二频率f2，在第二时间帧t
b
中将第二控制信号slow输出至第二控制端口。在该实施例中，在反馈回路中，第一控制信号fast驱动以缩小控制字f，并且第二控制信号slow驱动以放大控制字f。最终，如图7示意性地示出，当第一控制信号fast和第二控制信号low交替产生，并且控制字f在两个整数i和i 1之间切换时，整个反馈回路达到动态平衡。换句话说，通过反馈回路内的关系，第二频率被基本上锁定到第一频率。当输入频率改变时，即，锁定目标改变时，小数控制器112被操作以选择不同的整数i以及n
a
和n
b
的不同比率以确定频率锁定。在反馈回路中小数控制器112实现了基本实时的频率锁定。
[0052]
频率检测器110还包括相移控制器114，该相移控制器114被配置为通过提供由小数控制器112产生的第一控制信号fast和第二控制信号slow的n个寄存器电平来产生扩频信号。在一个实施例中，相移控制器114将n个相位延迟引入到第一控制信号fast和第二控制信号slow中的每一个，从而为控制字f的小数部分r提供额外的多个选择。然后，相移控制器114随机地选择小数部分r的一个可选值，最终确定反馈回路中的控制字f＝i r。
[0053]
在一个实施例中，图8是根据本公开的实施例的相移控制器的功能图。参照图8，相移控制器114包括n级高速缓存子电路，其被配置为接收第一控制信号fast以产生第一寄存器延迟控制信号的总共n个电平，或者接收第二控制信号slow以产生第二寄存器延迟控制信号的总共n个电平。可选地，n级高速缓存子电路包括具有串联连接的n个级的第一d型触发器组1140
‑
1，其被配置为在第一d型触发器组1140
‑
1的所述n个级中的第一级接收第一控制信号fast，并且在第一d型触发器组1140
‑
1的所述n个级中的每一级处接收反馈信号f2，以产生n个电平的第一寄存器延迟控制信号。例如，在第一级输出fast1，在第二级输出fast2，在第三级输出fast3，
…
，在第(n
‑
1)级输出fastn
‑
1，在第n级输出fastn。第一n个级中的每一级可以是一个随机选择的路径，以给出分别具有相位延迟的寄存器延迟控制信号。此外，n级高速缓存子电路包括具有串联连接的n个级的第二d型触发器组1140
‑
2，其被配置为在第二d型触发器组1140
‑
2的所述n个级中的第一级处接收第二控制信号slow，并且在第二d型触发器组1140
‑
2的所述n个级中的每一级处接收反馈信号f2，以产生第二寄存器延迟控制信号的n个电平，即，在第一级处输出slow1，在第二级处输出slow2，在第三级处输出slow3，
…
，在第(n
‑
1)级处输出slown
‑
1，在第n级处输出slown。n个级中的每一级可以是一个随机选择的路径，以给出分别具有相位延迟的寄存器延迟控制信号。另外，第一控制信号fast和第一寄存器延迟控制信号的n个电平(通常以fast[0：n]表示)以及第二控制信号slow和第二寄存器延迟控制信号的n个电平(通常以slow[0：n]表示)被馈送至控制器1142。
[0054]
相移控制器114还包括伪随机二进制序列(prbs)发生器1141，以随机选择小数来驱动控制器1142选择与第一寄存器延迟控制信号的n个电平和第二寄存器延迟控制信号的n个电平相关联的任何特定路径。实际上，n级高速缓存子电路引入了周期为t
a
的n
a
个脉冲的n个选择和周期为t
b
的n
b
个脉冲的n个选择。因此，相移控制器114选择控制字f的小数r＝n
b
/(n
a
n
b
)。通过控制字f的小数r进行的额外相位延迟扩展了频谱。
[0055]
例如，图9示出了根据本公开的实施例的在4级高速缓存寄存延迟下的第一循环周期的四个可能选项的示例性示图。每个高速缓存寄存都对应于延迟线的增加，以导致输入和输出之间的相位偏移θ。如，
[0056]
θ
a
＝t
‑
t
a
[0057]
θ
b
＝t
b
‑
t
[0058]
参照图9，在第一4级寄存器延迟控制信号中的fast0，fast1，fast2，fast3或第二4级寄存器延迟控制信号中的slow0，slow1，slow2和slow3之中，根据选项的四个选择，t
a
具有四个可选值，即，t
a
含有周期为t
a
的脉冲的四个不同的数n
a
，n
a
1，n
a
2，n
a
3。在这种情况下，n
a
和n
b
可以分别从四个可选值中选择，
[0059]
n
a
∈{n
a
，n
a
1,n
a
2,n
a
3}，n
b
∈{n
b
，n
b
1,n
b
2,n
b
3}
[0060]
因此，n
a
和n
b
的不同组合会引起小数r的变化。在此4级高速缓存寄存结构的示例中，小数r可具有4x4＝16个不同的可选值。相移控制器114使用prbs发生器1141来随机地选择用于4级高速缓存子电路的小数r的值，以确定用于寄存器延迟控制信号的各个路径。小数r的选择的随机性增加了输出频率的随机性，从而实现了频谱扩展或加宽。
[0061]
具体地，在使用相移控制器114来加宽频谱之前，控制字f仅在整数值i和i 1之间来回切换以将合成周期信号的输出频率基本上锁定至输入频率的情况下，如图10中的输入频率周围的边界1所示，出现了适度的频率加宽。当引入相移控制器114以随机地选择控制字f的小数部分r的值时，利用加宽的频率边界，频谱会扩展得更大。在一个实施例中，在相位上领先于输入信号的反馈信号的最大相移值等于n
a
·
(t
–
t
a
)，在相位上落后于输入信号的反馈信号的最大相移值等于n
b
·
(t
b
–
t)。参照图10，当频率检测器110包括相移控制器114时，更宽的边界(边界2)被提供给输出信号。因为n
a
和n
b
具有较宽的值范围，所以领先或滞后于第一频率f1的第二频率f2的最大相移值变大，从而导致实质上跟踪第一频率的第二频率的边界变得更宽。通常，在小数控制器112和相移控制器114两者的共同作用下，频率检测器110通过确定反馈回路中控制字f＝i r的整数部分和小数部分两者，实现合成周期信号的频率锁定或跟踪功能以及频谱扩展功能(见图3)。
[0062]
在一个实施例中，具有时间平均频率的合成周期信号可以被输出为同步时钟信号，该时间平均频率基本上锁定在频谱的加宽边界附近的输入频率。该时钟信号可用于驱动接收器处的同步数据传输，而不必担心数据接收可靠性和数据传输安全性。扩频时钟信号的加宽边界通过将功率扩展到更宽的频率范围，有助于减少辐射能量。同时，可以使成功的同步数据传输满足以下条件。图11示出了根据本公开实施例的用于驱动安全数据传输的扩频同步时钟信号的示意图。参照图11，输入信号具有第一频率f1，并且由本文所述的同步时钟信号发生器电路(图3至图10)产生的输出信号具有与周期t相对应的第二频率f2。第二频率f2基本上跟踪第一频率f1，但边界变宽。参照图9，加宽的边界具有最大值设置最大边界值，图11可得：
[0063][0064][0065]
l1是从第一频率的下降沿到第二频率的最早上升沿计数的时间段，l2是从第二频
率的最近上升沿到第一频率的下降沿计数的时间段。如果时间段l1的时间长度被设置为大于接收器接收数据的数据建立时间，并且时间段l2的时间长度被设置为大于接收器接收数据的数据保持时间，则该同步时钟信号可以安全地用于驱动数据传输。
[0066]
在另一方面，本公开提供一种用于在功能上产生扩频同步时钟信号的芯片。该芯片包括本文描述的电路，并以现场可编程门阵列(fpga)实现。可替代地，该芯片也可以在专用集成电路(asic)中实现。该芯片具有由几个高速缓存寄存器和复合逻辑电路组成的全数字电路结构，具有效率高、设计简单、体积小等优点，可实现实时频谱扩展以合成时钟信号。在保持系统性能和数据传输安全性的同时，抑制了电磁干扰辐射能，适用于许多集成电路设计。
[0067]
在另一方面，本公开提供一种用于产生扩频同步时钟信号的方法。在一个实施例中，该方法可以基于图3至图11所示的本文所述的电路来执行。具体地，该方法包括：提供第一频率的输入信号并产生具有相等间隔相位延迟δ的第一频率的多个脉冲。该方法还包括：从由控制字f控制的多个脉冲之一中获得具有时间平均频率的合成周期信号。该合成周期信号被用作反馈信号。另外，该方法包括：将第一频率的输入信号与反馈回路中的第二频率的反馈信号进行比较。该方法还包括：基于第一频率和第二频率之间的关系，在第一时间帧和第二时间帧中依次交替地产生第一控制信号和第二控制信号。该方法还包括：基于第一控制信号或第二控制信号来更新控制字f的整数部分i，以允许第二频率跟踪第一频率。此外，该方法包括：在相应的第一控制信号和第二控制信号中产生多个延迟。该方法进一步包括：基于多个延迟随机地选择控制字f的小数部分r，以提供扩展频谱的加宽相位边界。此外，该方法包括：基于具有时间平均频率的合成周期信号输出时钟信号，其中时间平均频率被反馈回路处于动态平衡时在i和i 1内的控制字f锁定。
[0068]
在一些实施例中，获得具有时间平均频率的合成周期信号的步骤包括：使用第一路径中的第一k至1多路复用器来输入具有等间隔相位延迟δ的第一频率的k个脉冲，其中所述第一k至1多路复用器耦接到由控制字f经由累加器控制的累加器寄存器；产生低电平的合成周期信号；使用第二路径中的第二k至1多路复用器来输入具有等间隔相位延迟δ的第一频率的k个脉冲，其中所述第二k至1多路复用器耦接到由控制字f/2经由加法器控制的加法器寄存器；产生高电平的合成周期信号；使用2至1多路复用器将第一路径和第二路径互锁以输出高电平或低电平的合成周期信号。
[0069]
在一些实施例中，产生第一控制信号和第二控制信号的步骤包括：基于确定第一频率大于第二频率，操作小数控制器以在第一时间帧中输出第一控制信号；以及基于确定第一频率小于第二频率，操作小数控制器以在第二时间帧中输出第二控制信号。
[0070]
在一些实施例中，更新控制字f的整数部分i的步骤包括：在第一时间帧内减小由第一控制信号触发的整数部分i，并在第二时间帧内增加由第二控制信号触发的整数部分i。
[0071]
在一些实施例中，在相应的第一控制信号和第二控制信号中产生多个延迟的步骤包括：形成具有串联连接的n个级的第一d型触发器组，以在第一d型触发器组的所述n个级中的第一级处接收第一控制信号，并且在第一d型触发器组的n个级中的每一级处接收反馈信号，以产生n个电平的第一寄存器延迟控制信号；形成具有串联连接的n个级的第二d型触发器组，以在第二d型触发器组的所述n个级中的第一级处接收第二控制信号，并且在第二d
型触发器组的所述n个级中的每一级处接收反馈信号，以产生n个电平的第二寄存器延迟控制信号。
[0072]
在一些实施例中，基于多个延迟随机地选择控制字f的小数部分r的步骤还包括：使用伪随机二进制序列(prbs)发生器来随机选择第一寄存器延迟控制信号中的一个，在第一时间帧内驱动控制器控制具有第一周期的多个输出脉冲，以及使用伪随机二进制序列(prbs)发生器随机选择第二寄存器延迟控制信号中的一个，在第二时间帧内驱动控制器控制具有第二周期的多个输出脉冲。
[0073]
为了说明和描述的目的，已经给出了本发明实施例的前述描述。并不旨在穷举本发明或将本发明限制为所公开的精确形式或示例性实施例。因此，前述描述应被认为是说明性的而不是限制性的。显然，许多修改和变化对于本领域技术人员将是显而易见的。选择和描述实施例是为了解释本发明的原理及其最佳模式的实际应用，从而使本领域技术人员能够理解本发明的各种实施例和各种修改，以适合于特定的使用或实现。可以预期的是，本发明的范围由所附权利要求及其等同物限定，除非另有说明，否则所有术语均以其最广泛的合理含义表示。因此，术语“本发明”、“本发明”等不一定将权利要求的范围限制为特定的实施例，并且对本发明的示例性实施例的引用并不意味着对本发明的限制，并且不能推断出这样的限制。本发明仅由所附权利要求的精神和范围来限制。而且，这些权利要求可以在名词或元素之后使用“第一”、“第二”等。除非已经给出具体数目，否则这些术语应被理解为术语，并且不应被解释为对由该术语修饰的元件的数量进行限制。所描述的任何优点和益处可能并不适用于本发明的所有实施例。应当理解，本领域技术人员可以在所描述的实施例中进行变化，而不脱离由所附权利要求所限定的本发明的范围。此外，无论以下权利要求中是否明确叙述了本公开中的元件和组件，都不旨在将其献给公众。

技术特征：
1.一种用于在频率锁定环中产生扩频同步时钟信号的电路，包括：频率检测器，其包括小数控制器和相移控制器，其中所述小数控制器被配置为将第一频率的输入信号与反馈回路中的第二频率的反馈信号进行比较，以交替产生第一控制信号和第二控制信号，以确定控制字f的整数部分i用以跟踪所述第一频率，所述相移控制器被配置为寄存所述第一控制信号的n个电平和所述第二控制信号的n个电平，引入n个相位延迟以随机改变所述控制字f的小数部分r(0<r<1)，从而在频谱上提供加宽的边界；以及数控振荡器，其被配置为基于基本时间单元δ、所述第一频率和所述控制字f，产生具有第二频率的合成周期信号，所述合成周期信号在所述反馈回路中作为反馈信号被反馈，并且以被锁定在所述第一频率的加宽边界内的第二频率来输出。2.根据权利要求1所述的电路，其中，所述数控振荡器被配置为产生具有等间隔相移δ的所述第一频率的k个脉冲，使得在所述控制字f(2≤f≤2k)的控制下，选择k个脉冲中的一个作为具有平均周期t＝f
·
δ和所述第二频率的所述合成周期信号，并且所述第二频率是等于k/f乘以所述第一频率的时间平均频率。3.根据权利要求1所述的电路，其中，所述小数控制器包括：第一输入端口，其接收所述输入信号；第二输入端口，其接收所述反馈信号；触发子电路，其耦接至所述第一输入端口和所述第二输入端口并且被配置为检测所述第一频率和所述第二频率之间的关系；组合逻辑子电路，其耦接到所述触发子电路，以在第一时间帧内产生至第一控制端口的所述第一控制信号，并在第二时间帧内产生至第二控制端口的所述第二控制信号，所述第一时间帧和所述第二时间帧交替出现。4.根据权利要求3所述的电路，其中，所述触发子电路包括四个d型触发器，所述四个d型触发器经由功率分配器耦接至所述第一输入端口，并且部分经由反相器耦接至所述第二输入端口，所述四个d型触发器被配置为确定所述第一频率比所述第二频率更大还是更小；并且所述组合逻辑子电路包括两个异或门、两个反相器和两个与门，所述组合逻辑子电路被配置为：基于确定所述第一频率大于所述第二频率而在所述第一时间帧内，将所述第一控制信号输出到所述第一控制端口，或者基于确定所述第一频率小于所述第二频率而在所述第二时间帧内，将所述第二控制信号输出到所述第二控制端口。5.根据权利要求4所述的电路，其中，所述第一控制信号用于在所述第一时间帧内控制所述控制字f减小，并且所述第二控制信号用于在所述第二时间帧内控制所述控制字f增大，使得在当所述反馈回路达到动态平衡时，所述控制字f在i与i 1之间切换，所述第一时间帧和所述第二时间帧依次地交替出现。6.根据权利要求5所述的电路，其中，所述动态平衡包括平均依次地交替出现的一个第一时间帧和一个第二时间帧，基于所述第一时间帧内具有第一周期t
a
＝i
·
δ的输出脉冲的数量n
a
和所述第二时间帧内具有第二周期t
b
＝(i 1)
·
δ的输出脉冲的数量n
b
，产生小数r，所述小数r是n
b
与n
a
和n
b
之和的比率。7.根据权利要求6所述的电路，其中，所述相移控制器包括n级高速缓存子电路，所述n级高速缓存子电路被配置为接收所述第一控制信号以产生第一寄存器延迟控制信号的总共n个电平，或者接收所述第二控制信号以产生第二寄存器延迟控制信号的总共n个电平；伪随机二进制序列(prbs)发生器，用于随机选择小数r的值；以及控制子电路，其被配置为选择与所述第一寄存器延迟控制信号的n个电平和所述第二寄存器延迟控制信号的n个电
平相关联的任何路径，并接收小数r的值以确定所述控制字f。8.根据权利要求7所述的电路，其中，所述n级高速缓存子电路包括具有串联连接的n个级的第一d型触发器组，其被配置为在所述第一d型触发器组的n个级中的第一级接收所述第一控制信号，并且在第一d型触发器组的所述n个级中的每一级接收所述反馈信号，以产生所述n个电平的第一寄存器延迟控制信号；并且所述n级高速缓存子电路包括具有串联连接的n个级的n级d型触发器组，其被配置为在所述第二d型触发器组的所述n个级中的第一级接收第二控制信号，并且在所述第二d型触发器组的所述n个级中的每一级接收所述反馈信号，以产生所述n个电平的第二寄存器延迟控制信号。9.根据权利要求8所述的电路，其中，所述n级高速缓存子电路引入n
a
的n个选择和n
b
的n个选择，并且随机选择的r＝n
b
/(n
a
n
b
)提供加宽边界，所述加宽边界由在相位上领先于输入信号的反馈信号的最大值n
a
·
(t
–
t
a
)和在相位上落后于输入信号的反馈信号的最大值n
b
·
(t
b
–
t)来限定。10.根据权利要求2所述的电路，其中，所述数控振荡器包括：压控振荡器，其用于产生具有等间隔相位的k个脉冲；第一k至1多路复用器，其耦接到由所述控制字f经由累加器控制的累加寄存器，通过下部路径输入k个脉冲，产生低电平的合成周期信号；第二k至1多路复用器，其耦接至由半控制字f/2经由加法器控制的加法器寄存器，以通过上部路径输入k个脉冲，产生高电平的合成周期信号；2至1多路复用器，其控制上部路径和下部路径之间的转换，以输出所述合成周期信号。11.根据权利要求10所述的电路，其中，在数据接收建立时间小于半周期t减去在相位上领先于输入信号的合成周期信号的最大值，并且数据接收保持时间小于半周期t减去在相位上落后于输入信号的合成周期信号的最大值的情况下，由于所述第二频率与所述第一频率基本同步，因此所述合成周期信号作为扩频时钟信号来发送。12.根据权利要求10所述的电路，其中，所述数控振荡器还包括：反转触发器，其耦接到所述2至1多路复用器，以反转所述上部路径和所述下部路径的转变。13.一种用于在功能上产生扩频同步时钟信号的芯片，包括用现场可编程门阵列(fpga)实现的如权利要求1至12中任一项所述的电路。14.一种用于在功能上产生扩频同步时钟信号的芯片，包括用专用集成电路(asic)实现的如权利要求1至12中任一项所述的电路。15.一种产生扩频同步时钟信号的方法，包括：提供第一频率的输入信号；产生多个具有等间隔相位延迟δ的第一频率的多个脉冲；由控制字f控制从多个脉冲之一中获得具有时间平均频率的合成周期信号，所述合成周期信号用作反馈信号；将第一频率的输入信号与反馈回路中的第二频率的反馈信号进行比较；根据所述第一频率和所述第二频率之间的关系，在第一时间帧和第二时间帧中依次交替产生第一控制信号和第二控制信号。基于所述第一控制信号或所述第二控制信号更新所述控制字f的整数部分i，以使所述第二频率跟踪所述第一频率；在相应的第一控制信号和第二控制信号中产生多个延迟；
基于所述多个延迟随机地选择所述控制字f的小数部分r以提供扩展频谱的加宽相位边界；以及根据具有所述时间平均频率的合成周期信号输出时钟信号，所述时间平均频率被反馈回路处于动态平衡时在i和i 1内的控制字f锁定。16.根据权利要求15所述的方法，其中，获得具有所述时间平均频率的合成周期信号包括：使用第一路径中的第一k至1多路复用器来输入具有等间隔相位延迟δ的第一频率的k个脉冲，其中所述第一k至1多路复用器耦接到由控制字f经由累加器控制的累加器寄存器；产生低电平的合成周期信号；使用第二路径中的第二k至1多路复用器来输入具有等间隔相位延迟δ的第一频率的k个脉冲，其中所述第二k至1多路复用器耦接到由控制字f/2经由加法器控制的加法器寄存器；产生高电平的合成周期信号；使用2至1多路复用器将所述第一路径和所述第二路径互锁以输出高电平或低电平的合成周期信号。17.根据权利要求15所述的方法，其中，产生第一控制信号和第二控制信号包括：基于确定所述第一频率大于所述第二频率，操作小数控制器以在第一时间帧中输出所述第一控制信号；以及基于确定所述第一频率小于所述第二频率，操作所述小数控制器以在第二时间帧中输出所述第二控制信号。18.根据权利要求17所述的方法，其中，更新控制字f的整数部分i包括：在第一时间帧内减小由所述第一控制信号触发的整数部分i，并在第二时间帧内增加由所述第二控制信号触发的整数部分i。19.根据权利要求17所述的方法，其中，在相应的第一控制信号和第二控制信号中产生多个延迟包括：形成具有串联连接的n个级的第一d型触发器组，以在所述第一d型触发器组的所述n个级中的第一级处接收所述第一控制信号，并且在所述第一d型触发器组的所述n个级中的每一级处接收所述反馈信号，产生n个电平的第一寄存器延迟控制信号；形成具有串联连接的n个级的第二d型触发器组，以在所述第二d型触发器组的所述n个级中的第一级处接收所述第二控制信号，并且在所述第二d型触发器组的所述n个级中的每一级处接收所述反馈信号，产生n个电平的第二寄存器延迟控制信号。20.根据权利要求19所述的方法，其中，基于多个延迟随机地选择控制字f的小数部分r包括：使用伪随机二进制序列(prbs)发生器来随机选择第一寄存器延迟控制信号中的一个，在第一时间帧内驱动控制器控制具有第一周期的多个输出脉冲，以及使用伪随机二进制序列(prbs)发生器随机选择第二寄存器延迟控制信号中的一个，在第二时间帧内驱动控制器控制具有第二周期的多个输出脉冲。
技术总结
本申请公开了一种产生扩频同步时钟信号的电路、芯片和方法。所述电路包括：频率检测器，其包括小数控制器，其被配置为将第一频率的输入信号与反馈回路中的第二频率的反馈信号进行比较，以交替产生第一控制信号和第二控制信号，以确定控制字F的整数部分I用以跟踪所述第一频率；相移控制器，其被配置为寄存所述第一控制信号的n个电平和所述第二控制信号的n个电平，引入n个相位延迟以随机改变所述控制字F的小数部分，从而在频谱上提供加宽的边界。所述电路还包括数控振荡器，其被配置为基于基本时间单元、第一频率和控制字，产生具有第二频率的合成周期信号，所述第二频率被锁定在所述第一频率的加宽边界内。述第一频率的加宽边界内。述第一频率的加宽边界内。


技术研发人员：魏祥野 修黎明
受保护的技术使用者：北京京东方技术开发有限公司
技术研发日：2019.10.09
技术公布日：2021/6/24