本申请涉及网络通信技术领域，特别涉及一种信号采样方法及装置。
背景技术：
随着技术的快速发展，5g时代的通信网中，很多业务的运行都依赖于全网的时间同步。5g时代超高精度时间同步要求单设备节点的同步精度在 /-5ns以内。在常用的ptp时间同步协议中，主设备的时钟同步信号一般是基于时间服务器产生的秒脉冲(以下简称pps)。设备节点采样到pps上升沿的时候，触发时间同步。在分布式同步系统(如，框式设备)中，若干从单元通过同步信号与主单元同步时间。由此可见，同步信号上升沿的采样精度是影响设备整体同步精度的一个重要方面。
目前，常用的信号采样方式是通过本地采样时钟去打拍，在相连的两个本地采样时钟上升沿采到外部信号从低到高的跳变时，判断为外部信号的升边沿。由于外部信号与本地采样时钟之间相位不同步，相位差不确定，这样，就可能出现信号采样结果不准确，进而导致时间同步出现时间差的情况。
技术实现要素：
本申请提供了一种信号采样方法及装置，用以解决现有技术中存在的信号采样结果不准确，而导致时间同步出现时间差的问题。
第一方面，本申请提供了一种信号采样方法，应用于信号采样系统，所述方法包括：
接收外部周期性脉冲信号，并确定所述外部周期性脉冲信号的跳变周期t1；
基于所述外部周期性脉冲信号的跳变周期t1，生成采样周期为t2的采样信号，其中，t1＝n*t2，n为大于等于1的正整数，且所述采样信号与所述外部周期性脉冲信号的相位差为固定值△t1，0≤△t1＜t2；
将所述采样信号作为采样时钟，对所述外部周期性脉冲信号进行采样处理，得到采样结果。
可选地，在接收外部周期性脉冲信号之后，确定所述外部周期性脉冲信号的跳变周期t1之前，对所述外部周期性脉冲信号进行保护、滤波处理，得到对应的外部周期性脉冲信号。
可选地，对外部周期性脉冲信号进行去除抖动的操作，得到对应的外部周期性脉冲信号。
可选地，将所述采样信号作为采样时钟，对所述外部周期性脉冲信号进行采样处理的步骤包括：
以t2为采样周期，周期性的对所述外部周期脉冲信号的边沿进行采样，其中，在采样到所述外部周期脉冲信号的一个连续的从低到高的跳变时，确定所述外部周期脉冲信号的一个上升沿，即所述外部周期脉冲信号新的周期的开始。
可选地，所述方法还包括：
基于所述采样结果，对系统的本地时间进行同步修正处理。
可选地，基于所述采样结果，对系统的本地时间进行同步处理的步骤包括：
基于以下公式计算系统本地时间t：
t＝t0 td1 td2 td3 △t，其中，t0为与当前采样到所述外部周期脉冲信号的一个上升沿相对应的信号源处信号上升沿的发生时间；td1为信号源到时钟锁相环pll的线路时延；td2为pll处理时延；td3为pll到主芯片的线路时延；△t为主芯片接收点处所述采样信号与所述外部周期性脉冲信号的相位差△t＝△t1 △t2。△t1为所述采样信号与所述外部周期性脉冲信号的相位差，△t2为pll与主芯片之间由于所述采样信号与所述外部周期性脉冲信号走线长度差产生的相位差。
第二方面，本申请提供了一种信号采样装置，应用于信号采样系统，所述装置包括：
接收单元，用于接收外部周期性脉冲信号，并确定所述外部周期性脉冲信号的跳变周期t1；
生成单元，用于基于所述外部周期性脉冲信号的跳变周期t1，生成采样周期为t2的采样信号，其中，t1＝n*t2，n为大于等于1的正整数，且所述采样信号与所述外部周期性脉冲信号的相位差为固定值△t1，0≤△t1＜t2；
采样单元，用于将所述采样信号作为采样时钟，对所述外部周期性脉冲信号进行采样处理，得到采样结果。
可选地，所述装置还包括：
处理单元，用于对所述外部周期性脉冲信号进行保护、滤波处理，得到对应的外部周期性脉冲信号，并对该处理后的外部周期性脉冲信号进行去除抖动的操作，得到对应的外部周期性脉冲信号。
可选地，将所述采样信号作为采样时钟，对所述外部周期性脉冲信号进行采样处理时，所述采样单元具体用于：
以t2为采样周期，周期性的对所述外部周期脉冲信号的边沿进行采样，其中，在采样到所述外部周期脉冲信号的一个连续的从低到高的跳变时，确定所述外部周期脉冲信号的一个上升沿，即所述外部周期脉冲信号新的周期的开始。
可选地，所述装置还包括：
同步单元，用于基于所述采样结果，对系统的本地时间进行同步修正处理。
可选地，基于所述采样结果，对系统的本地时间进行同步处理时，所述同步单元具体用于：
基于以下公式计算系统本地时间t：
t＝t0 td1 td2 td3 △t，其中，t0为与当前采样到所述外部周期脉冲信号的一个上升沿相对应的信号源处信号上升沿的发生时间；td1为信号源到时钟锁相环pll的线路时延；td2为pll处理时延；td3为pll到主芯片的线路时延；△t为主芯片接收点处所述采样信号与所述外部周期性脉冲信号的相位差△t＝△t1 △t2。△t1为所述采样信号与所述外部周期性脉冲信号的相位差，△t2为pll与主芯片之间由于所述采样信号与所述外部周期性脉冲信号走线长度差产生的相位差。
第三方面，本申请提供了一种信号采样装置，该信号采样装置包括：
存储器，用于存储程序指令；
处理器，用于调用所述存储器中存储的程序指令，按照获得的程序指令执行如上述第一方面中任一项所述的方法的步骤。
第四方面，本申请还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于使所述计算机执行如上述第一方面中任一项所述方法的步骤。
综上可知，本申请实施例提供的信号采样方法，应用于信号采样系统，所述方法包括：接收外部周期性脉冲信号，并确定所述外部周期性脉冲信号的跳变周期t1；基于所述外部周期性脉冲信号的跳变周期t1，生成采样周期为t2的采样信号，其中，t1＝n*t2，n为大于等于1的正整数，且所述采样信号与所述外部周期性脉冲信号的相位差为固定值△t1，0≤△t1＜t2；将所述采样信号作为采样时钟，对所述外部周期性脉冲信号进行采样处理，得到采样结果。
采用本申请实施例提供的信号采样方法，基于外部周期性脉冲信号的跳变周期，确定主芯片采样频率，建立外部周期性脉冲信号的跳变周期与采样信号的采样周期之间的关联关系。其中，采样信号与外部周期性脉冲信号存在固定的相位差，这样，主芯片在采样时，即可基于采样时间点，精确计算出当前时间，进而可以精确的对本地时间进行同步调整。
附图说明
为了更加清楚地说明本申请实施例或者现有技术中的技术方案，下面将对本申请实施例或者现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据本申请实施例的这些附图获得其他的附图。
图1为本申请实施例提供的一种信号采样方法的详细流程图；
图2为本申请实施例提供的一种信号采样系统的信号处理流程的详细流程图；
图3为本申请实施例提供的一种采样过程时序图；
图4为本申请实施例提供的一种信号采样装置的结构示意图；
图5为本申请实施例提供的另一种信号采样装置的结构示意图。
具体实施方式
在本申请实施例使用的术语仅仅是出于描述特定实施例的目的，而非限制本申请。本申请和权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其它含义。还应当理解，本文中使用的术语“和/或”是指包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本申请实施例可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，此外，所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
示例性的，参阅图1所示，为本申请实施例提供的一种信号采样方法的详细流程图，该方法应用于信号采样系统，该方法包括以下步骤：
步骤100：接收外部周期性脉冲信号，并确定所述外部周期性脉冲信号的跳变周期t1。
本申请实施例中，信号采样系统(本地系统)由时钟锁相环(phaselockedloop，pll)，和主芯片组成。pll可以对外部脉冲信号进行去除抖动的操作，并确定出外部脉冲信号的跳变频率，即跳变周期。实际应用中，信号源的时钟同步信号一般是基于时间服务器产生的秒脉冲，即跳变周期为1秒。
具体地，本申请实施例中，在接收外部周期性脉冲信号之后，确定所述外部周期性脉冲信号的跳变周期t1之前，所述方法还包括以下步骤：对所述外部周期性脉冲信号进行保护、滤波处理，得到对应的外部周期性脉冲信号；对该处理后的外部周期性脉冲信号进行去除抖动的操作，得到对应的外部周期性脉冲信号。
也就是说，针对由外部脉冲信号源产生的外部脉冲信号，需对该外部脉冲信号进行保护、滤波等预处理，接着还需对该外部脉冲信号进行去除抖动的处理，得到整形后的脉冲信号。即信号采样系统中的pll必须具备处理低频周期性脉冲信号的能力。
进一步地，pll由本地温度补偿型晶体振荡器(temperaturecompensatex'tal(crystal)oscillator，简称tcxo)提供工作时钟。该晶体振荡器温度稳定性一般较差。对于精度要求更高的场合，可以为pll提供高精度时钟参考频率，按需可以考虑使用恒温晶体振荡器(ovencontrolledcrystaloscillator，简称ocxo)，或者外部输入的时钟频率信号。其中外部输入的时钟频率信号可以为二级钟、三级钟水平。
步骤110：基于所述外部周期性脉冲信号的跳变周期t1，生成采样周期为t2的采样信号，其中，t1＝n*t2，n为大于等于1的正整数，且所述采样信号与所述外部周期性脉冲信号的相位差为固定值△t1，0≤△t1＜t2。
本申请实施例中，信号采样系统的pll在确定除外部周期性脉冲信号的跳变周期t1之后，基于预设规则，根据确定出的跳变周期t1生成采样周期为t2的采样信号。所述采样信号的相位由所述外部周期性脉冲信号决定，所述采样信号的频率精度由参考频率修正。需要说明的是，预设有参数n，生成的采样信号的采样周期t2与外部周期性脉冲信号的跳变周期t1之间满足一下关系，t1＝n*t2，n为大于等于1的正整数。
也就是说，需要确定两个信号的相位差为固定值，即两个信号的采样周期某种固定的关联关系，如，所述采样信号与所述外部周期性脉冲信号的相位差为固定值△t1，0≤△t1＜t2。
步骤120：将所述采样信号作为采样时钟，对所述外部周期性脉冲信号进行采样处理，得到采样结果。
具体地，本申请实施例中，将所述采样信号作为采样时钟，对所述外部周期性脉冲信号进行采样处理时，一种较佳地实现方式为，以t2为采样周期，周期性的对所述外部周期脉冲信号进行采样，其中，在采样到所述外部周期脉冲信号的一个连续的从低到高的跳变时，确定所述外部周期脉冲信号的一个上升沿，即所述外部周期脉冲信号新的周期的开始。
也就是说，如果外部周期性脉冲信号是1秒钟一个脉冲，则一个上升沿可以表示信号源的一个新的1秒的开始。如果外部周期性脉冲信号是100毫秒一个脉冲，则一个上升沿可以表示信号源的一个新的100毫秒的开始。以此类推。主芯片在采样到该信号边沿时，即可用新的当前时间t修正内部维护的时间计数器的值。
进一步地，本申请实施例中，上述信号采样方法还包括以下步骤：基于所述采样结果，对系统的本地时间进行同步修正处理。
具体地，基于所述采样结果，对系统的本地时间进行同步修正处理时，一种较佳地实现方式为，基于以下公式计算系统本地时间t：
t＝t0 td1 td2 td3 △t，其中，t0为与当前采样到所述外部周期脉冲信号的一个上升沿相对应的信号源处信号上升沿的发生时间；td1为信号源到时钟锁相环pll的线路时延；td2为pll处理时延；td3为pll到主芯片的线路时延；△t为主芯片接收点处所述采样信号与所述外部周期性脉冲信号的相位差△t＝△t1 △t2。△t1为所述采样信号与所述外部周期性脉冲信号的相位差，△t2为pll与主芯片之间由于所述采样信号与所述外部周期性脉冲信号走线长度差产生的相位差。
本申请实施例中涉及的时延包括：信号源到pll线路时延td1、pll处理时延td2、pll到主芯片线路时延td3，在系统定型后均为确定值。
另外，△t1为确定出的所述采样信号与所述外部周期性脉冲信号的相位差，为固定值。对于△t2，当使用fr4板材时，两信号在pcb内层走线长度差10mil时会带来约1.66ps的相位差。由于走线长度差引入的相位差是很小的值，在此不要求pll与主芯片之间所述采样信号与所述外部周期性脉冲信号在pcb上走线严格等长，按照常见等长10mil处理即可。
由上可知，主芯片可以更准确的计算出系统当前时间t，并基于该时间t修正主芯片内部时间。
示例性的，参阅图2所示，该图为本申请实施例提供的一种信号采样系统的信号处理流程示意图。本地系统包括pll和主芯片。外部脉冲信号由外部信号源产生，是要采样的目标信号，为周期性脉冲信号。外部脉冲信号输入采样系统后，经保护、滤波等预处理。在经过信号预处理后，外部脉冲信号输入pll进行去除抖动操作，得到外部脉冲信号的去抖信号，并从pll发送给主芯片。进一步地，pll会基于外部脉冲信号的相位和参考频率，生成采样频率，并将该采样频率发送给主芯片，以使得主芯片基于该采样频率对去抖信号进行采样处理。
示例性的，参阅图3所示，该图为本申请实施例提供的一种信号采样过程的时序图。如图所示，外部信号在t0时刻跳变(信号由0跳变为1，上升沿)。信号源到pll线路时延为td1，即pll接收到上述跳变的时刻为t0 td1。进一步地，pll处理时延为td2，那么，pll在向主芯片发出外部信号跳变的时刻为t0 td1 td2。pll到主芯片的线路时延为td3，那么，主芯片接收到外部信号跳变的时刻为t0 td1 td2 td3。接着，主芯片的接收点处采样频率与外部信号的总相位差为△t。其中，△t＝△t1 △t2，△t1为采样频率与外部信号的去抖信号的相位差，△t2为pll与主芯片之间的采样频率与外部信号的去抖信号走线长度差产生的相位差。由上可知，主芯片确定出的当前时间t为：t＝t0 td1 td2 td3 △t1 △t2。这样，就能够准确计算出当前时间t。
基于与上述应用于备份服务器的方法实施例同样的发明构思，示例性的，参阅图4所示，为本申请实施例提供的一种信号采样装置的结构示意图，该装置应用于信号采样系统，所述装置包括：
接收单元40，用于接收外部周期性脉冲信号，并确定所述外部周期性脉冲信号的跳变周期t1；
生成单元41，用于基于所述外部周期性脉冲信号的跳变周期t，生成采样周期为t2的采样信号，其中，t1＝n*t2，n为大于等于1的正整数，且所述采样信号与所述外部周期性脉冲信号的相位差为固定值△t1，0≤△t1＜t2；
采样单元42，用于将所述采样信号作为采样时钟，对所述外部周期性脉冲信号进行采样处理，得到采样结果。
可选地，所述装置还包括：
处理单元，用于对所述外部周期性脉冲信号进行保护、滤波处理，得到对应的外部周期性脉冲信号，并对该处理后的外部周期性脉冲信号进行去除抖动的操作，得到对应的外部周期性脉冲信号。
可选地，将所述采样信号作为采样时钟，对所述外部周期性脉冲信号进行采样处理时，所述采样单元具体用于：
以t2为采样周期，周期性的对所述外部周期脉冲信号的边沿进行采样，其中，在采样到所述外部周期脉冲信号的一个连续的从低到高跳变时，确定所述外部周期脉冲信号的一个上升沿，即所述外部周期脉冲信号新的周期的开始。
可选地，所述装置还包括：
同步单元，用于基于所述采样结果，对系统的本地时间进行同步修正处理。
可选地，基于所述采样结果，对系统的本地时间进行同步处理时，所述同步单元具体用于：
基于以下公式计算系统本地时间t：
t＝t0 td1 td2 td3 △t，其中，t0为与当前采样到所述外部周期脉冲信号的一个上升沿相对应的信号源处信号上升沿的发生时间；td1为信号源到时钟锁相环pll的线路时延；td2为pll处理时延；td3为pll到主芯片的线路时延；△t为主芯片接收点处所述采样信号与所述外部周期性脉冲信号的相位差△t＝△t1 △t2。△t1为pll输出时所述采样信号与所述外部周期性脉冲信号的相位差，△t2为pll与主芯片之间由于所述采样信号与所述外部周期性脉冲信号走线长度差产生的相位差。
以上这些单元可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(applicationspecificintegratedcircuit，简称asic)，或，一个或多个微处理器(digitalsignalprocessor，简称dsp)，或，一个或者多个现场可编程门阵列(fieldprogrammablegatearray，简称fpga)等。再如，当以上某个单元通过处理元件调度程序代码的形式实现时，该处理元件可以是通用处理器，例如中央处理器(centralprocessingunit，简称cpu)或其它可以调用程序代码的处理器。再如，这些单元可以集成在一起，以片上系统(system-on-a-chip，简称soc)的形式实现。
进一步地，本申请实施例提供的信号采样装置，从硬件层面而言，所述信号采样装置的硬件架构示意图可以参见图5所示，所述信号采样装置可以包括：存储器50和处理器51，
存储器50用于存储程序指令；处理器51调用存储器50中存储的程序指令，按照获得的程序指令执行上述方法实施例。具体实现方式和技术效果类似，这里不再赘述。
可选地，本申请还提供一种信号采样设备，包括用于执行上述应用于备份服务器的方法实施例的至少一个处理元件(或芯片)。
可选地，本申请还提供一种程序产品，例如计算机可读存储介质，该计算机可读存储介质存储有计算机可执行指令，该计算机可执行指令用于使该计算机执行上述应用于备份服务器的方法实施例。
这里，机器可读存储介质可以是任何电子、磁性、光学或其它物理存储装置，可以包含或存储信息，如可执行指令、数据，等等。例如，机器可读存储介质可以是：ram(radomaccessmemory，随机存取存储器)、易失存储器、非易失性存储器、闪存、存储驱动器(如硬盘驱动器)、固态硬盘、任何类型的存储盘(如光盘、dvd等)，或者类似的存储介质，或者它们的组合。
上述实施例阐明的系统、装置、模块或单元，具体可以由计算机芯片或实体实现，或者由具有某种功能的产品来实现。一种典型的实现设备为计算机，计算机的具体形式可以是个人计算机、膝上型计算机、蜂窝电话、相机电话、智能电话、个人数字助理、媒体播放器、导航设备、电子邮件收发设备、游戏控制台、平板计算机、可穿戴设备或者这些设备中的任意几种设备的组合。
为了描述的方便，描述以上装置时以功能分为各种单元分别描述。当然，在实施本申请时可以把各单元的功能在同一个或多个软件和/或硬件中实现。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、cd-rom、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可以由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其它可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其它可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
而且，这些计算机程序指令也可以存储在能引导计算机或其它可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或者多个流程和/或方框图一个方框或者多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其它可编程数据处理设备上，使得在计算机或者其它可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其它可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。
1.一种信号采样方法，其特征在于，应用于信号采样系统，所述方法包括：
接收外部周期性脉冲信号，并确定所述外部周期性脉冲信号的跳变周期t1；
基于所述外部周期性脉冲信号的跳变周期t1，生成采样周期为t2的采样信号，其中，t1＝n*t2，n为大于等于1的正整数，且所述采样信号与所述外部周期性脉冲信号的相位差为固定值△t1，0≤△t1＜t2；
将所述采样信号作为采样时钟，对所述外部周期性脉冲信号进行采样处理，得到采样结果。
2.如权利要求1所述的方法，其特征在于，在接收外部周期性脉冲信号之后，确定所述外部周期性脉冲信号的跳变周期t1之前，所述方法还包括：
对所述外部周期性脉冲信号进行保护、滤波处理，得到对应的外部周期性脉冲信号；
对该处理后的外部周期性脉冲信号进行去除抖动的操作，得到对应的外部周期性脉冲信号。
3.如权利要求1或2所述的方法，其特征在于，将所述采样信号作为采样时钟，对所述外部周期性脉冲信号进行采样处理的步骤包括：
以t2为采样周期，周期性的对所述外部周期脉冲信号进行采样，其中，在采样到所述外部周期脉冲信号的一个连续的从低到高跳变时，确定所述外部周期脉冲信号的一个上升沿，即所述外部周期脉冲信号新的周期的开始。
4.如权利要求1或2所述的方法，其特征在于，所述方法还包括：
基于所述采样结果，对系统的本地时间进行同步修正处理。
5.如权利要求1或2所述的方法，其特征在于，基于所述采样结果，对系统的本地时间进行同步处理的步骤包括：
基于以下公式计算系统本地时间t：
t＝t0 td1 td2 td3 △t，其中，t0为与当前采样到所述外部周期脉冲信号的一个上升沿相对应的信号源处信号上升沿的发生时间；td1为信号源到时钟锁相环pll的线路时延；td2为pll处理时延；td3为pll到主芯片的线路时延；△t为主芯片接收点处所述采样信号与所述外部周期性脉冲信号的相位差△t＝△t1 △t2，△t1为所述采样信号与所述外部周期性脉冲信号的相位差，△t2为pll与主芯片之间由于所述采样信号与所述外部周期性脉冲信号走线长度差产生的相位差。
6.一种信号采样装置，其特征在于，应用于信号采样系统，所述装置包括：
接收单元，用于接收外部周期性脉冲信号，并确定所述外部周期性脉冲信号的跳变周期t1；
生成单元，用于基于所述外部周期性脉冲信号的跳变周期t1，生成采样周期为t2的采样信号，其中，t1＝n*t2，n为大于等于1的正整数，且所述采样信号与所述外部周期性脉冲信号的相位差为固定值△t1，0≤△t1＜t2；
采样单元，用于将所述采样信号作为采样时钟，对所述外部周期性脉冲信号进行采样处理，得到采样结果。
7.如权利要求6所述的装置，其特征在于，所述装置还包括：
处理单元，用于对所述外部周期性脉冲信号进行保护、滤波处理，得到对应的外部周期性脉冲信号，并对该处理后的外部周期性脉冲信号进行去除抖动的操作，得到对应的外部周期性脉冲信号。
8.如权利要求6或7所述的装置，其特征在于，将所述采样信号作为采样时钟，对所述外部周期性脉冲信号进行采样处理时，所述采样单元具体用于：
以t2为采样周期，周期性的对所述外部周期脉冲信号进行采样，其中，在采样到所述外部周期脉冲信号的一个连续的从低到高的跳变时，确定所述外部周期脉冲信号的一个上升沿，即所述外部周期脉冲信号新的周期的开始。
9.如权利要求6或7所述的装置，其特征在于，所述装置还包括：
同步单元，用于基于所述采样结果，对系统的本地时间进行同步修正处理。
10.如权利要求6或7所述的装置，其特征在于，基于所述采样结果，对系统的本地时间进行同步处理时，所述同步单元具体用于：
基于以下公式计算系统本地时间t：
t＝t0 td1 td2 td3 △t，其中，t0为与当前采样到所述外部周期脉冲信号的一个上升沿相对应的信号源处信号上升沿的发生时间；td1为信号源到时钟锁相环pll的线路时延；td2为pll处理时延；td3为pll到主芯片的线路时延；△t为主芯片接收点处所述采样信号与所述外部周期性脉冲信号的相位差△t＝△t1 △t2，△t1为pll输出时所述采样信号与所述外部周期性脉冲信号的相位差，△t2为pll与主芯片之间由于所述采样信号与所述外部周期性脉冲信号走线长度差产生的相位差。
技术总结