本说明书的实施例涉及用于生成脉冲宽度调制(pwm)信号的解决方案。
背景技术：
通常，如图1所示，pwm信号是具有给定开关周期tsw的周期性信号，其中pwm信号被设置为针对给定接通持续时间ton为高，以及针对给定关断持续时间toff为低，其中：
tsw＝ton toff。(1)
而且，通常定义pwm信号的占空比d，其中d＝ton/tsw。
可以在各种模式中生成这种pwm信号。例如，如图1所示，最简单的解决方案中的一个解决方案是基于振荡器电路以及计数器的，该振荡器电路生成时钟信号clk，以及该计数器被配置为响应于时钟信号clk而增加计数值。因此，通过使用比较器电路，可以例如根据通过计数器所提供的计数值来生成pwm信号(例如，通过比较计数值与给定阈值，该给定阈值例如指示接通持续时间ton和开关周期tsw)。
然而，在这种(数字)实现方式中，pwm信号的准确度和分辨率受时钟信号clk的时钟周期tclk(采样频率)的限制。而且，随着增加时钟频率fclk＝1/tclk，开关损耗也将会增加。
然而，在许多应用中，高分辨率的pwm信号是必需的或非常优选的。例如，如前所述，pwm信号可以用于许多应用，以控制电压或电流的平均值，诸如用于无线电池充电器、开关模式功率转换器、电机控制和照明。例如，在这种应用中，半桥或全桥可以用于驱动通常包括一个或多个电感器和电容组成的谐振回路，其中半桥或全桥的电子开关借助于pwm信号来驱动。
为了使设备小型化，可以使用较小电感器，从而导致工作频率较高。因此，通常应当提供具有高精度分辨率的高频调制波形pwm信号，以便将功耗保持处于可接受值处。例如，在开关电源中，输出电压通常与pwm占空比成正比。对占空比的调整越小，对输出的最终改变就越小，即，对输出电压的更精确控制准许实现更好的准确度水平和系统稳定性。而且，使输出电压纹波最小意指降低噪声水平。
用于生成pwm信号(特别是高分辨率(hr)pwm信号)的备选解决方案基于使用多个时钟相位，即，具有相同频率的相移时钟信号。
例如，图2示出了用于经由延迟锁定环(dll)生成多个时钟相位φ0..φn的可能电路。
具体地，在所考虑的示例中，由振荡器osc所生成的时钟信号clk被馈送到多个(相同)延迟级du1..dun的级联。具体地，在所考虑的示例中，第一相位φ0与时钟信号clk相对应，而其他相位φ1..φn与延迟级du1..dun的输出信号相对应。
在所考虑的示例中，延迟级du1..dun中的每个延迟级具有根据(电压或电流)控制信号ctrl而可编程/可设置的延迟tdu。例如，具有可变延迟的这种延迟级du可以使用偶数个反相器来实现，其中反相器中的一个或多个反相器对连接到反相器的输出的诸如寄生电容相应电容进行充电。在这种情况下，控制信号ctrl可以指示由反相器所提供的用于对相应电容进行充电的电流，从而使直到随后反相器切换为止的时间发生变化。
在所考虑的示例中，最后一个相位φn(相对于时钟信号clk具有给定延迟td＝n·tdu)和时钟信号clk被提供给相位检测器pd。相位检测器pd的输出被馈送到具有至少i(积分)部件的调节器cp(诸如电荷泵)，其中调节器cp在输出处提供控制信号ctrl。可选地，控制信号ctrl可以通过环路滤波器lf传递。
因此，本质上讲，由块pd/cp/lf所实现的负反馈回路在时间上使最后一个相位φn与时钟信号clk同步。如果延迟单元du相同，则所有时钟相位φ1..φn将具有相同频率fclk，但是相对于前一相位相移了延迟tdu＝tclk/n。
这样的多个时钟相位也可以通过锁相环(pll)提供，该锁相环包括压控振荡器(vco)，该压控振荡器包括具有多个延迟级的环形振荡器，其中pll被锁定到时钟信号clk的频率。此外，在这种情况下，pll的锁定可以通过使延迟级所引入的延迟发生变化，例如，通过经由偏置电路使实现这种延迟级的反相器级所提供的电流发生变化，直到vco的输出处的振荡器信号与时钟信号clk相对应为止来获得。因此，vco的每个延迟级可以提供相应时钟相位，其被相移了时钟信号clk的周期的给定分数。
例如，图3示出了在n＝17的情况下相位φ1..φ16的示例性波形，其中图中未示出最后一个相位φ17＝φ0＝clk。
因而，如图4所示，虽然计数器和相应比较器电路可以提供粗略pwm信号(具有时钟信号clk的多个k时钟循环)，但是可以使用附加时钟相位φ1..φn来对粗略pwm信号添加微调，这本质上准许将时钟信号clk的分数tdu添加到粗略pwm信号。例如，文献us7,206,343b2中描述了这种解决方案，为此，其内容通过引用并入本文。
例如，分数可以通过以下方式添加到粗略pwm信号：
例如通过使用一个或多个逻辑(例如，or)门，直接组合具有给定选定时钟相位φ的粗略pwm信号，或
如文献us7,206,343b2中所述，通过附加延迟级使得粗略pwm信号间接地传递、并且例如经由逻辑(例如，or)门将粗略pwm信号与延迟pwm信号组合，其中附加延迟级引入了与延迟级du1..dun相同的延迟tdu，例如，通过使用与延迟级du1..dun相同的控制信号ctrl偏置附加延迟级。
因此，假设计数器(和相应比较器电路)提供具有开关周期tsw＝i·tclk和接通持续时间ton＝k·tclk(0≤k≤i)的粗略pwm信号，则最终pwm信号可以具有开关周期tsw＝i·tclk和接通持续时间ton＝k·tclk l·tclk/n(0≤l<n)。因此，可以通过设置参数k和l的整数值来选择pwm信号的接通持续时间ton。因此，本质上讲，使用附加dll或pll准许以较高精度使接通持续时间ton发生变化(或一般而言，使占空比d发生变化)，同时开关周期tsw保持恒定。
技术实现要素：
考虑到前述内容，本公开的各种实施例提供了用于生成pwm信号的解决方案。
根据本公开的一方面，提供了一种脉宽调制pwm信号生成器电路，包括：多相时钟生成器，被配置为生成给定数目n个相移时钟相位，给定数目n个相移时钟相位具有相同的时钟周期、并且被相移了对应于时钟周期的分数1/n的时间，pwm信号生成器电路被配置为：生成pwm信号，pwm信号具有给定开关持续时间，给定开关持续时间包括接通持续时间和关断持续时间；针对每个接通持续时间，确定第一整数数目和第二整数数目，第一整数数目指示接通持续时间的时钟周期的整数数目，以及第二整数数目指示附加于接通持续时间的时钟周期的整数数目的、接通持续时间的时钟周期的分数1/n的整数数目；以及针对每个关断持续时间，确定第三整数数目和第四整数数目，第三整数数目指示关断持续时间的时钟周期的整数数目、或开关持续时间的时钟周期的整数数目，以及第四整数数目指示附加于关断持续时间的时钟周期的整数数目的、关断持续时间的时钟周期的分数1/n的整数数目；以及时钟切换电路，被配置为通过基于选择信号来选择相移时钟相位中的一个相移时钟相位作为计时器时钟信号，来生成计时器时钟信号。
根据一个或多个实施例，pwm信号生成器电路还包括：计时器电路，包括一个或多个计数器和一个或多个比较器，计时器电路被配置为：在接通持续时间期间，响应于计时器时钟信号而使第一计数值发生变化，并且在第一计数值达到第一整数数目时生成第一触发；以及在关断持续时间期间，响应于计时器时钟信号而使第二计数值发生变化，并且在第二计数值达到第三整数数目时生成第二触发；相位累加器电路，被配置为通过以下项生成选择信号：在接通持续时间期间，将选择信号增加第二整数数目，以及在关断持续时间期间，将选择信号增加第四整数数目；以及触发电路，被配置为：响应于第一触发，将pwm信号设置为低，以及响应于第二触发，将pwm信号设置为高。
根据一个或多个实施例，pwm信号生成器电路被配置为在输入处接收第一整数数目和第二整数数目以及第三整数数目和第四整数数目。
根据一个或多个实施例，pwm信号生成器电路被配置为：在接通持续时间期间，确定第二整数数目是否小于n/2，并且响应于确定第二整数数目小于n/2，针对计时器时钟的单个时钟周期，将第一计数值增加二；以及在关断持续时间期间，确定第四整数数目是否小于n/2，并且响应于确定第四整数数目小于n/2，针对计时器时钟的单个时钟周期，将第二计数值增加二。
根据一个或多个实施例，pwm信号生成器电路被配置为：在接通持续时间期间，确定第二整数数目是否小于n/2，并且响应于确定第二整数数目小于n/2，将第一整数数目减小1；以及在关断持续时间期间，确定第四整数数目是否小于n/2，并且响应于确定第四整数数目小于n/2，将第三整数数目减小1。
根据一个或多个实施例，计时器电路包括单个计数器，单个计数器被配置为生成第一计数值和第二计数值，并且其中第三整数数目指示关断持续时间的时钟周期的整数数目，并且单个计数器在每个接通持续时间和每个关断持续时间的开始处被重置。
根据一个或多个实施例，计时器电路包括单个计数器，单个计数器被配置为生成第一计数值和第二计数值，并且其中第三整数数目指示开关持续时间的时钟周期的整数数目，并且单个计数器仅在每个接通持续时间的开始处被重置。
根据一个或多个实施例，相位累加器电路被配置为通过以下项生成选择信号：响应于第一触发，将选择信号增加第二整数数目，以及响应于第二触发，将选择信号增加第四整数数目。
根据一个或多个实施例，时钟切换电路包括：针对相移时钟相位中的每个相移时钟相位的相应的传输门，每个传输门被配置为基于选择信号来生成相应的门控时钟相位；以及组合逻辑电路，被配置为通过组合门控时钟相位来生成计时器时钟信号。
根据本公开的另一方面提供了一种集成电路，包括：pwm信号生成器电路，被配置为：接收数目n个相移时钟相位，数目n个相移时钟相位具有相同时钟周期、并且被相移了对应于时钟周期的分数1/n的时间；生成pwm信号，pwm信号具有给定开关持续时间，给定开关持续时间包括接通持续时间和关断持续时间；针对每个接通持续时间，确定第一整数数目和第二整数数目，第一整数数目指示接通持续时间的时钟周期的整数数目，以及第二整数数目指示附加于接通持续时间的时钟周期的整数数目的、接通持续时间的时钟周期的分数1/n的整数数目；针对每个关断持续时间，确定第三整数数目和第四整数数目，第三整数数目指示关断持续时间的时钟周期的整数数目、或开关持续时间的时钟周期的整数数目，以及第四整数数目指示附加于关断持续时间的时钟周期的整数数目的、关断持续时间的时钟周期的分数1/n的整数数目；pwm信号生成器电路包括：时钟切换电路，被配置为基于选择信号来选择相移时钟相位中的一个相移时钟相位作为计时器时钟信号。
根据一个或多个实施例，pwm信号生成器电路包括：计时器电路，包括一个或多个计数器和一个或多个比较器，计时器电路被配置为：在接通持续时间期间，响应于计时器时钟信号而使第一计数值发生变化，并且在第一计数值达到第一整数数目时生成第一触发；以及在关断持续时间期间，响应于计时器时钟信号而使第二计数值发生变化，并且在第二计数值达到第二整数数目时生成第二触发；相位累加器电路，被配置为通过以下项生成选择信号：在接通持续时间期间，将选择信号增加第二整数数目，以及在关断持续时间期间，将选择信号增加第四整数数目，以及触发电路，被配置为：响应于第一触发，将pwm信号设置为低，以及响应于第二触发，将pwm信号设置为高。
根据一个或多个实施例，pwm信号生成器电路被配置为：在接通持续时间期间，确定第二整数数目是否小于n/2，并且响应于确定第二整数数目小于n/2，针对计时器时钟的单个时钟周期，将第一计数值增加二；以及在关断持续时间期间，确定第四整数数目是否小于n/2，并且响应于确定第四整数数目小于n/2，针对计时器时钟的单个时钟周期，将第二计数值增加二。
根据一个或多个实施例，pwm信号生成器电路被配置为：在接通持续时间期间，确定第二整数数目是否小于n/2，并且响应于确定第二整数数目小于n/2，将第一整数数目减小一；以及在关断持续时间期间，确定第四整数数目是否小于n/2，并且响应于确定第四整数数目小于n/2，将第三整数数目减小一。
根据一个或多个实施例，计时器电路包括单个计数器，单个计数器被配置为生成第一计数值和第二计数值，并且其中第三整数数目指示关断持续时间的时钟周期的整数数目，并且单个计数器在每个接通持续时间和每个关断持续时间的开始处被重置。
根据一个或多个实施例，计时器电路包括单个计数器，单个计数器被配置为生成第一计数值和第二计数值，并且其中第三整数数目指示开关持续时间的时钟周期的整数数目，并且单个计数器仅在每个接通持续时间的开始处被重置。
根据一个或多个实施例，相位累加器电路被配置为通过以下项生成选择信号：响应于第一触发，将选择信号增加第二整数数目，以及响应于第二触发，将选择信号增加第四整数数目。
根据一个或多个实施例，时钟切换电路包括：针对相移时钟相位中的每个相移时钟相位的相应的传输门，每个传输门被配置为基于选择信号来生成相应的门控时钟相位；以及组合逻辑电路，被配置为通过组合门控时钟相位来生成计时器时钟信号。
在各种实施例中，pwm信号生成器电路被配置为接收多个时钟相位φ0..φn，并且根据这些时钟相位φ0..φn来生成pwm信号的上升边沿和下降边沿，从而以更高分辨率控制pwm占空比和pwm频率。
附图说明
现在，参考附图，对本公开的实施例进行描述，这些附图纯粹以非限制性示例的方式提供，并且其中：
图1示出了pwm信号的示例；
图2示出了生成多相时钟信号的电路的示例。
图3示出了由图2的电路所提供的时钟相位的波形的示例；
图4示出了借助于多相时钟信号来对pwm信号的接通持续时间进行微调的示例；
图5示出了借助于多相时钟信号来对pwm信号的接通持续时间和关断持续时间两者进行微调的实施例；
图6a和图6b示出了根据本公开的计时器电路的实施例；
图7示出了由图6a和图6b的计时器电路所生成的示例性波形；
图8示出了pwm生成器电路的实施例；以及
图9a、图9b、图10a、图10b、图10c、图11a、图11b、图12a、图12b、图12c和图12d示出了图6a、图6b和图8的电路的各种细节。
具体实施方式
在后续描述中，对各种具体细节进行了说明，旨在实现对实施例的深入理解。在没有这些具体细节中的一个或多个特定细节的情况下或通过其他方法、部件、材料等，可以提供实施例。在其他情况下，没有对已知结构、材料或操作进行详细示出或描述，从而不会使实施例的各个方面晦涩难懂。
在本说明书的框架中对“一实施例”或“一个实施例”的引用意指指示相对于该实施例描述的特定配置、结构或特点包括在至少一个实施例中。因此，可能在本说明书的各个方面中出现的诸如“在一实施例中”、“在一个实施例中”短语不一定是指一个相同实施例。而且，在一个或多个实施例中，可以以任何适当方式组合特定构象、结构或特点。
仅为了方便而提供本文中所使用的参考，因此不限定实施例的保护界限或范围。
在下文所描述的图5至图12中，已经参考图1至图4所描述的部分、元件或部件由这些图中先前使用的相同附图标记指定。已经对这些元件进行了描述，并且在以下内容中不再进行重复，以免使本具体实施方式繁琐。
如前所述，本说明书的各个实施例涉及一种pwm信号生成器电路，其被配置为生成高分辨率pwm信号。具体地，在各种实施例中，pwm信号生成器电路被配置为接收多个时钟相位φ0..φn，并且根据这些时钟相位φ0..φn来生成pwm信号的上升边沿和下降边沿，从而以更高分辨率控制pwm占空比和pwm频率。
图5示出了第一实施例的一般操作。
在所考虑的实施例中，pwm信号生成器电路接收第一时钟相位φ0(和/或最后时钟相位φn＝φ0)和中间时钟相位φ1..φn-1。在一些实施例中，pwm信号生成器电路包括多相时钟生成器，其生成各种时钟相位，该多相时钟生成器可以包括被配置为生成本文中所描述的时钟相位的任何多相时钟生成器。在本公开的介绍中已经对用于生成这种时钟相位的可能解决方案进行了描述，并且相关描述整体适用(特别是参见图2的描述)。也就是说，在一些实施例中，本公开的各种实施例的多相时钟生成器电路可以例如相对于图2进行描述。
而且，在所考虑的实施例中，pwm信号生成器电路被配置为生成pwm信号，其中：
开关持续时间tsw可以设置为tsw＝i·tclk j·tclk/n；以及
接通时间ton可以设置为ton＝k·tclk l·tclk/n。
在各种实施例中，参数i、j、k和l是整数值，其中参数i、j、k和l可以是可编程的。
具体地，在图5所示的示例中，假设n＝17，例如，pwm信号生成器电路接收时钟相位φ0..φ16，并且pwm信号生成器电路被配置为生成pwm信号，其中：
tsw＝i·tclk 10·tclk/17＝ti 10·tclk/17，
占空比为50％(即，ton＝toff＝tsw/2)，即，
ton＝toff＝ti/2 5·tclk/17。
在所考虑的示例中，为了简单起见，假设i为偶数，并且k＝p＝i/2。
具体地，在所考虑的实施例中，pwm信号生成器电路被配置为在第一接通周期t1期间将相位φ0用作用于数字计数器的时钟信号，该数字计数器对时间周期ti/2＝k·tclk进行计数，并且(如以下所更详细地描述的)pwm信号生成器电路通过使用相位φ5在结束时添加周期tclk的分数5/17。
然而，作为随后跟踪各种分数的累加的替代，pwm信号生成器电路在随后关断周期t2期间将相位φ5(即，用于添加分数的相位)用作用于计时器电路(即，对时间周期p·tclk进行计数的数字计数器)的时钟信号。而且，pwm信号生成器电路通过在这种情况下使用相位φ10在结束时再次添加周期tclk的相应分数5/17，直到相位φ10相对于相位φ5偏移了延迟5·tclk/17。
接下来，pwm信号生成器电路在第二接通周期t3期间将相位φ10用作用于数字计数器的时钟信号，该数字计数器对时间周期k·tclk进行计数，并且pwm信号生成器电路这次通过使用相位φ15在结束时添加周期tclk的分数5/17，直到相位φ15相对于相位φ10偏移了延迟5·tclk/17。
同样，pwm信号生成器电路在随后关断周期t4期间将相位φ15用作用于数字计数器的时钟信号，该数字计数器对时间周期p·tclk进行计数，并且pwm信号生成器电路这次通过相位φ3在结束时添加周期tclk的分数5/17，直到相位φ3相对于相位φ15偏移了延迟5·tclk/17。
该操作还针对随后的接通周期和关断周期继续进行。
在各种实施例中，pwm生成器电路因此被配置为生成pwm信号，其中：
接通持续时间与ton＝k·tclk l·tclk/n相对应；以及
关断持续时间与toff＝p·tclk q·tclk/n相对应。
在各种实施例中，参数n(延迟级数/相位)在硬件水平处被固定。然而，数目n也可以是可编程的，例如，通过在图2中使用给定固定数目个延迟级(例如，32个)、并且选择第n个相位(不一定是最后一个)作为提供给相位检测器pd的反馈信号。实际上，在这种方式中，控制环路仍被锁定到第n个相位φn,，其中tdu＝tclk/n。
因此，在各种实施例中，pwm信号生成器电路的计时器电路(包括计数器电路和比较器电路)被配置为：
在接通周期ton期间，从重置值开始增加计数值，直到计数值达到整数值k为止；以及
在关断周期toff期间，从重置值开始增加计数值，直到计数值达到整数值p为止。
然而，一般而言，计时器电路还可以监测开关持续时间tsw，即，pwm信号生成器电路的计时器电路(包括计数器电路和比较器电路)可以被配置为：
在接通周期期间，从重置值开始增加计数值，直到计数值达到整数k值为止；以及
在关断周期期间，增加在接通周期期间使用的计数值，直到计数值达到整数值i为止。
因此，在各种实施例中，pwm信号生成器电路被配置为确定参数k/l以及p/q和i/j中的至少一个参数，其中：
在接通周期ton的情况下，k对应于时钟信号clk的时钟循环的整数数目，并且l对应于时钟信号clk的时钟循环的分数1/n的整数数目；
在关断周期toff的情况下，p对应于时钟信号clk的时钟循环的整数数目，并且q对应于时钟信号clk的时钟循环的分数1/n的整数数目；以及
在开关周期tsw的情况下，i对应于时钟信号clk的时钟循环的整数数目，并且j对应于时钟信号clk的时钟循环的分数1/n的整数数目。
具体地，鉴于上述定义：
ton＝k·tclk l·tclk/n(2)
toff＝p·tclk q·tclk/n(3)
tsw＝ton toff＝i·tclk j·tclk/n(4)
根据以下公式，整数值i和j与整数值k、l、p和q有关：
如果(l q)<n(无溢出)，则：
i＝k p；j＝l q，(5)
如果(l q)>n(有溢出)，则：
i＝k p 1；j＝l q–n。(6)
因此，在各种实施例中，pwm生成器电路被配置为接收参数i、k和p中的至少两个参数，以及参数j、l和q中的至少两个参数。例如，pwm信号生成器电路可以直接接收参数k/l和/或p/q和/或i/j，诸如：
标识(例如，对应于)参数k/l的数据；以及
标识(例如，对应于)参数p/q的数据。
备选地，pwm信号生成器电路可以接收其他数据，从而准许根据等式(5)和(6)计算这些参数，诸如：
标识开关持续时间tsw的数据，诸如上文所提及的参数i和j，以及以下各项中的一项：
标识(例如，对应于)参数k/l的数据；
标识(例如，对应于)参数p/q的数据；或
标识占空比的数据。
如图6a所示，在各种实施例中，pwm信号生成器电路包括计时器电路102，该计时器电路102包括数字计数器电路104，该数字计数器电路104被配置为响应于时钟信号clk_tmr而使整数计数值cnt发生变化(即，增加或减小)；以及比较器电路106，该比较器电路106被配置为比较计数值cnt与相应整数比较阈值。
如图6a所示，通过例如经由多路复用器108选择参数k或p作为比较阈值，相同计数器104和比较器106可以用于接通周期和关断周期两者。因而，通过经由比较器106的输出处的信号来重置计数器104，相同计数器104可以用于监测接通周期和关断周期。然而，计数器104也可以用于监测接通周期和持续时间tsw。例如，在这种情况下，多路复用器108可以接收参数k和i，并且仅当计数值cnt达到值i时才可以重置计数器104。
备选地，如图6b所示，相应计数器104a和104b以及比较器106a和106b可以用于接通周期和关断周期，其中比较器106a由比较计数器104a所提供的计数值cnta与参数k，而比较器106b由比较计数器104b所提供的计数值cntb与参数p。
在各种实施例中，计时器电路102被配置为当比较器的输出指示计数值已经达到比较阈值时(例如，通过使用在比较器106的输出处的信号eoc_tmr或在比较器106a和106b的输出处的信号eoc_tmra和eoc_tmrb)，生成一个或多个触发信号。
在所考虑的实施例中，信号eoc_tmr(图6a)或信号eoc_tmra和eoc_tmrb(图6b)被提供给控制电路110，该控制电路110根据以下各项选择用于计时器电路102(特别是计数器104(104a/104b))的时钟信号clk_tmr：
在接通周期期间，参数l；以及
在关断周期期间，参数q。
具体地，即使在监测开关持续时间tsw的结束时，优选的是例如根据等式(5)和(6)获得(例如，计算)参数q，这是因为该参数指示必须相对于先前接通时间被添加的附加分数。
例如，控制电路110可以通过经由选择信号sel1驱动在输入处接收时钟相位φ0..φn-1的多路复用器100来选择时钟信号clk_tmr。同样，控制信号可以经由选择信号sel2驱动多路复用器112，以便选择参数l或参数q，亦即，选择信号指示当前周期是接通周期还是关断周期，并且因此还可以用于驱动多路复用器108。
具体地，在各种实施例中，响应于在信号eoc_tmr(图6a)或信号eoc_tmra和eoc_tmrb(图6b)中的触发，控制电路110被配置为改变选择信号sel1的逻辑值：
在接通周期期间，根据参数l；以及
在关断周期期间，根据参数q。
具体地，在各种实施例中，控制电路还执行模运算，以便将选择信号sel1维持在介于0与n-1之间。因而，响应于信号eoc_tmr(图6a)或信号eoc_tmra和eoc_tmrb(图6b)中的触发，控制电路110使选择信号sel1发生变化：
在接通周期期间，sel1＝(sel1 l)modn；以及
在关断周期期间，sel1＝(sel1 q)modn。
因此，本质上讲，控制电路110实现了相位累加器电路，该相位累加器电路将l或q添加到当前选择的相位，其中(例如，如等式(5)和(6)所示)可以根据参数j和n计算参数q。
最终，在各种实施例中，相应周期(接通周期或关断周期)被终止，并且随后周期利用从选定时钟相位的下一时钟脉冲(即，基于计时器电路102使用哪种类型的边沿的下一上升边沿或下降边沿)开始。
因此，本质上讲，在接通周期ton期间，在时间k·tclk之后生成触发信号eoc_tmr(或eoc_tmra)，并且通过改变时钟信号clk_tmr来终止接通周期，从而在附加时间l/n·tclk之后，开始下一关断周期。同样，在关断周期toff期间，在时间p·tclk之后生成触发信号eoc_tmr(或eoc_tmrb)(其例如可以通过重置计数器104并且等待p个循环或通过等待直到计数值达到i为止来获得)，并且通过改变时钟信号clk_tmr来终止关断周期，从而在附加时间q/n·tclk之后，开始下一接通周期。
例如，这在图7中示出，其中在接通周期期间，计时器电路使用时钟相位clk_tmr＝φx，并且例如在例如具有第10个上升边沿的相位φx的k＝9个周期之后，触发信号eoc_tmr被设置。响应于触发信号eoc_tmr(eoc_tmra)，控制电路选择新相位clk_tmr＝φy(其中y＝(x l)modn)。而且，响应于在信号φy中紧随其后的(例如，上升)边沿，pwm信号生成器电路终止接通周期，并且开始随后的关断周期，从而引入了与时钟周期的分数l/n相对应的附加时间。
在所考虑的实施例中，在随后关断周期期间，计时器电路使用时钟相位clk_tmr＝φy，并且例如在例如具有第9个上升边沿的相位φy的p＝8个周期之后，触发信号eoc_tmr被设置。响应于触发信号eoc_tmr(eoc_tmrb)，控制电路选择新相位clk_tmr＝φz(其中z＝(y q)modn)。响应于在信号φz中紧随其后的(例如，上升)边沿，pwm信号生成器电路终止关断周期，并且开始随后的接通周期，从而引入了与时钟周期的分数q/n相对应的附加时间。
在先前实施例中，控制电路110被配置为驱动选择电路100，以便响应于信号eoc_tmr，将指派给时钟信号clk_tmr的相位φ从当前相位φ(t)(例如，φ0)改变为下一相位φ(t 1)(例如，φ5)，从而在相应接通或关断周期结束处添加分数(l或q)。
然而，在各种实施例中，从当前相位φ(t)到下一相位φ(t 1)的切换可能在相应周期期间的任何时刻发生。在这种情况下，控制单元110还可以被配置为：例如，响应于时钟信号clk_tmr，将选择信号sel1从旧相位φ(t)顺序增大/减小到新相位φ(t 1)(例如，φ0、φ1、φ2、φ3、φ4、φ5)，或通过切换直接增大/减小到新相位φ(t 1)。
通常，虽然已经参考时钟信号clk的周期，但实际上相位φ0...φn-1也可以具有不同的时钟周期tpll，例如，频率fpll＝1/tpll可以是时钟频率fclk的倍数，例如，通过在相位φn-1的反馈环路中使用分频器。因而，一般而言：
接通持续时间与ton＝k·tpll l·tpll/n相对应；以及
关断持续时间与toff＝p·tpll q·tpll/n相对应。
图8示出了pwm信号生成器电路的第二实施例。
具体地，在所考虑的实施例中，pwm信号生成器电路再次包括计时器电路102、时钟切换电路100′和控制电路/相位累加器110′。
具体地，对于图6a和图6b，时钟切换电路100′不是仅使用多路复用器、而是使用一种电路来实现的，该电路响应于由计时器电路102所提供的触发信号eoc_tmr而根据由控制电路110′所提供的选择信号sel1，直接生成用于计时器电路的时钟信号clk_tmr。通常，如前所述，任何其他触发信号也可以被用于根据选择信号sel1向时钟信号clk_tmr指派新时钟相位。
例如，在图9a和图9b中示出了时钟切换电路100′的可能实施例。
在所考虑的实施例中，选择信号sel1(指示下一时钟相位)被提供给一系列可选锁存器1000，可选锁存器1000被配置为响应于触发信号eoc_tmr而存储信号sel1的值。基本上讲，这些锁存器1000确保仅当生成在信号eoc_tmr中的触发时，电路才对信号sel1的值进行采样。
在所考虑的实施例中，每个时钟相位φ0…φn-1被提供给相应传输门(门控时钟单元)10020...1002n，其根据选择信号sel1或可选锁存选择信号sel1而被启用，从而生成相应(门控)信号φ0_gtd…φn-1_gtd。例如，在各种实施例中，选择信号包括(n个)位sel0...seln-1并且使用独热编码，其中给定位与给定时钟相位φ0...φn-1单义相关联(即，位sel0...seln-1中只有一个位被设置)，并且指示相应时钟相位φ0...φn-1可以通过相应传输门10020...1002n-1，而其他时钟相位φ0...φn-1无法通过相应传输门10020...1002n-1。一般而言，其他编码方案还可以用于选择信号(诸如二进制编码)，并且传输门可以经由被配置为根据选择信号sel1生成用于传输门10020...1002n-1的独热编码驱动信号的解码器电路来驱动。
如图9b所示，信号φ0_gtd…φn-1_gtd然后被提供给组合逻辑电路1004，该组合逻辑电路1004被配置为在输出处通过组合信号φ0_gtd...φn-1_gtd来生成用于计时器电路102的时钟信号clk_tmr。例如，在各种实施例中，信号φ0_gtd…φn-1_gtd经由逻辑or运算来组合，例如，使用多个or门or1、or2、or3等的级联结构来实现。
图10a示出了时钟切换电路100′在依序具有值k、x和y的选择信号sel1示例处的操作，从而(响应于触发信号eoc_tmr)依序激活时钟相位φk_gtd、φx_gtd和φy_gtd。
因此，如果选择信号sel1发生改变，则时钟信号clk_tmr响应于选择信号而从第一时钟相位切换到第二时钟相位。
具体地，如图10b所示，当第二时钟相位(φx_gtd)变为高(上升边沿)、并且第一时钟相位(φk_gtd)仍为高时，所产生的时钟信号clk_tmr将会具有持续时间高于时钟相位φ0...φn-1的时钟周期tpll的单个时钟脉冲，从而实质上损失了一时钟循环。
通常，当相应分数l或q小于n/2时，这种情况将会发生。
相反，如图10c所示，当第二时钟相位(φy_gtd)变为高(上升边沿)、并且第一时钟相位(φx_gtd)为低时，所产生的时钟信号clk_tmr具有持续时间小于时钟相位φ0...φn-1的时钟周期tpll的单个时钟脉冲。通常，当相应分数l或q大于n/2时，这种情况将会发生。
因此，为了正确确定相应时间间隔的持续时间，应当考虑丢失的时钟边沿(图10b)。具体地，在各种实施例中，如果丢失时钟循环(即，相应分数l或q小于n/2)，则pwm信号生成器电路被配置为将计时器电路102增加一个附加时钟循环，即，在单个时钟循环内，计时器102增加2，而非仅增加1。
图11a示出了计时器电路102的可能实施例。
具体地，在所考虑的实施例中，计数器104使用累加器实现，该累加器包括：
寄存器1040，其在输出处提供计数值cnt，其中寄存器1040被配置为响应于时钟信号clk_tmr而存储在相应输入处的信号reg_in；以及
数字加法器1042，其被配置为通过将增量值inc与添加到计数值cnt来在寄存器1040的输入处生成信号reg_in。
在所考虑的实施例中，可以例如经由多路复用器1044将增量值inc设置为“1”或“2”。具体地，选择经由通过控制电路110所提供的选择信号sel3(或同样通过控制电路110′)驱动。
具体地，在所考虑的实施例中，控制电路110包括：
数字比较器1100，其被配置为确定当前接通周期或当前关断周期的分数值l或q是否大于n/2；以及
电路1102，其被配置为根据由比较器1100所生成的比较信号和指示新接通周期或新关断周期的开始的触发信号(诸如信号eoc_tmr)来生成选择信号sel3；或在通常情况下根据由比较器1100所生成的比较信号和长度为一个clk_tmr循环并且在接通周期或关断周期期间的任何适当时刻生成的通用触发信号来生成选择信号sel3。
具体地，在所考虑的实施例中，多路复用器112已经提供了针对当前周期的分数值，其中选择信号sel2指示当前周期是接通周期还是关断周期。因而，比较器1100可以在输入处接收由多路复用器112所提供的信号，并且因此生成指示分数值l或q是否大于n/2的比较信号。具体地，电路110和112被配置为：
当在比较器的输出处的信号指示分数l或q(基于当前周期)大于n/2或触发信号(例如，eoc_tmr)未被设置时，经由信号sel3驱动多路复用器1044，以便选择值“1”，由此累加器1040/1042响应于时钟信号clk_tmr而增加“1”；以及
当在比较器的输出处的信号指示分数l或q(基于当前周期)小于n/2并且触发信号(例如，eoc_tmr)已被设置时，经由信号sel3驱动多路复用器1044，以便选择值“2”，由此累加器1040/1042响应于时钟信号clk_tmr而增加“2”。
因而，基本上讲，计时器电路104被配置为当分数l或q(基于当前周期)小于n/2时，针对信号clk_tmr的一个时钟循环(即，每个接通周期或关断周期的单个循环)，将计数值增加二(“2”)。
相反，图11b示出了可以通过直接调整由比较器106所使用的阈值来获得相似结果。
具体地，在所考虑的实施例中，增量值inc总是被设置为“1”，并且提供了附加数字减法器，其例如经由多路复用器1048被配置为：
从由多路复用器108所选择的当前阈值(k或p)减去值“1”；或
维持阈值，例如，通过从由多路复用器108所选择的当前阈值(k或p)减去值“0”。
一般而言，还可以组合实施例，即，在接通持续时间期间，可以通过“加二”机构(图11a)或阈值k的调整(图11b)来实现，并且可以在关断持续时间期间，通过“加二”机构或阈值p的调整来实现。
因而，在所考虑的实施例中，电路1100/1102通知计时器电路102由于图9b所示的时钟组合而已经错过了计数边沿或即将错过计数边沿。该错过边沿信息(即，信号sel3)可以由控制电路/相位累加器机器110/110′计算，该控制电路/相位累加器机器110/110′控制精细延迟选择、并且生成相位选择改变sel1(指示要用于对pwm信号进行微调的下一时钟相位)。实际上，如果新相位选择选择了具有在运行时钟的接通时间期间出现上升边沿的时钟，其则组合clk_tmr将具有较长接通时间，并且用于图9b的时钟组合电路装置的下一选定时钟相位的边沿将会被错过。如果相位选择改变小于可用相位的数目的一半，则会发生这种情况，即，当相应分数l或q小于n/2(例如，
使用该时钟改变属性，计时器可以递增“1”或“2”，或比较器106的阈值可以相对于如图11a或图11b所示生成的该内部标志来进行调整。
在各种实施例中，响应于新时钟相位(即，随后接通周期或关断周期的选定时钟相位φ0_gtd...φn-1_gtd)的下一上升边沿，对pwm信号进行切换。然而，在给定时隙/周期期间的任何适当时刻中生成sel1信号的情况下，响应于触发信号eoc_tmr的上升边沿，还可以改变pwm信号。
例如，如图8所示，pwm信号生成器电路可以包括触发电路114，该触发电路114被配置为根据信号φ0_gtd...φn-1_gtd和触发信号eoc_tmr生成pwm信号。
通常，响应于信号eoc_tmr(或eoc_tmra和eoc_tmrb)和新时钟相位，任何合适电路可以用于切换pwm信号的水平。
例如，图12a示出了触发电路114的实施例。具体地，触发电路114包括上升边沿检测器电路。具体地，在所考虑的实施例中，触发电路包括针对信号φ0_gtd...φn-1_gtd中的每个信号的相应上升边沿检测器11400..1140n-1，其根据信号eoc_tmr而被启用。
具体地，如图12b、图12c和图12d所示，响应于当前时钟相位的上升边沿(例如，图12c中的φk_gtd)，信号eoc_tmr将会在短暂延迟之后被设置。响应于在信号eoc_tmr中的触发，电路100′将切换到新时钟相位(例如，图12c中的φx_gtd)。因此，旧时钟信号的附加上升边沿(例如，图12c中的φk_gtd)不会出现。因此，响应于新时钟相位中的随后上升边沿(例如，图12c中的φx_gtd)，相应边沿检测器1140设置其输出(例如，设置为高)，这也是因为信号eoc_tmr仍被设置。
因而，在所考虑的实施例中，为此，各种上升边沿检测器11400..1140n-1的输出可以被连接到例如实现逻辑or功能的组合逻辑电路(图12a示意性地示出了逻辑or门or4，其可能与or门链中的最后一个or门相对应，例如，包括级联的具有3个输入的6个or门、具有2个输入的2个or门、以及or门or4)，但是总的来说，由于相对于速度和时钟相位的数目的平衡过程不同，所以可以使用不同数目和拓扑的门来实现各种上升边沿检测器11400..1140n-1的输出，这会在输出处生成触发信号trig，该触发信号trig指示pwm信号的逻辑水平必须改变。
因而，在所考虑的实施例中，信号trig可以用于驱动触发器ff1，以便使触发器ff1的输出反相，其中pwm信号根据在触发器ff1的输出处的信号生成(并且优选地，与该信号相对应)。
例如，在所考虑的实施例中，触发器ff1使用d型触发器实现，其经由反相器inv1在数据端子d处接收触发器ff1的反相输出信号，从而响应于触发信号trig，使触发器ff1的输出反相。
根据一个或多个实施例，提供一种pwm信号生成器电路，其具有在以下描述中阐述的独特元件。实施例还涉及一种对应集成电路。
本公开的各种实施例涉及一种pwm信号生成器电路，其被配置为生成具有给定开关持续时间的脉宽调制信号，该给定开关持续时间包括接通持续时间和关断持续时间。
在各种实施例中，pwm信号生成器电路包括多相时钟生成器，该多相时钟生成器被配置为生成给定数目n个相移时钟相位，该相移时钟相位具有相同的时钟周期并且被相移了对应于时钟周期的1/n的时间。
在各种实施例中，pwm信号生成器电路被配置为：
针对每个接通持续时间，确定第一整数数目和第二整数数目，该第一整数数目指示接通持续时间的时钟周期的整数数目，以及第二整数指示附加于接通持续时间的时钟周期的整数数目的、接通持续时间的时钟周期的分数1/n的整数数目，以及
针对每个关断持续时间，确定第三整数数目和第四整数数目，该第三整数数目指示关断持续时间的时钟周期的整数数目、或开关持续时间的时钟周期的整数数目，以及第四整数数目指示附加于关断持续时间的时钟周期的整数数目的关断持续时间的时钟周期的分数1/n的整数数目。
例如，在各个实施例中，pwm信号生成器电路可以在输入处接收第一整数数目、第二整数数目、第三整数数目和第四整数数目。
在各种实施例中，pwm信号生成器电路包括时钟切换电路、计时器电路、相位累加器电路和触发电路。
在各种实施例中，时钟切换电路被配置为通过根据选择信号选择相移时钟相位中的一个相移时钟相位作为计时器时钟信号，来生成该计时器时钟信号。
例如，在各个实施例中，时钟切换电路包括：
针对相移时钟相位中的每个相移时钟相位的相应传输门，并且其中每个传输门被配置为根据选择信号来生成相应门控时钟相位；以及
组合逻辑电路，被配置为通过组合门控时钟相位来生成计时器时钟信号。
在各种实施例中，计时器电路包括一个或多个计数器和一个或多个比较器，其中计时器电路被配置为：
在接通持续时间期间，响应于计时器时钟信号而使第一计数值发生变化，并且当第一计数值达到第一整数数目时，生成第一触发；以及
在关断持续时间期间，响应于计时器时钟信号而使第二计数值发生变化，并且当第二计数值达到第二整数数目时，生成第二触发。
例如，计时器电路可以包括单个计数器，该单个计数器被配置为生成第一计数值和第二计数值。在这种情况下，第三整数数目可以指示关断持续时间的时钟周期的整数数目，并且可以在每个接通持续时间和每个关断持续时间的开始处重置单个计数器。备选地，第三整数数目可以指示开关持续时间的时钟周期的整数数目，并且可以仅在每个接通持续时间的开始处重置单个计数器。
在各种实施例中，相位累加器电路被配置为通过以下项来生成选择信号：
在接通持续时间期间，将选择信号增加第二整数数目；以及
在关断持续时间期间，将选择信号增加第四整数数目。
通常，选择信号的变化可以在相应的接通持续时间或关断持续时间期间的任何时刻处发生。然而，优选地，相位累加器电路被配置为通过以下项生成选择信号：
响应于第一触发，将选择信号增加第二整数数目；以及
响应于第二触发，将选择信号增加第四整数数目。
在各种实施例中，触发电路被配置为：
响应于第一触发，将pwm信号设置为低；以及
响应于第二触发，将pwm信号设置为高。
在这样的实施例中，计时器电路因此利用由相移时钟相位的切换/组合产生的自适应时钟信号进行操作。
发明人已经观察到，在先前时钟相位为高的同时，可以发生时钟相位的切换，从而导致用于增加计时器电路的边沿的损失。
因此，为了补偿错过的边缘，在各种实施例中，pwm信号生成器电路被配置为：
在接通持续时间期间，确定第二整数数目是否小于n/2；以及如果第二整数数目小于n/2，则将针对计时器时钟信号的单个时钟循环的第一计数值增加二；以及
在关断持续时间期间，确定第四整数数目是否小于n/2；以及如果第四整数数目小于n/2，则将计时器时钟信号的单个时钟循环的第二计数值增加二。
备选地，pwm信号生成器电路可以被配置为：
在接通持续时间期间，确定第二整数数目是否小于n/2；以及如果第二整数小于n/2，则将第一整数数目减小1；以及
在关断持续时间期间，确定第四整数数目是否小于n/2；以及如果第四整数数目小于n/2，则将第三整数数目减小1。
当然，在不损害本公开的原理的情况下，构造和实施例的细节可以相对于仅通过示例在本文中描述和图示的内容而发生大范围变化，而不因此脱离本公开的范围，如由随后权利要求所定义。
上述各种实施例可以组合以提供其他实施例。可以根据上述具体实施方式对实施例进行这些和其他改变。一般而言，在以下权利要求书中，所使用的术语不应解释为将权利要求书限制为说明书和权利要求书中所公开的特定实施例，而是应当解释为包括所有可能实施例以及这些权利要求所享有权利的全部范围的等同物。因而，权利要求不受公开内容的限制。
1.一种脉宽调制pwm信号生成器电路，其特征在于，包括：
多相时钟生成器，被配置为生成给定数目n个相移时钟相位，所述给定数目n个相移时钟相位具有相同的时钟周期、并且被相移了对应于所述时钟周期的分数1/n的时间，所述pwm信号生成器电路被配置为：
生成pwm信号，所述pwm信号具有给定开关持续时间，所述给定开关持续时间包括接通持续时间和关断持续时间；
针对每个接通持续时间，确定第一整数数目和第二整数数目，所述第一整数数目指示所述接通持续时间的时钟周期的整数数目，以及所述第二整数数目指示附加于所述接通持续时间的时钟周期的所述整数数目的、所述接通持续时间的所述时钟周期的所述分数1/n的整数数目；以及
针对每个关断持续时间，确定第三整数数目和第四整数数目，所述第三整数数目指示所述关断持续时间的时钟周期的整数数目、或所述开关持续时间的时钟周期的整数数目，以及所述第四整数数目指示附加于所述关断持续时间的时钟周期的所述整数数目的、所述关断持续时间的所述时钟周期的所述分数1/n的整数数目；以及
时钟切换电路，被配置为通过基于选择信号来选择所述相移时钟相位中的一个相移时钟相位作为计时器时钟信号，来生成所述计时器时钟信号。
2.根据权利要求1所述的pwm信号生成器电路，其特征在于，还包括：
计时器电路，包括一个或多个计数器和一个或多个比较器，所述计时器电路被配置为：
在所述接通持续时间期间，响应于所述计时器时钟信号而使第一计数值发生变化，并且在所述第一计数值达到所述第一整数数目时生成第一触发；以及
在所述关断持续时间期间，响应于所述计时器时钟信号而使第二计数值发生变化，并且在所述第二计数值达到所述第三整数数目时生成第二触发；
相位累加器电路，被配置为通过以下项生成所述选择信号：
在所述接通持续时间期间，将所述选择信号增加所述第二整数数目，以及
在所述关断持续时间期间，将所述选择信号增加所述第四整数数目；以及
触发电路，被配置为：
响应于所述第一触发，将所述pwm信号设置为低，以及
响应于所述第二触发，将所述pwm信号设置为高。
3.根据权利要求2所述的pwm信号生成器电路，其特征在于，被配置为在输入处接收所述第一整数数目、和所述第二整数数目以及所述第三整数数目和所述第四整数数目。
4.根据权利要求2所述的pwm信号生成器电路，其特征在于，被配置为：
在所述接通持续时间期间，确定所述第二整数数目是否小于n/2，并且响应于确定所述第二整数数目小于n/2，针对所述计时器时钟的单个时钟周期，将所述第一计数值增加二；以及
在所述关断持续时间期间，确定所述第四整数数目是否小于n/2，并且响应于确定所述第四整数数目小于n/2，针对所述计时器时钟的单个时钟周期，将所述第二计数值增加二。
5.根据权利要求2所述的pwm信号生成器电路，其特征在于，被配置为：
在所述接通持续时间期间，确定所述第二整数数目是否小于n/2，并且响应于确定所述第二整数数目小于n/2，将所述第一整数数目减小1；以及
在所述关断持续时间期间，确定所述第四整数数目是否小于n/2，并且响应于确定所述第四整数数目小于n/2，将所述第三整数数目减小1。
6.根据权利要求2所述的pwm信号生成器电路，其特征在于，所述计时器电路包括单个计数器，所述单个计数器被配置为生成所述第一计数值和所述第二计数值，并且其中所述第三整数数目指示所述关断持续时间的时钟周期的所述整数数目，并且所述单个计数器在每个接通持续时间和每个关断持续时间的开始处被重置。
7.根据权利要求2所述的pwm信号生成器电路，其特征在于，所述计时器电路包括单个计数器，所述单个计数器被配置为生成所述第一计数值和所述第二计数值，并且其中所述第三整数数目指示所述开关持续时间的时钟周期的所述整数数目，并且所述单个计数器仅在每个接通持续时间的开始处被重置。
8.根据权利要求2所述的pwm信号生成器电路，其特征在于，所述相位累加器电路被配置为通过以下项生成所述选择信号：
响应于所述第一触发，将所述选择信号增加所述第二整数数目，以及
响应于所述第二触发，将所述选择信号增加所述第四整数数目。
9.根据权利要求2所述的pwm信号生成器电路，其特征在于，所述时钟切换电路包括：
针对所述相移时钟相位中的每个相移时钟相位的相应的传输门，每个传输门被配置为基于所述选择信号来生成相应的门控时钟相位；以及
组合逻辑电路，被配置为通过组合所述门控时钟相位来生成所述计时器时钟信号。
10.一种集成电路，其特征在于，包括：
pwm信号生成器电路，被配置为：
接收数目n个相移时钟相位，所述数目n个相移时钟相位具有相同时钟周期、并且被相移了对应于所述时钟周期的分数1/n的时间；
生成pwm信号，所述pwm信号具有给定开关持续时间，所述给定开关持续时间包括接通持续时间和关断持续时间；
针对每个接通持续时间，确定第一整数数目和第二整数数目，所述第一整数数目指示所述接通持续时间的时钟周期的整数数目，以及所述第二整数数目指示附加于所述接通持续时间的时钟周期的所述整数数目的、所述接通持续时间的所述时钟周期的所述分数1/n的整数数目；
针对每个关断持续时间，确定第三整数数目和第四整数数目，所述第三整数数目指示所述关断持续时间的时钟周期的整数数目、或所述开关持续时间的时钟周期的整数数目，以及所述第四整数数目指示附加于所述关断持续时间的时钟周期的所述整数数目的、所述关断持续时间的所述时钟周期的所述分数1/n的整数数目；
所述pwm信号生成器电路包括：
时钟切换电路，被配置为基于选择信号来选择所述相移时钟相位中的一个相移时钟相位作为计时器时钟信号。
11.根据权利要求10所述的集成电路，其特征在于，所述pwm信号生成器电路包括：
计时器电路，包括一个或多个计数器和一个或多个比较器，所述计时器电路被配置为：
在所述接通持续时间期间，响应于所述计时器时钟信号而使第一计数值发生变化，并且在所述第一计数值达到所述第一整数数目时生成第一触发；以及
在所述关断持续时间期间，响应于所述计时器时钟信号而使第二计数值发生变化，并且在所述第二计数值达到所述第二整数数目时生成第二触发；
相位累加器电路，被配置为通过以下项生成选择信号：
在所述接通持续时间期间，将所述选择信号增加所述第二整数数目，以及
在所述关断持续时间期间，将所述选择信号增加所述第四整数数目，以及
触发电路，被配置为：
响应于所述第一触发，将所述pwm信号设置为低，以及
响应于所述第二触发，将所述pwm信号设置为高。
12.根据权利要求11所述的集成电路，其特征在于，所述pwm信号生成器电路被配置为：
在所述接通持续时间期间，确定所述第二整数数目是否小于n/2，并且响应于确定所述第二整数数目小于n/2，针对所述计时器时钟的单个时钟周期，将所述第一计数值增加二；以及
在所述关断持续时间期间，确定所述第四整数数目是否小于n/2，并且响应于确定所述第四整数数目小于n/2，针对所述计时器时钟的单个时钟周期，将所述第二计数值增加二。
13.根据权利要求11所述的集成电路，其特征在于，所述pwm信号生成器电路被配置为：
在所述接通持续时间期间，确定所述第二整数数目是否小于n/2，并且响应于确定所述第二整数数目小于n/2，将所述第一整数数目减小一；以及
在所述关断持续时间期间，确定所述第四整数数目是否小于n/2，并且响应于确定所述第四整数数目小于n/2，将所述第三整数数目减小一。
14.根据权利要求11所述的集成电路，其特征在于，所述计时器电路包括单个计数器，所述单个计数器被配置为生成所述第一计数值和所述第二计数值，并且其中所述第三整数数目指示所述关断持续时间的时钟周期的所述整数数目，并且所述单个计数器在每个接通持续时间和每个关断持续时间的开始处被重置。
15.根据权利要求11所述的集成电路，其特征在于，所述计时器电路包括单个计数器，所述单个计数器被配置为生成所述第一计数值和所述第二计数值，并且其中所述第三整数数目指示所述开关持续时间的时钟周期的所述整数数目，并且所述单个计数器仅在每个接通持续时间的开始处被重置。
16.根据权利要求11所述的集成电路，其特征在于，所述相位累加器电路被配置为通过以下项生成所述选择信号：
响应于所述第一触发，将所述选择信号增加所述第二整数数目，以及
响应于所述第二触发，将所述选择信号增加所述第四整数数目。
17.根据权利要求11所述的集成电路，其特征在于，所述时钟切换电路包括：
针对所述相移时钟相位中的每个相移时钟相位的相应的传输门，每个传输门被配置为基于所述选择信号来生成相应的门控时钟相位；以及
组合逻辑电路，被配置为通过组合所述门控时钟相位来生成所述计时器时钟信号。
技术总结