本公开涉及一种具有减少接通电阻的竖直传导电子功率器件及其制造工艺。具体地，下文将参考mosfet器件。
背景技术：
已知的是，功率mosfet，特别是竖直传导的mosfet，是电子器件，例如由以下项表征：高开关速度、高能量效率以及易于制造和集成率。因此，它们目前广泛应用于各种电子系统中。
特别地，根据参考电压电平的值，这种电子系统可以被划分为两类(低电压或高电压)。
对于低电压应用，例如，对于通常在电气电源系统、dc-dc转换器和发动机控制单元中使用的低于200v的参考电压电平，需要的是，在操作期间，在电子器件的源极端子与漏极端子之间的电流路径具有尽可能低的漏极到源极的接通电阻rdson(以下也称为接通电阻rdson)，以限制能耗。
如图1的横截面视图中所示，竖直传导的功率mosfet器件的可能实现中的一种实现方式包括提供沟槽-栅极端子。
具有沟槽-栅极端子的竖直传导的功率mosfet器件1通常由彼此相同的多个结构形成，这些结构被平行地布置在同一芯片中，并且在图1中仅示出了其中的一部分。
mosfet器件1被形成在半导体材料的主体20中，主体20具有第一表面20a和第二表面20b，并且包括相互重叠的衬底2和外延层4。
衬底2具有第一掺杂类型，例如由n掺杂的硅制成，通常具有250μm的厚度，并且形成主体20的第二表面20b。
底部金属化区域，通常由传导材料(诸如钛、镍和金)层的堆叠形成，底部金属化区域在主体20的第二表面20b下方延伸，底部金属化区域与第二表面20b电接触并且形成漏极端子3，漏极端子3构成mosfet器件1的传导端子。
此外，外延层4具有第一掺杂类型(例如，n掺杂的硅)，外延层4具有的掺杂水平低于衬底2的掺杂水平。
外延层4包含多个有源区域5、多个源极区域6、多个第一富集区域7和第二富集区域8、多个绝缘栅极区域9和漂移区域10。
详细地说，绝缘栅极区域9从主体20的第一表面20a开始，沿着笛卡尔参考系xyz的第一轴线z延伸穿过外延层4，并且绝缘栅极区域9包括传导材料(例如多晶硅)的部分9a和(例如氧化硅的)绝缘层9b。绝缘层9b包围部分9a，以使其与外延层4电绝缘。此外，绝缘栅极区域9沿着参考系统xyz的第二轴线x相互间隔开。
每个源极区域6在外延层4内从第一表面20a开始延伸，延伸的深度小于绝缘栅极区域9(沿着第一轴线z)的深度，并且沿着第二轴线x覆盖分隔两个相邻绝缘栅极区域9的距离。此外，每个源极区域6具有第一掺杂类型(这里是n型掺杂)，掺杂水平远高于外延层4的掺杂水平，例如大于1019原子/cm3。
每个有源区域5沿着第一轴线z在源极区域6下方延伸，延伸的深度小于绝缘栅极区域9的深度。每个有源区域5沿着第二轴线x覆盖分隔两个相邻的绝缘栅极区域9的距离，并且每个有源区域5具有第二掺杂类型(这里是p型掺杂)。
每个第一富集区域7被布置在相应的有源区域5内侧，并且具有第二掺杂类型(这里是p型掺杂)，第一富集区域7的掺杂水平高于有源区域5的掺杂水平，例如高于5·1017原子/cm3。
每个第二富集区域8大约被布置在相应的有源区域5内侧，并且在顶部与相应的源极区域6接触，并且在下方与相应的第一富集区域7接触。此外，每个第二富集区域8具有第二掺杂类型(这里是p型掺杂)，第二富集区域8具有的掺杂水平高于第一富集区域7的掺杂水平。
在衬底2与有源区域5(以及绝缘栅极区域9)之间布置的外延层4的部分形成漂移区域10。
该器件还具有传导材料(例如，铝)的顶部金属化区域，其形成源极端子12并且构成mosfet器件1的另一传导端子；例如由氧化硅或硼磷硅酸盐玻璃(bpsg)构成的介电绝缘区域11和例如由传导材料(例如，钨)构成的多个金属接触区域13。
介电绝缘区域11被布置在主体20的第一表面20a上，并且源极端子12被布置在介电绝缘区域11的上方。以这种方式，介电绝缘区域11将源极端子12与外延层4电绝缘。
每个金属接触区域13沿着第一轴线z延伸，在源极端子12与相应的第二富集区域8之间并且与它们直接电接触，穿过介电绝缘区域11和相应的源极区域6。
源极端子12、金属接触区域13以及第一富集区域7和第二富集区域8形成由输入电阻rin表征的mosfet器件1的输入区域14。
源极区域6与有源区域5的相应部分一起形成具有沟道电阻rc的沟道区域15。此外，漏极端子3具有输出电阻ro，漂移区域10具有漂移电阻rd，并且衬底2具有衬底电阻rs。
在使用中，mosfet器件1以根据被施加到绝缘栅极区域9的偏置电压的方式在第一相(关断相)与第二相(接通相)之间切换。
在接通相中，在每个有源区域5中沿着第一轴线z形成竖直传导沟道，电闭合存在于源极端子12与漏极端子3之间的电流路径，并且电流路径由输入区域14、沟道区域15、漂移区域10、衬底2和漏极端子3形成，从电气的观点来看，以上项被串联连接在一起。如上所述，与所述电流路径相关联的是，在接通相中，接通电阻rdson，在低参考电压应用中应该尽可能低。
在该相中，通常，上文提到的电阻(输入电阻rin、沟道电阻rc、输出电阻ro、漂移电阻rd以及衬底电阻rs)构成电流路径的主要电阻部件。尽管如此，其他电阻部件可以以根据mosfet器件1的设计的方式被包括在电流路径中。
通常，输入电阻rin和输出电阻ro非常低，这是因为它们主要由金属连接元件形成。
沟道电阻rc在设计阶段时由沟道区域15的电荷载流子的物理尺寸和密度确定。
漂移电阻rd确定mosfet器件1的击穿电压，并且因此在设计阶段时根据所需的击穿电压和集成mosfet器件1的装置的应用，通过设置漂移区域10的厚度和掺杂水平来准确地选择。
衬底电阻rs在电流路径中构成不需要的电阻，特别是在需要接通电阻rdson尽可能低的上述低电压应用中。
事实上，在实践中，衬底2基本上仅具有机械支撑的功能，若没有机械支撑，则mosfet器件1在电子设备中的制造步骤和装配步骤二者期间在机械方面将是脆弱的。
显然，衬底电阻rs取决于衬底2的厚度和掺杂水平。
因此，本领域的当前状态包括减薄衬底2或增加其掺杂水平，以便将衬底电阻rs的值减小到最小的可能性。
然而，衬底2的减薄(例如，经由研磨)具有限制。如上所述，事实上，为了不损害mosfet器件的机械强度，衬底的厚度不能被减小到零，因此不能将电阻值减小到某个阈值以下。
另一方面，增加掺杂水平需要引入另外的制造步骤，并因此增加功率mosfet器件的制造复杂度和相关成本。
在美国专利us2002/0197832a1中描述了不同的解决方案，该解决方案包括在功率mosfet器件的衬底的底部挖出沟槽，并且用传导材料(诸如铜或多晶硅)填充。沟槽例如可以经由选择性电化学去除而获得。
以这种方式，器件的衬底通过并联电连接的传导材料区域与半导体区域的交替部形成。金属区域的存在使得衬底电阻降低；同时，衬底的机械稳定性得到保证。
然而，针对某些应用，上述解决方案也不能获得足够低的电阻值。
技术实现要素：
在各种实施例中，本公开提供了一种竖直传导电子功率器件，其将使得能够减少接通电阻。
根据本公开，提供了一种竖直传导电子功率器件及其制造工艺。
在至少一个实施例中，提供了一种竖直传导电子功率器件，包括：体部，具有第一表面和第二表面，并且包括衬底和半导体材料的外延层。外延层由主体的第一表面界定，并且衬底由主体的第二表面界定。外延层至少包含第一传导区域和第二传导区域，具有第一掺杂类型。多个绝缘栅极区域在主体的第一表面上或外延层内延伸。衬底具有至少一个硅化物区域，该硅化物区域从主体的第二表面朝向外延层延伸。
在至少一个实施例中，提供了一种用于制造竖直传导电子功率器件的方法，该方法包括：在半导体材料的晶片上形成多个绝缘栅极区域，晶片包括外延层和衬底、并且具有第一表面和第二表面，多个绝缘栅极区域被形成在晶片的第一表面上或者在外延层内；在外延层内形成第一传导区域和第二传导区域；以及，在衬底中形成至少一个硅化物区域，硅化物区域从主体的第二表面开始朝向外延层延伸。
在至少一个实施例中，提供了一种包括衬底的器件，衬底包括硅化物层。半导体材料的外延层被设置在硅化物层上，并且外延层包括：漂移区域，具有第一掺杂类型，在硅化物层上并且与硅化物层接触；有源区域，具有第二掺杂类型，在漂移区域上；以及，源极区域，在有源区域上。源极区域具有第一掺杂类型并且具有比漂移区域的第一掺杂类型更高的浓度。第一绝缘栅极区域和第二绝缘栅极区域从外延层的表面延伸到漂移区域中，并且有源区域和源极区域被设置在第一绝缘栅极区域与第二绝缘栅极区域之间，并且与第一绝缘栅极区域和第二绝缘栅极区域邻接。
附图说明
为了更好地理解本公开，现在仅通过非限制性示例，参考附图来描述本公开的一些实施例，其中：
图1是已知的竖直传导的功率mosfet器件的横截面视图；
图2至图7是在连续制造步骤中本mosfet器件的横截面视图；
图8示出了根据至少一个实施例的竖直传导的功率mosfet器件；以及
图9示出了本竖直传导的功率mosfet器件的另一实施例。
具体实施方式
下文描述的是用于制造竖直传导的功率mosfet器件的步骤，竖直传导的功率mosfet器件可以用于电子设备，特别是在低参考电压下操作的设备。
特别地，下面描述的制造步骤导致具有与图1中所示的结构类似的一般结构的mosfet器件的生产。因此，与已经参考图1描述的元件相同的元件由相同的附图标记提高50来表示。
详细地说，图2是以本领域的技术人员已知的方式(例如，以与欧洲专利申请no.3396718中描述的方式类似的方式)处理的晶片50的横截面视图。特别地，在晶片50中，已经提供了衬底52和外延层54(形成主体70，主体70具有与界定晶片50的表面重合的第一表面70a和第二表面70b)、有源区域55、源极区域56、第一富集区域57和第二富集区域58、绝缘栅极区域59、漂移区域60以及介电绝缘区域61。此外，金属接触层48已经在介电绝缘区域61上被沉积，其填充了在介电绝缘区域61中挖掘的接触沟槽49(其中形成金属接触区域63)，并且具有在介电绝缘区域61本身上延伸的表面部分48’。
此外，例如由光敏材料(诸如抗蚀剂)制成的图案化层82已经在主体70的第二表面70b上沉积，并且已经经由光刻工艺图案化以形成多个腔体83，腔体83具有例如直径在0.5μm至3μm范围内的圆形横截面，在一些实施例中在1μm至2μm的范围内。
图3示出了在主体70的第二表面70b上执行化学蚀刻之后的晶片50。化学蚀刻使得能够在腔体83处选择性地移除衬底52的部分，因此形成沿着第一轴线z针对高深度延伸的多个沟槽84。例如，对于深度为250μm的衬底，沟槽84的深度可以在150μm至250μm的范围内；然而，这些值不是限制性的，并且沟槽84可以延伸贯穿衬底的整个厚度，直到到达距外延层54的最小距离，通常不小于1μm。同样地，在较薄或较厚的衬底的情况下，沟槽84可以仅延伸穿过衬底52的部分，或者直到到达距外延层54不小于1μm的最小距离。在实践中，衬底52现在由沟槽84与半导体柱81交替形成。
沟槽84的形成可以借助本领域的技术人员已知的工艺(诸如，着色蚀刻、金属辅助化学蚀刻以及反应性离子蚀刻)来执行。
接着，如图4中所示，移除图案化层82并且沉积传导材料的金属层85，例如，如果衬底52具有n型掺杂，则沉积过渡金属，诸如钛或钨，或者如果衬底52具有p型掺杂，则沉积钴或铬。
沉积金属层85以完全填充沟槽84，并且形成覆盖主体70的第二表面70b的表面部分85’。
在图5中，晶片50以在700℃至900℃的范围内的温度退火一段时间，达在1分钟至2分钟的范围内的时间，该时间取决于温度，。
上述热预算足够低，而不影响先前形成的结构(有源区域55、源极区域56、第一富集区域57以及第二富集区域58)，但是使得衬底52与金属层85接触的部分能够与金属层85本身发生化学反应，以形成高传导的硅化物。例如，在金属层85是钛的情况下，获得硅化钛(tisi2)。在退火工艺结束时，整个衬底52经历了硅化反应。以这种方式，衬底52的所有硅已经被转化为硅化物，而在本实施例中，仅消耗了沟槽84中的部分金属层85，该部分金属层85也已经转化为硅化物。因此，晶片50在外延层54下方具有由硅化物柱91(源自半导体柱81与沟槽84的部分金属的硅化)形成的金属漏极层90，金属漏极层90包围金属材料92的柱(金属层85的剩余部分，未反应成硅化物)。备选地，根据所使用的金属、尺寸和工艺参数，存在于沟槽84中的所有金属可以完全经历硅化反应，如下文图8中所示。
由此形成的金属漏极层90具有的传导性比制成衬底52的掺杂半导体材料(例如，n掺杂硅)的传导性高；考虑到现在金属漏极层90的整个区域具有极高的传导性，该传导性也比具有用半导体材料柱包围的金属材料填充的沟槽的衬底的情况高。在实践中，本解决方案使得与衬底52相关联的电阻rs能够显著降低，衬底52现在包括具有极低电阻率的更大表面，可用于电流流动。
接着，在图6中，晶片50根据本领域的技术人员已知的工艺进行化学蚀刻(例如各向异性干化学蚀刻)，以移除金属接触层48的表面部分48’。然后第一金属化层86(例如，铝)在介电绝缘区域61和金属接触区域63上沉积，因此形成源极端子62。
最后，在图7中，第二金属化层87和第三金属化层88依次在金属漏极层90上被沉积，以形成漏极端子53。例如，由镍和钯或者镍和钒的化合物组成的第二金属化层87有利于与下方金属层85的欧姆接触。例如，由金、银或钯制成的第三金属化层88防止第一金属化层87的氧化。
然后将晶片50切块，并且在电连接和封装的通常步骤之后，所产生的每个芯片形成mosfet器件51。
由于现在与金属漏极层90对应的衬底52完全由金属构成这一事实，如上所述，本mosfet器件51具有非常低的衬底电阻rs，同时保持机械稳定性和低制造成本。事实上，上述制造步骤可以容易地集成在用于制造电流功率mosfet器件的工艺中，并且不需要复杂或昂贵的制造过程。
图8示出了根据另一实施例的mosfet器件101。mosfet器件101经历了与mosfet器件51类似的制造步骤，并且因此具有类似的结构；因此，相同的元件由相同的附图标记表示。这里，在退火结束时，在沟槽84中存在的所有金属已经完全反应，并且沟槽存在的区域也被硅化物占据。在实践中，硅化物区域141在整个衬底52上延伸以形成金属漏极层140，该金属漏极层140完全由硅化物组成，被布置在外延层54与漏极端子53之间。显然，在这种情况下，金属漏极层140也具有特别低的衬底电阻rs，这是因为它完全由具有极低电阻率的材料制成。
备选地，如图9中所示，可以提供mosfet器件151。同样在这里，与mosfet器件51的元件相同的元件由相同的附图标记表示。在本实施例中，图4的半导体柱81已经与金属层85完全反应以形成硅化物柱91，而仅有部分沟槽84已经反应以形成金属材料柱92，以与图5中所示的方式类似的方式。与mosfet器件51不同，以本领域技术人员已知的方式，在外延层54的顶部以及介电绝缘区域61内获得了绝缘栅极区域109。最后，显而易见的是，可以对mosfet器件51、101、151以及本文描述和说明的制造工艺进行修改和变更，而不由此背离本公开的范围。例如，所描述的各种实施例可以组合以提供进一步的解决方案。
此外，所描述的制造工艺可以用于降低其它竖直传导的功率器件的衬底电阻，例如，具有绝缘栅极区域的不同设计的器件，其中两个传导端子之间的电流路径的电阻，即，尽可能低是有必要或有益的。
最后，衬底、外延层、有源区域、源极区域以及第一富集区域和第二富集区域的掺杂类型可以相反。
可以组合上述各种实施例以提供进一步的实施例。根据上述详细描述，可以对实施例进行这些和其他改变。通常，在以下权利要求中，所使用的术语不应该被解释为将权利要求限制于在说明书和权利要求中公开的特定实施例，而应该被解释为包括所有可能的实施例以及这种权利要求有权获得的等效物的全部范围。因此，权利要求不受本公开的限制。
1.一种竖直传导电子功率器件，包括：
主体，具有第一表面和第二表面，并且包括衬底和半导体材料的外延层，所述外延层由所述主体的所述第一表面界定，并且所述衬底由所述主体的所述第二表面界定，所述外延层至少包含具有第一掺杂类型的第一传导区域和第二传导区域；以及
多个绝缘栅极区域，其在所述主体的所述第一表面之上、或者在所述外延层内延伸，
其中，所述衬底具有至少一个硅化物区域，所述至少一个硅化物区域从所述主体的所述第二表面朝向所述外延层延伸。
2.根据权利要求1所述的器件，其中所述衬底完全由所述至少一个硅化物区域形成。
3.根据权利要求1所述的器件，其中至少一个硅化物区域包括共同形成所述衬底的多个硅化物区域，所述多个硅化物区域从所述主体的所述第二表面朝向所述外延层延伸，并且至少部分地围绕多个金属区域。
4.根据权利要求1所述的器件，其中所述至少一个硅化物区域延伸到所述外延层。
5.根据权利要求1所述的器件，其中所述器件包括竖直传导的功率晶体管。
6.根据权利要求1所述的器件，进一步包括：
第一传导端子，在所述主体的所述第一表面上，并且与所述第一传导区域电接触；以及
第二传导端子，在所述主体的所述第二表面上，并且与所述至少一个硅化物区域直接电接触。
7.一种用于制造竖直传导电子功率器件的方法，包括：
在半导体材料的晶片上形成多个绝缘栅极区域，所述晶片包括外延层和衬底并且具有第一表面和第二表面，所述多个绝缘栅极区域被形成在所述晶片的所述第一表面上或者在所述外延层内；
在所述外延层内形成第一传导区域和第二传导区域；以及
在所述衬底中形成至少一个硅化物区域，所述至少一个硅化物区域从所述主体的所述第二表面开始朝向所述外延层延伸。
8.根据权利要求7所述的方法，其中形成至少一个硅化物区域包括：
形成在所述衬底中从所述晶片的所述第二表面延伸的沟槽，所述沟槽通过半导体材料柱彼此分隔；
用金属材料的填充区域至少部分地填充所述沟槽；以及
将所述晶片退火，并且使所述半导体材料柱与所述填充区域的所述金属材料反应，以形成所述至少一个硅化物区域。
9.根据权利要求8所述的方法，其中所述退火持续进行，直到所有所述半导体材料柱被转变为硅化物。
10.根据权利要求8所述的方法，其中所述退火以在700℃至900℃的范围内的温度发生达在1分钟至2分钟的范围内的时间。
11.根据权利要求8所述的方法，其中所述沟槽延伸到所述衬底中，距离所述外延层在1μm以内。
12.根据权利要求11所述的方法，其中所述沟槽延伸到所述衬底中的深度在150μm至250μm的范围内，并且所述沟槽具有的宽度在1μm至3μm的范围内。
13.根据权利要求7所述的方法，进一步包括：
在所述第一表面上形成第一金属化区域；以及
在所述第二表面上形成第二金属化区域，其中形成至少一个硅化物区域是在形成所述第一传导区域和所述第二传导区域之后、并且在形成所述第一金属化区域和形成所述第二金属化区域之前执行的。
14.根据权利要求8所述的方法，其中所述衬底具有n型掺杂，并且所述金属材料是钛或钨中的一种。
15.根据权利要求8所述的方法，其中所述衬底具有p型掺杂，并且所述金属材料是钴或铬中的一种。
16.一种器件，包括：
衬底，包括硅化物层；
半导体材料的外延层，在所述硅化物层上，所述外延层包括：
漂移区域，在所述硅化物层上并且与所述硅化物层接触，所述漂移区域具有第一掺杂类型；
有源区域，在所述漂移区域上，所述有源区域具有与所述第一掺杂类型不同的第二掺杂类型；以及
源极区域，在所述有源区域上，所述源极区域具有所述第一掺杂类型，并且具有比所述漂移区域更高的所述第一掺杂类型的浓度；以及
第一绝缘栅极区域和第二绝缘栅极区域，从所述外延层的表面延伸到所述漂移区域中，所述有源区域和所述源极区域被布置在所述第一绝缘栅极区域与所述第二绝缘栅极区域之间、并且与所述第一绝缘栅极区域和所述第二绝缘栅极区域邻接。
17.根据权利要求16所述的器件，进一步包括在所述外延层上的介电层。
18.根据权利要求17所述的器件，进一步包括传导端子，延伸穿过所述介电层并且延伸到所述源极区域中，所述传导端子被电耦合到所述源极区域。
19.根据权利要求16所述的器件，进一步包括多个金属区域，所述金属区域中的每个金属区域朝向所述外延层延伸到所述硅化物层中，所述硅化物层的部分位于所述金属区域的相邻金属区域之间。
20.根据权利要求19所述的器件，其中所述金属区域延伸到所述硅化物层中，距离所述外延层在1μm以内。
技术总结