本发明的各个方面主要涉及碳化硅半导体器件，更确切地说，本发明涉及碳化硅沟槽金属-氧化物场效应晶体管(mosfet)。
背景技术：
碳化硅(sic)晶体管，特别是mosfet，在平面结构方面取得了重大进展。遗憾的是，对于sicmos技术，传统的平面mosfet的c-面上沟道中的迁移率明显较低。传统平面mofet器件的低迁移率增加了器件的比导通电阻(ron，sp)，在给定的器件电阻额定值下，导致了更大的芯片尺寸。为了减小sicmosfet的芯片尺寸，必须提高沟道中的迁移率以充分利用sic的优点。
制造具有更高迁移率的sicmos沟槽的一种替代方法是在六角sic晶体结构的(
与si沟槽器件类似，sic沟槽器件允许沿栅极侧壁的垂直沟槽通过发生反转的p区。与普通硅器件不同，由于sic中较高的临界场需要栅极氧化层和沟槽面积的额外屏蔽，因此sic中的场可以有低至10倍的电阻。这是通过沟槽jfet区域下的相邻p 区来实现的，但缺点是额外的抗夹点性和沟槽密度降低导致活性区的损失。
正是在这一前提下，提出了本发明的各种实施例。
技术实现要素：
本发明的目的是提供一种碳化硅沟道半导体器件，以实现提高沟道中的迁移率的目的。
为了实现以上目的，本发明通过以下技术方案实现：
一种碳化硅沟道半导体器件，包括：一个碳化硅衬底，重掺杂第一导电类型；一个第一导电类型的轻掺杂碳化硅漂流区，在碳化硅衬底上方；一个第一本体区，在漂流区中，掺杂第二导电类型，其中第二导电类型与第一导电类型相反；一个第一源极区，在第一本体区中，重掺杂第一导电类型；以及一个栅极沟槽，形成在第一源极区和第一本体区中，其中栅极沟槽的至少一个侧壁平行于碳化硅结构的一个晶面，其载流子迁移性比碳化硅结构的c-面更高，其中栅极沟槽沿第一本体区和源极区的长度水平方向上延伸到第一本体区附近的一个分离区域，其中该分离区域在漂流区中。
优选地，其中第一本体区的掺杂浓度随深度的增加而增加，使得最大的掺杂浓度处于本体区的最大深度处。
优选地，还包括在漂流区中一个重掺杂第二导电类型的第二本体区，以及一个在第二本体区中重掺杂第一导电类型的第二源极区，其中第一和第二本体区被分离区域隔开，其中栅极沟槽延伸分离区域的长度穿过第二本体区和第二源极区。
优选地，其中第一和第二本体区的掺杂浓度随深度的增加而增加，使得最大的掺杂浓度处于第一和第二本体区的最大深度处。
优选地，其中栅极沟槽的深度比第一源极区的深度更深，并且延伸到第一本体区中，截止在第一本体区下面的漂流区上方。
优选地，还包括一个表面本体区，在第一本体区上方，重掺杂第二导电类型。
优选地，其中第一本体区包括栅极沟槽两侧的部分，并且所述第一本体区与所述碳化硅结构的晶面相对的部分不具有源极区。
优选地，其中在与所述碳化硅结构的晶面相对的栅极沟槽侧边上的本体区部分延伸所述栅极沟槽的长度，所述栅极沟槽没有与漂流区中的第一本体区横向相邻的分离区域。
优选地，还包括一个桥接区，在分离区域中的栅极沟槽下方，重掺杂第二导电类型。
优选地，其中桥接区是一个很深的注入物，比栅极沟槽更宽，其中桥接区的顶部在栅极沟槽的底部上方。
优选地，其中桥接区是一个本体注入物，比栅极沟槽的宽度更窄。
优选地，其中桥接区延伸栅极沟槽的深度及栅极沟槽底部的宽度使得栅极沟槽的一侧暴露于分离区域。
优选地，其中分离区域重掺杂第一导电类型，其掺杂浓度高于轻掺杂的漂流区。
优选地，还包括一个沟槽栅极电介质层，内衬栅极沟槽的内表面，一个沟槽栅极电极层在沟槽栅极电介质层上方。
优选地，还包括一个平面栅极电介质层，在分离区域和第一本体区上方，一个平面栅极电极层在平面栅极电介质层上方，其中平面栅极电极层与沟槽栅极电极层形成导电接触。
优选地，其中碳化硅结构的晶面是碳化硅结构的
另一方面，本发明还提供一种制备碳化硅沟槽半导体器件的方法，包括：
a)在碳化硅衬底上方，制备第一导电类型的轻掺杂碳化硅漂流区；
b)制备掺杂第二导电类型的漂流区中的一个第一本体区，其中第二导电类型与第一导电类型相反；
c)在第一本体区中，制备第一源极区，重掺杂第一导电类型；并且
d)在第一源极区和第一本体区中制备一个栅极沟槽，其中栅极沟槽的至少一个侧壁并行于碳化硅结构的
优选地，其中第一本体区包括在栅极沟槽两侧的部分，源极区并不形成在与碳化硅结构的晶面相对的那部分第一本体区中。
优选地，其中在与
优选地，还包括在分离区域和第一本体区上方，制备一个平面栅极电介质层，在平面栅极电介质层上方，制备一个平面栅极电极层，其中平面栅极电极层与沟槽栅极电极层形成导电接触，沟槽栅极电极层放置在栅极沟槽内部。
附图说明
阅读以下详细说明并参照以下附图之后，本发明的其他特征和优势将显而易见：
图1a表示依据本发明的各个方面，一个碳化硅(sic)沟槽半导体器件的四分之三的视图。
图1b表示依据本发明的各个方面，沿图1a中的b-b线，sic沟槽半导体器件的剖面图。
图2a表示依据本发明的各个方面，一个sic半导体器件的可选实施例的四分之三视图，其中所述sic半导体器件的源极和通道区仅位于栅极沟槽的一侧。
图2b表示依据本发明的各个方面，一个sic半导体器件的可选实施例的剖面图，其中所述sic半导体器件的源极和通道区仅位于栅极沟槽的一侧。
图3a表示依据本发明的各个方面，沿图1a的c-c线，具有很深的注入桥区的sic半导体器件的一种可能的可选实施例的剖面图。
图3b表示依据本发明的各个方面，沿图1a的c-c线，具有本体注入桥区的sic半导体器件的一种可能的可选实施例的剖面图。
图3c表示依据本发明的各个方面，沿图1a的c-c线，具有一个侧壁注入桥区的sic半导体器件的剖面图。
图4a表示依据本发明的实施例，制备sic半导体器件的一部分方法的剖面图，以表示漂流区的形成。
图4b表示依据本发明的各个方面，制备sic半导体器件的一部分方法的剖面图，以表示jfet区域的任意形成。
图4c表示依据本发明的各个方面，制备sic半导体器件的一部分方法的剖面图，以表示本体区的形成。
图4d表示依据本发明的各个方面，制备sic半导体器件的另一部分方法的剖面图，以表示用于对准的垫片制备。
图4e表示依据本发明的各个方面，制备sic半导体器件的另一部分方法的剖面图，以表示源极区的形成。
图4f表示依据本发明的各个方面，制备sic半导体器件的另一部分方法的剖面图，以表示表面本体区的任意形成。
图4g表示依据本发明的各个方面，制备sic半导体器件的另一部分方法的四分之三部分剖面图，以表示栅极沟槽的形成。
图4h表示依据本发明的各个方面，沿图4g的h-h线，制备sic半导体器件的另一部分方法的剖面图，以表示栅极沟槽电介质的形成。
图4i表示依据本发明的各个方面，制备sic半导体器件的另一部分方法的四分之三部分剖面图，以表示栅极沟槽电极的形成。
图4j表示依据本发明的各个方面，沿图4g的h-h线，制备sic半导体器件的另一部分方法的剖面图，以表示源极、栅极和漏极接头的形成。
图5a表示依据本发明的各个方面，制备具有一个平面栅极的可选sic半导体器件的一部分方法的四分之三部分剖面图，以表示平面栅极电极的形成。
图5b表示依据本发明的各个方面，制备sic半导体器件的一个具有平面栅极的可选实施例的另一部分方法的四分之三部分剖面图，以表示平面栅极电极的形成。
图5c表示依据本发明的各个方面，制备sic半导体器件的一个具有平面栅极的可选实施例的另一部分方法的四分之三部分剖面图，以表示源极、漏极和栅极接头的形成。
具体实施方式
虽然为了解释说明，以下详细说明中含有许多典型细节，但是本领域的技术人员应理解依据以下细节做出的修改和变化都属于本发明的范围内。因此，以下说明的典型实施例，并不会对所要求保护的发明造成任何一般性损失，并且不对所要求保护的发明施加任何限制。
在以下说明中，第一导电类型通常为n型，第二导电类型通常为p型。然而，要注意的是，基本上相似的器件可以使用类似的工艺制造，但其导电类型与所示和描述的相反。具体地说，本发明的各个方面包括与本文所示和描述的配置类似的装置，其中n被替换为p，反之亦然。
根据本发明的实施例，有源沟槽侧壁电流沿着具有比sic结构的c面更高的载流子迁移率的晶面(例如，(
图1a表示根据本发明的各个方面，碳化硅沟槽半导体器件。sic器件可以构建在掺杂了第一导电类型的sic衬底101上。根据本发明的一些实施例，sic衬底可由4h碳化硅多型体组成。在sic衬底101上方，可以使用外延形成碳化硅的漂流区102。漂流区102可以比衬底101更轻地掺杂第一导电类型。作为示例，但不作为局限，漂流区掺杂浓度可以在1e15至1e17/cm3之间。
第一本体区103a和第二本体区103b可以形成在漂流区102中。第一本体区103a和第二本体区103b可以用第二导电类型重掺杂。在某些实施例中，第一本体区103a和第二本体区103b可以梯度掺杂，掺杂浓度随深度的增加而增大，从而使最大浓度位于本体区的最深处。依据本发明的某些方面，作为示例，但不作为局限，第一本体区103a和第二本体区103b的掺杂浓度可以1e16至1e20/cm3之间。作为示例，但不作为局限，还可选择本体区的注入能量在30kev和1.2mev之间。
源极区104a、104b、104c、104d可以形成在第一本体区103a、第二本体区103b中。在所示实施例中，源极区104a和104c以及类似的104b和104d最初可以形成为相邻区域的一部分，然后在沟槽105形成之后被分离开。源极区104a、104b、104c、104d可以以比漂流区更高浓度地掺杂第一导电类型。例如，但不作为局限，源极区104a、104b、104c、104d可以具有1e18至2e20/cm3且注入能量为10kev至600kev的掺杂浓度。
表面本体区113可以形成在源极区104a、104b、104c、104d附近的第一本体区103a、第二本体区103b的上方。表面本体区113可以比第一本体区103a、第二本体区103b更重地掺杂。与源极区类似，可以形成为连续区域，再由栅极沟槽105分隔。根据本发明的一些方面，例如，但不作为局限，表面本体区113的掺杂浓度可以大于1e19/cm3，并且可以注入能量为(不限于)30到400kev之间。
如图所示，在第一本体区103a和第二本体区103b之间可以形成分离区域106。该分离区域可以横向相邻于第一本体区103a和第二本体区103b，并且形成在漂流区102中。在图1a-1b和图2a-2b所示的实施例中，分离区域是漂流区的一部分，但在图4g-4h和图5所示的替代实施例中，分离区域由一个jfet区域形成，并且具有比漂流区更高的掺杂浓度，这将在后面的章节中讨论。还可选择，用掩膜遮盖jfet区域。
在操作期间，由于选择栅极沟槽105和硅晶体结构的几何结构，以允许沿着栅极沟槽105的侧面具有更大的载流子迁移率，然后向下通过分离区域到达衬底和漏极接头，因此分离区域也可被称为jfet区域。
如上所述的栅极沟槽105形成在外延层中，其使得沟槽的一侧暴露具有比c-面更高的载流子迁移率的4h多型结构的晶面109。举例来说，而不是限制，暴露的晶面109可以是
虚线b-b显示图1b所示的剖面位置，虚线c-c表示图3a-3c所示的剖面位置。虚线框110表示可选的桥层位置，这将在下文中参见图3a-3c进行详细说明。
图1b表示sic半导体器件的剖面图。更详细地表示出了栅极沟槽105和载流116。栅极沟槽电介质114衬在栅极沟槽105的侧壁的内部。栅极沟槽电极115填充在栅极沟槽电介质114的内部。栅极沟槽电介质114将栅极沟槽电极115屏蔽隔离开在半导体器件的其它区域中的电流。栅极沟槽105以并行于
要理解的是，虽然本文所述的说明书公开了第一和第二本体区以及第一和第二源极区，但是本发明的各个方面并不如此有限。在漂流区中可以形成任意数量的本体区和源极区。此外，在本体区和源极区之间可能存在任何数量的栅极沟槽和分离区。
图2a表示根据本发明的各个方面，sic半导体器件的可选实施例的四分之三视图。如图所示，漂流区102具有第二导电类型的第一本体区201a，其包含位于沟槽203的两侧和沟槽203下方的部分。第一导电类型的源极区仅被植入沟槽202a的一侧，优选地，具有
如图2a所示，第一本体区201a和第二本体区201b被沟槽203优选1120面一侧的分离区域隔开。类似地，第一源极区202a和第二源极区202b位于每个各自的本体区中并由分离区域分隔。在操作期间，当载流子横向平行于沟槽203的
图3a-3c表示根据本发明的各个方面，桥接区的各种不同实施例。如上对图1a所讨论的，桥接区110可以位于分离区域106的沟槽下方。桥接区可以掺杂第二导电类型并在栅极沟槽105下方从第一本体区103a延伸到第二本体区103b。桥接区110可以具有与本体区相同的掺杂浓度。
图3a表示依据本发明的各个方面，具有一个很深的注入桥接区301的sic半导体器件沿虚线111的剖面图。作为示例，如果第一导电类型为n-型，第二导电类型为p-型，很深的注入桥接区301可以在制备栅极沟槽之前，通过在所需的深度下，进行第二导电类型的掺杂注入来形成。如图所示，很深的注入桥接区301位于栅极沟槽底部，其顶部在栅极沟槽的底部上方。很深的注入桥接区301的侧边穿过栅极沟槽的侧壁，延伸到漂流区102中。很深的注入物底部在栅极沟槽的底部以下。
图3b表示依据本发明的各个方面，具有一个本体注入桥接区302的sic半导体器件沿虚线111的剖面图。本体注入桥接区302可以通过在栅极沟槽303的底部掺杂注入第二导电类型来制备。栅极沟槽303可以比本体注入桥接区302更宽，以适应沟槽底部的桥接区注入。如图所示，本体注入桥接区302位于栅极沟槽下方，桥接区的顶部在栅极沟槽的底部。本体注入桥接区302的宽度可以小于栅极沟槽303的宽度，本体注入桥接区302的深度可以在漂流区102中，比栅极沟槽更深。
图3c表示依据本发明的各个方面，具有一个侧壁注入桥接区304的sic半导体器件沿虚线111的剖面图。侧壁注入桥接区304可以通过在栅极沟槽的侧边和底部进行第二导电类型的掺杂注入来形成。在一些配置中，栅极沟槽的
所述的桥接区可以在半导体器件的工作期间为栅极提供改良后的抗击穿能力。
制备
图4a-4j表示根据本发明的各个方面，制备sic半导体器件的一种方法。如图4a所示，提供用于形成半导体器件的碳化硅晶片衬底401。碳化硅衬底401可以是碳化硅的任何多型，例如且不限于4h-sic多型。sic衬底可以重掺杂第一导电类型。掺杂浓度可使得衬底401具有约0.0015至约0.030ohm-cm之间的电阻率。第一导电性的碳化硅漂流区402可通过外延形成在sic衬底401的上方。例如，但不作为局限，通过外延形成的漂流区的掺杂浓度可以是在1e15和5e17/cm3之间的n型掺杂剂。图4b表示可选择的jfet注入层403的注入。jfet注入层可以比漂流区402更重地掺杂第一导电类型。jfet层403可能被注入漂流区402的表面上的404。jfet层可使用离子注入404注入第一导电类型。例如但不作为局限，该注入物可为n型掺杂剂，例如在30kev至1.5mev之间的碳化硅晶片表面上浓度在5e15和1e18/cm3之间的氮。
如图4c所示，在衬底组合物的表面上制备第一掩膜405。第一掩膜可具有开口图案，其配置方式使得通过开口注入合适的掺杂剂来创建分离区域。分离区宽度约为0.5微米(μm)至约3μm。该掩膜可由沉积在本领域已知的其它掩膜的衬底组合物表面上的光致抗蚀剂或氧化物形成。然后通过离子注入406在掩膜衬底组合物的暴露表面上形成本体区407。例如，但不作为局限，衬底组合物可以为p型掺杂剂(例如铝或硼)注入406，其浓度在1e16至1e20/cm3之间，注入能量在30kev至1.2mev之间。然后，如图4c所示，间隔垫片408可形成在衬底组合物的暴露表面中。间隔垫片可用于源极区注入期间的自对准，并且可通过铺盖氧化物沉积步骤和各向异性蚀刻形成。各向异性刻蚀可以是例如且不限于用于氧化物的感应耦合等离子体蚀刻(icp)、反应离子蚀刻(rie)或其它已知的各向异性刻蚀。
在形成间隔垫片408之后，如图4e所示，在衬底组合物中形成源极区410。源极区410可以通过将第一导电类型的离子409注入到衬底组合物的未屏蔽区域，特别是本体区407中来形成。例如，离子409可以是不受限制的类型掺杂剂，例如浓度在1e18和2e20/cm3之间、注入能量在10kev和600kev之间的氮。根据本发明的某些方面，离子注入过程可在室温下或例如在300-600℃之间且不受限制地进行。然后，通过清洗或其他已知的掩膜去除过程，移除第一掩膜和间隔垫片。图4f表示接着将第二掩膜411施加于衬底组合物以适当对准表面本体区413的注入。第二掩膜可应用光阻剂或氧化物沉积或其它受控掩蔽工艺，或本领域已知的掩膜材料(例如氧化物、氮化物、多晶硅)之组合来形成。表面本体区413可通过离子412通过第二掩膜411注入到衬底组合物的暴露区域来形成。例如，离子注入可为第二导电类型，其浓度大于1e19/cm3，且注入能量在30kev至400kev之间的p型掺杂剂，例如铝或硼。如图所示，第二掩膜411的对准可以使得注入发生在本体区407而不是源极区410中。另外，第二掩膜411对准以保持本体区域407之间的分离。
第二掩膜411随后通过洗涤或本领域已知的其它适当的掩膜去除工艺剥离，留下裸露的衬底组合物。必须激活带有注入区的衬底组合物，以便在碳化硅中起作用。激活或退火需要将碳化硅衬底组合物提高到高温。在碳化硅半导体制造过程中，掺杂剂注入激活需要一个例如在1500℃～1800℃之间合适的温度。
激活后，如图4g所示，在衬底组合物中形成栅极沟槽414。栅极沟槽414沿通常平行于sic结构的c面、源极区410和表面本体区413的方向横向穿过所示的两个本体区407。如上所述，选择栅极沟槽的角度和对准使得栅极沟槽的侧壁暴露于sic衬底的较高载流子迁移率面(例如，1120面)。栅极沟槽414可以通过等离子体刻蚀形成，例如，反应离子刻蚀(rie)或电感耦合等离子体(icp)刻蚀。还可选择，在这里可以看到在两个本体区407和源极区410之间的分离区域415。在本实施例中，分离区域由可选的jfet注入层403形成。在可选择的实施例中，分离区域可由漂流区402形成。虚线h-h表示图4h和图4i所示的剖面图的平面。图4h表示具有形成在栅极沟槽414的内表面上的沟槽栅极介电层417的半导体器件的剖面图。沟槽栅极介质层417可以是例如且不限于生长或沉积在栅极沟槽表面上的氧化硅层。还可选择，沟槽栅极介电层417可以是电介质层的堆叠，例如热的或沉积的二氧化硅(sio2)或诸如高k电介质的其他材料。然后在沟槽栅极介电层(沟槽栅极电介质层)417的顶部形成导电材料以填充(或部分填充)栅极沟槽414的剩余部分，以便形成栅极电极418。导电材料可为例如且不限于多晶硅，可以通过例如化学气相沉积或本领域已知的其它沉积方法，沉积于栅极沟槽介电层表面之上。在形成沟槽栅极电极418之后，可以使sic衬底组合物平坦化，以去除多余的氧化硅和/或多晶硅。
平面化后，在衬底组合物的表面上形成一个源极接头419、一个栅极接头420和一个漏极接头421。源极接头419、栅极接头420和漏极接头421可以由任何合适的金属制成，例如但不限于镍、钛、铝或多种金属的合金。可采用化学气相沉积法(cvd)或化学气相沉积法(pvd)沉积这些金属。
图5a、5b和5c表示在衬底组合物表面具有与栅极沟槽501方向正交的平面栅极的替代性碳化硅半导体器件的方法。图5a表示在形成栅极沟槽电极之后开始的方法，如上面关于图4i所讨论的那样。可以在栅极沟槽501和分离区域上形成平面栅极介质层502。平面栅极电介质层502可以是例如且不限于在衬底组合物的表面上的所需区域中生长或沉积的氧化硅层。任选地，可在制备期间在平面栅极电介质层502中制备整个孔503，以将电极暴露在栅极沟501中，以便平面栅极电极与沟槽栅极电极导电接触。还可选择，平面栅极电极和沟槽栅极电极可以通过诸如两个特征之间的导线或金属导线之类的其他方式导电接触。
图5b表示在平面栅极电介质502上形成的平面栅极电极504。平面栅电极例如可以是沉积在平面栅介质层502的表面上的多晶硅。在一些实施例中，平面栅极电极可填充平面栅极电介质502中的孔503，以与由该孔暴露的沟槽栅极电极501进行导电接触。
如图5c所示，源极接头505和漏极接头507的金属沉积在衬底组合物的表面上。源极接头505和漏极接头507可以是任何合适的金属，例如但不限于镍、钛、铝或多种金属的合金。栅极接头506可以独立于源极接头505和漏极接头507。栅极接头506材料可以与栅极电极504电接触沉积，并且可以是任何合适的金属，例如但不限于镍、钛、铝或多种金属的合金。这些金属可以通过化学气相沉积(cvd)或物理气相沉积(pvd)等方法沉积。由于电荷载流子可以沿着衬底组合物的表面横向移动，并且平行于沟槽栅极侧壁移动，因此添加具有沟槽栅极的平面栅极提供了更大的载流子迁移率。
要理解的是，虽然上述实施例描述了与两个本体区和两个源极区相关的半导体器件，但是本发明的范围并不局限于此。根据本发明的各个方面，可以有任意数量的本体区，其具有由分离区域分隔的任意数量的源极区，所述分离区域具有沿具有比c面更高的载流子迁移率的sic结构的面横向穿过每个区域。
尽管本发明关于某些较佳的版本已经做了详细的叙述，但是仍可能存在其他版本。因此，本发明的范围不应由上述说明决定，与之相反，本发明的范围应参照所附的权利要求书及其全部等效内容。任何可选件(无论首选与否)，都可与其他任何可选件(无论首选与否)组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非用“意思是”明确指出限定功能，否则所附的权利要求书并不应认为是意义和功能的局限。权利要求书中没有进行特定功能的精确指明的任何项目，都应理解为所述的“意义是”。
1.一种碳化硅沟道半导体器件，其特征在于，包括：
一个碳化硅衬底，重掺杂第一导电类型；
一个第一导电类型的轻掺杂碳化硅漂流区，在碳化硅衬底上方；
一个第一本体区，在漂流区中，掺杂第二导电类型，其中第二导电类型与第一导电类型相反；
一个第一源极区，在第一本体区中，重掺杂第一导电类型；以及
一个栅极沟槽，形成在第一源极区和第一本体区中，其中栅极沟槽的至少一个侧壁平行于碳化硅结构的一个晶面，其载流子迁移性比碳化硅结构的c-面更高，其中栅极沟槽沿第一本体区和源极区的长度水平方向上延伸到第一本体区附近的一个分离区域，其中该分离区域在漂流区中。
2.如权利要求1所述的碳化硅沟道半导体器件，其特征在于，其中第一本体区的掺杂浓度随深度的增加而增加，使得最大的掺杂浓度处于本体区的最大深度处。
3.如权利要求1所述的碳化硅沟道半导体器件，其特征在于，还包括在漂流区中一个重掺杂第二导电类型的第二本体区，以及一个在第二本体区中重掺杂第一导电类型的第二源极区，其中第一和第二本体区被分离区域隔开，其中栅极沟槽延伸分离区域的长度穿过第二本体区和第二源极区。
4.如权利要求3所述的碳化硅沟道半导体器件，其特征在于，其中第一和第二本体区的掺杂浓度随深度的增加而增加，使得最大的掺杂浓度处于第一和第二本体区的最大深度处。
5.如权利要求1所述的碳化硅沟道半导体器件，其特征在于，其中栅极沟槽的深度比第一源极区的深度更深，并且延伸到第一本体区中，截止在第一本体区下面的漂流区上方。
6.如权利要求1所述的碳化硅沟道半导体器件，其特征在于，还包括一个表面本体区，在第一本体区上方，重掺杂第二导电类型。
7.如权利要求1所述的碳化硅沟道半导体器件，其特征在于，其中第一本体区包括栅极沟槽两侧的部分，并且所述第一本体区与所述碳化硅结构的晶面相对的部分不具有源极区。
8.如权利要求7所述的碳化硅沟道半导体器件，其特征在于，其中在与所述碳化硅结构的晶面相对的栅极沟槽侧边上的本体区部分延伸所述栅极沟槽的长度，所述栅极沟槽没有与漂流区中的第一本体区横向相邻的分离区域。
9.如权利要求1所述的碳化硅沟道半导体器件，其特征在于，还包括一个桥接区，在分离区域中的栅极沟槽下方，重掺杂第二导电类型。
10.如权利要求9所述的碳化硅沟道半导体器件，其特征在于，其中桥接区是一个很深的注入物，比栅极沟槽更宽，其中桥接区的顶部在栅极沟槽的底部上方。
11.如权利要求9所述的碳化硅沟道半导体器件，其特征在于，其中桥接区是一个本体注入物，比栅极沟槽的宽度更窄。
12.如权利要求9所述的碳化硅沟道半导体器件，其特征在于，其中桥接区延伸栅极沟槽的深度及栅极沟槽底部的宽度使得栅极沟槽的一侧暴露于分离区域。
13.如权利要求1所述的碳化硅沟道半导体器件，其特征在于，其中分离区域重掺杂第一导电类型，其掺杂浓度高于轻掺杂的漂流区。
14.如权利要求1所述的碳化硅沟道半导体器件，其特征在于，还包括一个沟槽栅极电介质层，内衬栅极沟槽的内表面，一个沟槽栅极电极层在沟槽栅极电介质层上方。
15.如权利要求14所述的碳化硅沟道半导体器件，其特征在于，还包括一个平面栅极电介质层，在分离区域和第一本体区上方，一个平面栅极电极层在平面栅极电介质层上方，其中平面栅极电极层与沟槽栅极电极层形成导电接触。
16.如权利要求1所述的碳化硅沟道半导体器件，其特征在于，其中碳化硅结构的晶面是碳化硅结构的1120面，其具有比碳化硅结构的c-面更高的载流子迁移率。
17.一种制备碳化硅沟槽半导体器件的方法，其特征在于，包括：
a)在碳化硅衬底上方，制备第一导电类型的轻掺杂碳化硅漂流区；
b)制备掺杂第二导电类型的漂流区中的一个第一本体区，其中第二导电类型与第一导电类型相反；
c)在第一本体区中，制备第一源极区，重掺杂第一导电类型；并且
d)在第一源极区和第一本体区中制备一个栅极沟槽，其中栅极沟槽的至少一个侧壁并行于碳化硅结构的1120面，其中栅极沟槽沿第一本体区和源极区的长度延伸到分离区域，分离区域位于第一本体区横向附近，其中分离区域形成在漂流区中。
18.如权利要求17所述的方法，其特征在于，其中第一本体区包括在栅极沟槽两侧的部分，源极区并不形成在与碳化硅结构的晶面相对的那部分第一本体区中。
19.如权利要求18所述的方法，其特征在于，其中在与1120面相对的栅极沟槽一侧上形成第一本体区的一部分，延伸栅极沟槽的长度，且在漂流区中没有与第一本体区横向相邻的分离区域。
20.如权利要求17所述的方法，其特征在于，还包括在分离区域和第一本体区上方，制备一个平面栅极电介质层，在平面栅极电介质层上方，制备一个平面栅极电极层，其中平面栅极电极层与沟槽栅极电极层形成导电接触，沟槽栅极电极层放置在栅极沟槽内部。
技术总结