本发明涉及半导体技术，更具体地，涉及一种沟槽mosfet以及一种制造沟槽mosfet的方法。
背景技术：
屏蔽栅沟槽mosfet作为一种功率器件，具有击穿电压高，导通电阻低，开关速度快的特点。
现有的屏蔽栅沟槽mosfet器件如图1所示，其包括连接所述栅极导体102的栅接触孔101和连接体接触区104的源接触孔103，屏蔽栅沟槽mosfet的栅极导体102为中间薄两边厚的结构，传统栅极导体连接方式是在栅极导体中间位置打一个接触孔，该位置的栅极导体比较薄，若栅极导体下方的氧化层质量较差，很容易造成栅极导体与下面的屏蔽导体短路。
技术实现要素：
有鉴于此，本发明的目的在于提供一种沟槽mosfet及其制造方法，以解决栅源对准问题。
根据本发明的第一方面，提供一种沟槽mosfet，其特征在于，包括：第一掺杂类型的半导体基底；从所述半导体基底的上表面延伸至其内部的沟槽；位于所述沟槽内部的第一绝缘层和屏蔽导体，所述第一绝缘层位于所述沟槽的下部侧壁和底部，且将所述屏蔽导体和所述半导体基底隔开；位于所述沟槽上部的栅极导体和栅介质层，所述栅介质层位于所述沟槽的上部侧壁，且将所述栅极导体和所述半导体基底隔开；以及与所述栅极导体连接的栅极导电通道；其中，与所述栅极导电通道连接的所述栅极导体的位置的厚度满足通孔的工艺需求，不会被穿通。
优选地，一个沟槽中的栅极导体对应一个或两个栅极导电通道。
优选地，当所述栅极导体在所述沟槽mosfet的垂直方向上具有不同的厚度，所述栅极导电通道延伸至所述栅极导体厚度较厚的部分。
优选地，所述栅极导体至少位于所述第一绝缘层的上表面上。
优选地，所述栅极导体和所述屏蔽导体之间通过第二绝缘层隔离，所述第二绝缘层通过氧化部分所述屏蔽导体形成。
优选地，所述屏蔽导体的上表面低于所述栅极导体的下表面。
优选地，所述屏蔽导体的上表面不低于所述栅极导体的下表面。
优选地，所述栅极导体呈倒立的“凹”字形状，所述栅极导体位于所述屏蔽导体上的部分的厚度小于其位于所述第一绝缘层上的部分的厚度。
优选地，所述栅极导体包括相互分离的第一部分和第二部分，所述第一部分和所述第二部分之间通过所述第二绝缘层隔开。
优选地，所述栅极导体包括相互分离的第一部分和第二部分，所述第一部分和所述第二部分分别位于所述屏蔽导体的两侧。
优选地，所述屏蔽导体位于所述栅极导体之间的上段的宽度小于所述屏蔽导体下段的宽度。
优选地，所述屏蔽导体为多晶硅材料。
优选地，当所述栅极导电通道的个数为一个时，一个所述栅极导电通道与所述栅极导体任一较厚的部分接触。
优选地，当所述栅极导电通道的个数为两个时，两个所述栅极导电通道分别与两个所述栅极导体较厚的部分接触。
优选地，所述栅极导电通道的个数为两个，两个所述栅极导电通道分别与所述第一部分和所述第二部分接触。
优选地，还包括：位于所述半导体基底上表面的层间介质层，位于所述层间介质层上的栅极金属电极和源极金属电极，以及位于所述半导体基底下表面的漏极电极，其中，所述栅极金属电极和所述源极金属电极隔开。
优选地，所述栅极导电通道包括从所述层间介质层的上表面延伸至所述栅极导体中的接触孔，以及填充在所述接触孔中金属，所述栅极金属电极通过所述栅极导电通道与所述栅极导体接触。
优选地，还包括：位于所述沟槽两侧，从所述半导体基底上表面延伸至其内部的第二掺杂类型的体区，并与所述沟槽相邻；位于所述体区中，与所述沟槽相邻的第一掺杂类型的源区，以及位于所述体区中的第二掺杂类型的体接触区。
优选地，还包括从所述层间介质层上表面开始，穿过所述源区，延伸至所述体接触区的源区导电通道，所述源极金属电极通过所述源区导电通道与所述体接触区接触。
优选地，所述半导体基底包括第一掺杂类型的衬底和位于所述衬底上的第一掺杂类型的外延半导体层，所述沟槽位于所述外延半导体层中。
根据本发明的第二方面，提供一种沟槽mosfet的制造方法，其特征在于，包括：在半导体基底中形成从上表面延伸至其内部的沟槽，所述半导体基底为第一掺杂类型；在所述沟槽中形成第一绝缘层和屏蔽导体，所述第一绝缘层位于所述沟槽的下部侧壁和底部，且将所述屏蔽导体和所述半导体基底隔开，所述屏蔽导体的上表面高于所述第一绝缘层的上表面；在所述沟槽上部未被所述第一绝缘层覆盖的侧壁形成栅介质层，在所述沟槽的上部填充栅极导体，所述栅介质层将所述栅极导体和所述半导体基底隔离；其中，在形成所述栅介质层的同时，所述屏蔽导体被所述第一绝缘层裸露的部分也被氧化。
优选地，通过热氧化的工艺形成所述栅介质层。
优选地，所述屏蔽导体和所述栅极导体之间通过第二绝缘层隔开，所述第二绝缘层通过氧化所述屏蔽导体形成。
优选地，形成与所述栅极导体连接的一个或两个栅极导电通道。
优选地，当所述屏蔽导体的上表面低于所述沟槽的上表面，且所述屏蔽导体被所述第一绝缘层裸露的部分完全被氧化时，所述栅极导体形成一个倒立的“凹”字状，所述栅极导体位于所述屏蔽导体上的部分的厚度小于其位于所述第一绝缘层上的部分的厚度。
优选地，当所述屏蔽导体的上表面不低于所述沟槽的上表面，且所述屏蔽导体被所述第一绝缘层裸露的部分完全被氧化时，所述栅极导体形成相互分离的两部分，被所述第二绝缘层隔开。
优选地，当所述屏蔽导体的上表面低于所述沟槽的上表面，且所述屏蔽导体被所述第一绝缘层裸露的部分不完全被氧化，所述栅极导体位于包括相互分离的两部分，分别位于未被氧化的所述屏蔽导体的两侧。
优选地，所述屏蔽导体位于所述栅极导体之间的上段的宽度小于所述屏蔽导体下段的宽度。
优选地，还包括：形成位于所述半导体基底上表面的层间介质层；形成位于所述层间介质层上表面的栅极金属电极和源极金属电极，以及形成位于所述半导体基底的下表面的漏极电极。
优选地，形成所述栅极导电通道的方法包括：在形成所述栅极金属电极之前，形成从所述层间介质层的上表面延伸至所述栅极导体的接触孔；以及在所述接触孔中填充的金属。
优选地，当所述栅极导电通道的个数为一个时，一个所述栅极导电通道与所述栅极导体任一较厚的部分接触。
优选地，当所述栅极导电通道的个数为两个时，两个所述栅极导电通道分别与两个所述栅极导体较厚的部分接触。
优选地，所述栅极导电通道的个数为两个，两个所述栅极导电通道分别与所述第一部分和所述第一部分接触。
优选地，还包括：形成位于所述沟槽两侧从所述半导体基底上表面延伸至其内部的第二掺杂类型的体区，所述体区与所述沟槽相邻；形成位于所述体区中，与所述沟槽相邻的第一掺杂类型的源区，以及形成位于所述体区中的第二掺杂类型的体接触区。
优选地，还包括形成从所述层间介质层的上表面延伸至所述体接触区的源区导电通道。
优选地，所述半导体基底包括第一掺杂类型的衬底和位于所述衬底上的第一掺杂类型的外延层，所述沟槽位于所述外延层中。
根据本发明提供的沟槽mosfet及其制造方法，通过在形成栅介质层的过程中，被第一绝缘层裸露的屏蔽导体也被氧化形成第二绝缘层，然后再沉积栅极导体，以简化工艺的步骤，减小工艺成本。另外，栅极导电通道设置在栅极导体两边较厚的部分，以防止其位于栅极导体中间较薄的位置，造成栅极导体和屏蔽导体之间的短路,提高mos可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出现有技术的沟槽mosfet的截面图；
图2示出根据本发明第一实施例的沟槽mosfet的截面图；
图3示出根据本发明第二实施例的沟槽mosfet的截面图；
图4示出根据本发明第三实施例的沟槽mosfet的截面图；
图5a-5c示出根据本发明的实施例的制造沟槽mosfet的方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“a直接在b上面”或“a在b上面并与之邻接”的表述方式。在本申请中，“a直接位于b中”表示a位于b中，并且a与b直接邻接，而非a位于b中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括iii-v族半导体，如gaas、inp、gan、sic，以及iv族半导体，如si、ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为tac、tin、tasin、hfsin、tisin、ticn、taalc、tialn、tan、ptsix、ni3si、pt、ru、w、和所述各种导电材料的组合。栅极电介质可以由sio2或介电常数大于sio2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
本发明公开了一种沟槽mosfet，其特征在于，包括：第一掺杂类型的半导体基底；从所述半导体基底的上表面延伸至其内部的沟槽；位于所述沟槽内部的第一绝缘层和屏蔽导体，所述第一绝缘层位于所述沟槽的下部侧壁和底部，且将所述屏蔽导体和所述半导体基底隔开；位于所述沟槽上部的栅极导体和栅介质层，所述栅介质层位于所述沟槽的上部侧壁，且将所述栅极导体和所述半导体基底隔开；以及与所述栅极导体连接的栅极导电通道；其中，与所述栅极导电通道连接的所述栅极导体的位置的厚度满足通孔的工艺需求，不会被穿通。
具体地，本发明可以各种形式呈现，以下将描述其中一些示例。
图2示出根据本发明的第一实施例的沟槽mosfet的截面图。
所述沟槽mosfet包括半导体基底，位于所述半导体基底中的沟槽203，位于所述沟槽203内部的第一绝缘层204，屏蔽导体205，栅介质层206和栅极导体207，以及与所述栅极导体207连接的栅极导电通道212。具体地，沟槽203从半导体基底的上表面延伸进入其内部，沟槽203终止于半导体基底中。所述第一绝缘层204位于所述沟槽203的下部侧壁和底部，且将所述屏蔽导体205和所述半导体基底隔开。所述栅介质层206和所述栅极导体207位于所述沟槽的上部，所述栅介质层206位于所述沟槽203的上部侧壁，且将所述栅极导体207和所述半导体基底隔开，所述栅极导体207至少位于所述第一绝缘层204的上表面上。所述屏蔽导体205与所述栅极导体207之间通过第二绝缘层208隔离，所述第二绝缘层208通过氧化部分所述屏蔽导体205形成。其中，与所述栅极导电通道212连接的所述栅极导体207的位置的厚度满足通孔的工艺需求，不会被穿通。一个沟槽中的栅极导体207对应一个或两个栅极导电通道212。其中，在本实施例中，第一绝缘层204可以由氧化物或者氮化物组成，例如，氧化硅或者氮化硅；栅介质层206和第二绝缘层208为通过热氧工艺形成的氧化层。屏蔽导体205和栅极导体207可以由多晶硅组成。
在本实施例中，所述屏蔽导体205的上表面低于所述栅极导体207的上表面，所述栅极导体207呈倒立的“凹”字状，所述栅极导体207位于所述屏蔽导体205上的部分的厚度小于其位于所述第一绝缘层204上的部分的厚度，即所述栅极导体207包括两个较厚的部分。当所述栅极导电通道212的个数为一个时，所述栅极导电通道212与所述栅极导体207任一较厚的部分的连接；当所述栅极导电通道212的个数为两个时，两个所述栅极导电通道212分别与所述栅极导体207的两个较厚的部分连接。
所述沟槽mosfet还包括位于所述半导体基底上表面的层间介质层216以及位于所述层间介质层216上方的金属电极。所述金属电极包括栅极金属电极215和源极金属电极214。所述栅极导电通道212包括从所述层间介质层216上表面延伸至所述栅极导体207中的第一接触孔以及填充所述第一接触孔中的金属材料。所述栅极金属电极215通过所述栅极导电通道212与所述栅极导体207接触。
所述沟槽mosfet还包括位于所述半导体基底中的体区209，源区210以及体接触区211。具体地，所述体区209位于半导体基底邻近沟槽的上部区域中，且为第二掺杂类型的，其中，所述体区209的结深深度不超过所述栅极导体207在沟槽中的深度；源区210位于所述体区209中，且为第一掺杂类型；以及体接触区211位于所述体区209中，且为第二掺杂类型。体接触区211的掺杂浓度大于所述体区209的掺杂浓度，以减小后续与源极电极形成欧姆接触电阻。其中第二掺杂类型与第一掺杂类型相反，所述第一掺杂类型为n型和p型之一，所述第二掺杂类型为n型和p型中的另一个。所述沟槽mosfet进一步包括源区导电通道213，所述源区导电通道213包括从所述层间介质层216的上表面开始，穿过所述源区210，延伸至所述体接触区211的第二接触孔以及填充在所述第二接触孔中的金属材料。所述源极金属电极214通过所述源区导电通道213与所述体接触区211接触。
在本申请中，半导体基底包括半导体衬底201和位于其上的外延半导体层202，所述半导体衬底201例如由硅组成，并且是第一掺杂类型的。第一掺杂类型是n型和p型中的一种，第二掺杂类型是n型和p型中的另一种。为了形成n型外延半导体层或区域，可以在外延半导体层和区域中注入n型掺杂剂(例如p、as)。为了形成p型外延半导体层或区域，可以在外延半导体层和区域中掺入p型掺杂剂(例如b)。在一个示例中，半导体衬底201是n型掺杂。
第一掺杂类型的外延半导体层202位于半导体衬底201与漏极电极220相对的表面上(即，半导体衬底201的第一表面上)，所述沟槽203位于所述外延半导体层202中。外延半导体层202例如由硅组成，外延半导体层202相对于半导体衬底201是轻掺杂层。通过减薄技术减薄半导体衬底的第二表面，并在所述第二表面上形成漏极电极220。在一些实施例中，在所述半导体衬底201和外延半导体层202之间还可以设置有缓冲层，所述缓冲层的掺杂类型与半导体衬底相同，为了减小因为衬底的缺陷导致半导体衬底与外延半导体层界面不稳定。
图3示出根据本发明的第二实施例的沟槽mosfet的截面图。
本实施例的沟槽mosfet与第一实施例中的沟槽mosfet的区别在于，所述栅极导体的形状不同，其他结构完全相同，在此不再赘述。
在本实施例中，所述屏蔽导体305的上表面低于所述栅极导体307的下表面，所述栅极导体307包括相互分离的第一部分和第二部分，所述第一部分和所述第二部分之间通过所述第二绝缘层308隔开。所述栅极导电通道312的个数为两个，两个所述栅极导电通道312分别与所述栅极导体307的第一部分和所述第二部分接触。
图4示出根据本发明的第三实施例的沟槽mosfet的截面图。
本实施例的沟槽mosfet与第一实施例中的沟槽mosfet的区别在于，所述栅极导体和所述屏蔽导体的形状不同，其他结构完全相同，在此不再赘述。
在本实施例中，所述屏蔽导体405的上表面不低于所述栅极导体407的下表面，所述栅极导体407包括相互分离的第一部分和第二部分，所述第一部分和所述第二部分分别位于所述屏蔽导体405的两侧。所述屏蔽导体405位于所述栅极导体407之间的上段的宽度小于所述屏蔽导体405下段的宽度。所述栅极导电通道412的个数为两个，两个所述栅极导电通道412分别与所述栅极导体407的第一部分和所述第二部分接触。
根据本发明提供的沟槽mosfet结构，通过改变所述栅极导电通道的位置，使得与所述栅极导电通道连接的所述栅极导体的位置处的厚度满足通孔的工艺需求，不会被穿通，以很大程度的避免栅极与屏蔽导体短路的问题,提高mos可靠性。
本发明提供了一种制造沟槽mosfet的方法，包括：在半导体基底中形成从上表面延伸至其内部的沟槽，所述半导体基底为第一掺杂类型；在所述沟槽中形成第一绝缘层和屏蔽导体，所述第一绝缘层位于所述沟槽的下部侧壁和底部，且将所述屏蔽导体和所述半导体基底隔开，所述屏蔽导体的上表面高于所述第一绝缘层的上表面；在所述沟槽上部未被所述第一绝缘层覆盖的侧壁形成栅介质层，在所述沟槽的上部填充栅极导体，所述栅介质层将所述栅极导体和所述半导体基底隔离；其中，在形成所述栅介质层的同时，所述屏蔽导体被所述第一绝缘层裸露的部分也被氧化。
具体地，图5a至图5c描述根据本发明的制造沟槽mosfet的方法的各个阶段。
如图5a所示，在半导体基底中形成从表面延伸至其内部的沟槽203。具体地，在本申请中，所述半导体基底包括半导体衬底201和位于所述半导体衬底201上的外延半导体层202。在所述外延半导体层202上形成图案化的阻挡层；以所述阻挡层作为掩膜，刻蚀外延半导体层202，进一步在外延半导体层202中形成沟槽203。该沟槽从外延半导体层202的上表面延伸进入外延半导体层202中。例如控制刻蚀的时间，可以控制沟槽的深度。
随后，在所述沟槽内形成第一绝缘层和电极导体。具体地，通过热氧化或化学气相沉积的方式，在沟槽203的内部形成第一绝缘层204，即所述第一绝缘层204覆盖所述沟槽的底部，侧壁；第一绝缘层204可以由氧化物或者氮化物组成，例如，氧化硅或者氮化硅。
然后通过低压化学气相沉积的方式，在沟槽的内部形成屏蔽导体205。第一绝缘层204将屏蔽导体205与外延半导体层202隔开。所述屏蔽导体205可以由多晶硅组成。
如图5b所示中，采用相对于所述第一绝缘层202选择性的回刻蚀屏蔽导体205，使得所述屏蔽导体205的上表面低于所述沟槽203的上表面；随后刻蚀所述第一绝缘层204以使得所述第一绝缘层204的上表面低于所述屏蔽导体205的上表面。
当然，在其他实施例中，也可选择不回刻所述屏蔽导体，使得所述屏蔽导体的上表面不低于所述沟槽203的上表面。
随后，在图5c所示中，采用热氧化技术，形成位于沟槽上部的侧壁的氧化层，为栅介质层206，使得沟槽上部的侧壁被所形成的栅介质层206覆盖。同时，在热氧化过程中，被所述第一绝缘层204裸露的屏蔽导体205也被完全氧化为第二绝缘层208，所述第一绝缘层204，所述第二绝缘层208以及所述栅介质层206形成共形。其中热氧化技术一般为硅与含有氧化物质的气体，例如水汽和氧气在高温下进行化学反应，而在硅片表面产生一层致密的二氧化硅(sio2)薄膜，是硅平面技术中一项重要的工艺。
进一步地，采用低压化学气相沉积的方式，在覆盖有栅介质层206的沟槽中填充栅极导体207。具体地，栅极导体207填充满整个沟槽。由于存在屏蔽导体被氧化成第二绝缘层，形成的所述栅极导体为倒立的凹字形，即其中中间的厚度小于其两边的厚度，具体地，所述栅极导体位于所述屏蔽导体上方的厚度小于其位于所述第一绝缘层上方的厚度。
在另一实施例中，当图5b的步骤中的屏蔽导体205的上表面低于所述沟槽203的上表面，图5c的步骤中被所述第一绝缘层204裸露的屏蔽导体205没有被完全氧化时，所述屏蔽导体被所述第一绝缘层裸露的上段的宽度小于其下段的宽度，其上段的两侧覆盖一层氧化形成的第二绝缘层。后续再形成栅极导体后，就形成如图4所示的栅极导体407和屏蔽导体405的结构。所述栅极导体407包括位于所述屏蔽导体405的上段的两侧的两部分，与所述屏蔽导体通过第二绝缘层408隔离。
在另一实施例中，当图5b的步骤中的屏蔽导体205的上表面不低于所述沟槽203的上表面，图5c的步骤中被所述第一绝缘层204裸露的屏蔽导体205完全被氧化时，后续再形成栅极导体后，就形成如图3所示的栅极导体307和屏蔽导体305，所述屏蔽导体305的上表面低于所述栅极导体307的下表面，所述屏蔽导体305包括相互分离的两部分，两部分之间通过由所述屏蔽导体氧化形成的第二绝缘层308隔开。
随后，在图2所示中，采用常规的体注入和驱入技术，进行第一次离子注入，形成在外延半导体层202邻近沟槽的上部区域中的第二掺杂类型的体区209，所述体区209从所述外延半导体层202的上表面延伸至其内部。进一步地，进行第二次离子注入，在体区209中形成第一掺杂类型的源区210，所述源区210从所述外延半导体层202的上表面延伸至其内部，所述源区210的结深小于所述体区209的结深。第二类掺杂类型的体区209与第一类掺杂类型的外延半导体层202类型相反。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需要的深度和获得所需的掺杂浓度，所述体区209的深度不超过所述栅极导体207在沟槽中的延伸深度。优选地，体区209和源区210分别与沟槽相邻接，由栅介质层206与栅极导体207之间隔开。在形成所述体区209和源区210的过程中，在上步的工艺中留在所述外延半导体层202上表面的栅介质层未被去除可以用于保护所述外延半导体层202的表面，以防止其在离子注入的过程中受到损伤。
在所述外延半导体层202的上表面上形成层间介质层216。在本实施例中，具体地，在所述外延半导体层202的上表面上形成介质层；进一步进行化学机械平面化，去除部分所述介质层以获得平整的表面。其中，所述层间介质层120为氧化层，例如，氧化硅。所述层间介质层216可以通过淀积的工艺形成。当然，本领域的技术人员也可采用其他方法去除部分所述介质层以获得平整的表面，在此并不做任何限制。
随后，刻蚀部分所述层间介质层216以及所述栅极导体以形成第一接触孔，以及刻蚀部分所述层间介质层216以及所述源区210以形成第二接触孔；然后进行第三次离子注入，采用自对准工艺，通过所述第二接触孔在所述体区209中形成体接触区211，所述体接触区211位于被刻蚀后的体区209的表面，所述体接触区211为第二掺杂类型。在所述第一接触孔和所述第二接触孔中分别填充金属以形成栅极导电通道212和源区导电通道213。在本实施例中，一个沟槽内的栅极导体对应一个或两个栅极导电通道212，当所述栅极导电通道212的个数为一个时，所述栅极导电通道212与所述栅极导体207任一较厚的部分的连接；当所述栅极导电通道212的个数为两个时，两个所述栅极导电通道212分别与所述栅极导体207的两个较厚的部分连接。
在另一实施例中，在形成如图3和图4的栅极导体结构时，所述栅极导电通道的个数为两个，两个所述栅极导电通道分别与所述栅极导体两部分连接。
随后，在所述层间介质层216上淀积金属以形成栅极金属电极215和源极金属电极214，所述栅极金属电极215通过所述栅极导电通道212与所述栅极导体207接触，所述源极金属电极214通过所述源区导电通道213与所述源区210和所述体接触区211接触。随后，通过上述已知的沉积工艺，在通过减薄技术减薄的半导体衬底201的第二表面上形成漏极电极220。
上述实施例中，栅极电极215，源极电极214和漏极电极220可以分别由导电材料形成，包括诸如铝合金或铜之类的金属材料。
根据本发明提供的形成沟槽mosfet结构的方法，通过在形成栅介质层的过程中，被第一绝缘层裸露的屏蔽导体也被氧化形成第二绝缘层，然后再沉积栅极导体，以简化工艺的步骤，减小工艺成本。另外，栅极导电通道设置在栅极导体两边较厚的部分，以防止其位于栅极导体中间较薄的位置，造成栅极导体和屏蔽导体之间的短路,提高mos可靠性。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
1.一种沟槽mosfet，其特征在于，包括：
第一掺杂类型的半导体基底；
从所述半导体基底的上表面延伸至其内部的沟槽；
位于所述沟槽内部的第一绝缘层和屏蔽导体，所述第一绝缘层位于所述沟槽的下部侧壁和底部，且将所述屏蔽导体和所述半导体基底隔开；
位于所述沟槽上部的栅极导体和栅介质层，所述栅介质层位于所述沟槽的上部侧壁，且将所述栅极导体和所述半导体基底隔开；以及
与所述栅极导体连接的栅极导电通道；
其中，与所述栅极导电通道连接的所述栅极导体的位置的厚度满足通孔的工艺需求，不会被穿通。
2.根据权利要求1所述的沟槽mosfet，其特征在于，一个沟槽中的栅极导体对应一个或两个栅极导电通道。
3.根据权利要求1所述的沟槽mosfet，其特征在于，当所述栅极导体在所述沟槽mosfet的垂直方向上具有不同的厚度，所述栅极导电通道延伸至所述栅极导体厚度较厚的部分。
4.根据权利要求1所述的沟槽mosfet，其特征在于，所述栅极导体至少位于所述第一绝缘层的上表面上。
5.根据权利要求2所述的沟槽mosfet，其特征在于，所述栅极导体和所述屏蔽导体之间通过第二绝缘层隔离，所述第二绝缘层通过氧化部分所述屏蔽导体形成。
6.根据权利要求5所述的沟槽mosfet，其特征在于，所述屏蔽导体的上表面低于所述栅极导体的下表面。
7.根据权利要求5所述的沟槽mosfet，其特征在于，所述屏蔽导体的上表面不低于所述栅极导体的下表面。
8.根据权利要求6所述的沟槽mosfet，其特征在于，所述栅极导体呈倒立的“凹”字形状，所述栅极导体位于所述屏蔽导体上的部分的厚度小于其位于所述第一绝缘层上的部分的厚度。
9.根据权利要求6所述的沟槽mosfet，其特征在于，所述栅极导体包括相互分离的第一部分和第二部分，所述第一部分和所述第二部分之间通过所述第二绝缘层隔开。
10.根据权利要求7所述的沟槽mosfet，其特征在于，所述栅极导体包括相互分离的第一部分和第二部分，所述第一部分和所述第二部分分别位于所述屏蔽导体的两侧。
11.根据权利要求10所述的沟槽mosfet，其特征在于，所述屏蔽导体位于所述栅极导体之间的上段的宽度小于所述屏蔽导体下段的宽度。
12.根据权利要求1所述的沟槽mosfet，其特征在于，所述屏蔽导体为多晶硅材料。
13.根据权利要求8所述的沟槽mosfet，其特征在于，当所述栅极导电通道的个数为一个时，一个所述栅极导电通道与所述栅极导体任一较厚的部分接触。
14.根据权利要求8所述的沟槽mosfet，其特征在于，当所述栅极导电通道的个数为两个时，两个所述栅极导电通道分别与两个所述栅极导体较厚的部分接触。
15.根据权利要求9或10所述的沟槽mosfet，其特征在于，所述栅极导电通道的个数为两个，两个所述栅极导电通道分别与所述第一部分和所述第二部分接触。
16.根据权利要求1所述的沟槽mosfet，其特征在于，还包括：
位于所述半导体基底上表面的层间介质层，
位于所述层间介质层上的栅极金属电极和源极金属电极，以及
位于所述半导体基底下表面的漏极电极，
其中，所述栅极金属电极和所述源极金属电极隔开。
17.根据权利要求16所述的沟槽mosfet，其特征在于，所述栅极导电通道包括从所述层间介质层的上表面延伸至所述栅极导体中的接触孔，以及填充在所述接触孔中金属，所述栅极金属电极通过所述栅极导电通道与所述栅极导体接触。
18.根据权利要求16所述的沟槽mosfet，其特征在于，还包括：
位于所述沟槽两侧，从所述半导体基底上表面延伸至其内部的第二掺杂类型的体区，并与所述沟槽相邻；
位于所述体区中，与所述沟槽相邻的第一掺杂类型的源区，以及
位于所述体区中的第二掺杂类型的体接触区。
19.根据权利要求18所述的沟槽mosfet，其特征在于，还包括从所述层间介质层上表面开始，穿过所述源区，延伸至所述体接触区的源区导电通道，所述源极金属电极通过所述源区导电通道与所述体接触区接触。
20.根据权利要求1所述的沟槽mosfet，其特征在于，所述半导体基底包括第一掺杂类型的衬底和位于所述衬底上的第一掺杂类型的外延半导体层，所述沟槽位于所述外延半导体层中。
21.一种沟槽mosfet的制造方法，其特征在于，包括：
在半导体基底中形成从上表面延伸至其内部的沟槽，所述半导体基底为第一掺杂类型；
在所述沟槽中形成第一绝缘层和屏蔽导体，所述第一绝缘层位于所述沟槽的下部侧壁和底部，且将所述屏蔽导体和所述半导体基底隔开，所述屏蔽导体的上表面高于所述第一绝缘层的上表面；
在所述沟槽上部未被所述第一绝缘层覆盖的侧壁形成栅介质层，
在所述沟槽的上部填充栅极导体，所述栅介质层将所述栅极导体和所述半导体基底隔离；
其中，在形成所述栅介质层的同时，所述屏蔽导体被所述第一绝缘层裸露的部分也被氧化。
22.根据权利要求21所述的方法，其特征在于，通过热氧化的工艺形成所述栅介质层。
23.根据权利要求21所述的方法，其特征在于，所述屏蔽导体和所述栅极导体之间通过第二绝缘层隔开，所述第二绝缘层通过氧化所述屏蔽导体形成。
24.根据权利要求23所述的方法，其特征在于，形成与所述栅极导体连接的一个或两个栅极导电通道。
25.根据权利要求24所述的方法，其特征在于，当所述屏蔽导体的上表面低于所述沟槽的上表面，且所述屏蔽导体被所述第一绝缘层裸露的部分完全被氧化时，所述栅极导体形成一个倒立的“凹”字状，所述栅极导体位于所述屏蔽导体上的部分的厚度小于其位于所述第一绝缘层上的部分的厚度。
26.根据权利要求24所述的方法，其特征在于，当所述屏蔽导体的上表面不低于所述沟槽的上表面，且所述屏蔽导体被所述第一绝缘层裸露的部分完全被氧化时，所述栅极导体形成相互分离的两部分，被所述第二绝缘层隔开。
27.根据权利要求24所述的方法，其特征在于，当所述屏蔽导体的上表面低于所述沟槽的上表面，且所述屏蔽导体被所述第一绝缘层裸露的部分不完全被氧化，所述栅极导体位于包括相互分离的两部分，分别位于未被氧化的所述屏蔽导体的两侧。
28.根据权利要求27所述的方法，其特征在于，所述屏蔽导体位于所述栅极导体之间的上段的宽度小于所述屏蔽导体下段的宽度。
29.根据权利要求24所述的方法，其特征在于，还包括：
形成位于所述半导体基底上表面的层间介质层；
形成位于所述层间介质层上表面的栅极金属电极和源极金属电极，以及
形成位于所述半导体基底的下表面的漏极电极。
30.根据权利要求29所述的方法，其特征在于，形成所述栅极导电通道的方法包括：
在形成所述栅极金属电极之前，形成从所述层间介质层的上表面延伸至所述栅极导体的接触孔；以及
在所述接触孔中填充的金属。
31.根据权利要求25所述的方法，其特征在于，当所述栅极导电通道的个数为一个时，一个所述栅极导电通道与所述栅极导体任一较厚的部分接触。
32.根据权利要求25所述的方法，其特征在于，当所述栅极导电通道的个数为两个时，两个所述栅极导电通道分别与两个所述栅极导体较厚的部分接触。
33.根据权利要求26或27所述的方法，其特征在于，所述栅极导电通道的个数为两个，两个所述栅极导电通道分别与所述第一部分和所述第一部分接触。
34.根据权利要求29所述的方法，其特征在于，还包括：
形成位于所述沟槽两侧从所述半导体基底上表面延伸至其内部的第二掺杂类型的体区，所述体区与所述沟槽相邻；
形成位于所述体区中，与所述沟槽相邻的第一掺杂类型的源区，以及
形成位于所述体区中的第二掺杂类型的体接触区。
35.根据权利要求34所述的方法，其特征在于，还包括形成从所述层间介质层的上表面延伸至所述体接触区的源区导电通道。
36.根据权利要求21所述的方法，其特征在于，所述半导体基底包括第一掺杂类型的衬底和位于所述衬底上的第一掺杂类型的外延层，所述沟槽位于所述外延层中。
技术总结