本发明是有关于一种多栅极晶体管及应用其的存储器装置。
背景技术：
随着人工智能(artificialintelligent，ai)、大数据分析等的快速发展，硬件加速器(hardwareaccelerator)已吸引愈来愈多的注意。以硬件加速器而言，仿神经计算(neuromorphiccomputing)因其具有高运算量与低功耗，变成主流架构。
整合发放(integrate-and-fire，if)电路在仿神经计算中具有重要角色。整合发放电路的主要功能是产生精准脉冲，以利用脉冲数量来表示数据。以目前而言，整合发放电路需要大量的电容与差动放大器，而且，整合发放电路需要增加额外电路来改善错误容忍率与调整脉冲频率。故而，整合发放电路的电路面积不易缩小。
技术实现要素：
根据本发明一实施例，提出一种多栅极晶体管，包括：一掺杂漏极区；一掺杂源极区；一栅极群组，包括一第一栅极与一第二栅极；一通道，该掺杂漏极区与该掺杂源极区位于该通道的两侧；以及一中间层，形成于该通道与该栅极群组之间。其中，对该栅极群组的该第一栅极与该第二栅极分别施加一第一栅极电压与一第二栅极电压后，该通道被感应出至少一p子通道与至少一n子通道，且该多栅极晶体管等效于具有一正负正负(pnpn)结构。
根据本发明另一实施例，提出一种存储器装置包括：一存储器阵列，包括多个存储器单元、多条字线与多条位线；一数据传送电路，耦接至该存储器阵列；一整合发放电路，耦接至该数据传送电路，该数据传送电路将该存储器阵列的这些单元的多个运算结果送至该整合发放电路，该整合发放电路根据该存储器阵列的这些单元的这些运算结果产生多个脉冲，其中，这些脉冲的一数量代表这些单元的这些运算结果；以及一控制电路，耦接至该整合发放电路与该存储器阵列，该控制电路根据该整合发放电路所产生的这些脉冲来发出一控制信号给该整合发放电路与该存储器阵列，其中，该整合发放电路包括如上所述的一多栅极晶体管。
根据本发明又一实施例，提出一种多栅极晶体管，包括：一掺杂漏极区；一掺杂源极区；一栅极群组，包括一第一栅极与一第二栅极；一掺杂通道，该掺杂漏极区与该掺杂源极区位于该掺杂通道的两侧；以及一中间层，形成于该掺杂通道与该栅极群组之间，其中，对该栅极群组的该第一栅极与该第二栅极分别施加一第一栅极电压与一第二栅极电压以加强该掺杂通道的通道感应能力，且该多栅极晶体管等效于具有一正负正负(pnpn)结构。
为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1绘示根据本发明一实施例的存储器装置的功能模块图。
图2a至图2f显示根据本发明一实施例的多栅极晶体管的示意图。
图3a至图3c显示根据本发明另一实施例的多栅极晶体管的示意图。
【符号说明】
100:存储器装置
110:存储器阵列
120:数据传送电路
130:整合发放电路
140:控制电路
c:电容
t1:多栅极晶体管
t2:抑制晶体管
inv:反相器
t3:偏压晶体管
g1～g3:栅极
d:漏极区
s:源极区
210:中间层
220:无掺杂通道
220_1～220_3:子通道
310:中间层
320:无掺杂通道
320_1～320_2:子通道
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本说明书的技术用语是参照本领域的习惯技术用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。本发明的各个实施例分别具有一或多个技术特征。在可能实施的前提下，本领域技术人员可选择性地实施任一实施例中部分或全部的技术特征，或者选择性地将这些实施例中部分或全部的技术特征加以组合。
请参照图1，其绘示根据本发明一实施例的存储器装置的功能模块图。图1的存储器装置100可当成仿神经硬件加速器，当然，本发明并不受限于此。存储器装置100包括：存储器阵列110、数据传送电路(datatransportingcircuit)120、整合发放电路130与控制电路140。
存储器阵列110包括多个存储器单元、多条字线与多条位线。存储器阵列110的架构在此可不特别限定之。存储器阵列110的存储器单元可用以执行运算，例如但不受限于，乘积(multiplicationandaccumulation，mac)运算。
数据传送电路120耦接至存储器阵列110，用以将存储器阵列110的这些单元的运算结果送至整合发放电路130。
整合发放电路130耦接至数据传送电路120，用以根据存储器阵列110的这些单元的运算结果产生脉冲，其中，这些脉冲的数量可以代表这些单元的运算结果。
控制电路140耦接至整合发放电路130与存储器阵列110。控制电路140可根据整合发放电路130所产生的脉冲来发出控制信号给整合发放电路130与存储器阵列110，以调整脉冲频率，进而改善错误容忍率。
整合发放电路130包括：电容c、多栅极晶体管t1、抑制晶体管(inhibitorytransistor)t2、反相器inv与偏压晶体管t3。
电容c耦接至数据传送电路120，用以暂存由数据传送电路120所传来的数据。
多栅极晶体管t1为具有至少2个或更多个栅极的晶体管。多栅极晶体管t1的细节将于底下另外说明之。多栅极晶体管t1耦接至数据传送电路120、反相器inv与偏压晶体管t3。特别是，多栅极晶体管t1的其中一个栅极耦接至电容c，其源极接地，其漏极耦接至反相器inv。
抑制晶体管t2耦接至控制电路140，受控于控制电路140所传的控制信号。当控制信号控制该抑制晶体管t2为导通时，该抑制晶体管t2可形成放电路径，使得电容c放电。
反相器inv的输入端耦接至多栅极晶体管t1与偏压晶体管t3，其输出端则耦接至控制电路140。反相器inv可输出脉冲至控制电路140。
偏压晶体管t3的栅极接收偏压va，其源极耦接至操作电压vdd，其漏极耦接至反相器inv。
现请参照图2a至图2f，其显示根据本发明一实施例的多栅极晶体管t1的示意图。如图2a至图2f所示，多栅极晶体管t1包括：栅极g1、g2与g3，漏极区(d)、源极区(s)、中间层(interlayer)210与无掺杂通道220。漏极区(d)被掺杂成p 区，而源极区(s)被掺杂成n 区。施加至漏极区(d)与源极区(s)的漏极电压vd与源极电压vs例如但不受限于，分别为 3v与0v。于图2a至图2f中，多栅极晶体管t1的栅极g1耦接至电容c。栅极g1、g2与g3亦可称为栅极群组。漏极区(d)与源极区(s)位于无掺杂通道220的两侧。在底下说明中，以通道是无掺杂通道为例做说明，但当知本发明并不受限于此。在本发明其他可能实施例中，通道亦可为掺杂通道，此亦在本发明保护范围内。
中间层210例如但不受限于，可为栅极氧化层或电荷存储层。电荷存储层例如但不受限于，可为浮接栅(floatinggate)或者是电荷捕捉结构(chargetrappingstructure)。电荷捕捉结构例如但不受限于，可为硅-氧化物-氮化物-氧化物-硅(sonos，silicon-oxide-nitride-oxide-silicon)层或者是锥形能带硅-氧化物-氮化物-氧化物-硅(besonos，bandgapengineeredsiliconoxidenitrideoxidesilicon)层。
根据施加至栅极g1、g2与g3的栅极电压vg1、vg2与vg3，无掺杂通道220被感应(induce)出三个子通道220_1、220_2与220_3。详细来说，施加至栅极g1的栅极电压vg1可在栅极g1的下方感应出子通道220_1；施加至栅极g2的栅极电压vg2可在栅极g2的下方感应出子通道220_2；以及施加至栅极g3的栅极电压vg3可在栅极g3的下方感应出子通道220_3。
特别是，如果栅极电压小于阈值电压(vth)，则将在该栅极下方感应出p子通道；以及如果栅极电压大于阈值电压(vth)，则将在该栅极下方感应出n子通道。
如图2c，vg1<vth，vg2>vth，vg3>vth，所以，所感应出的三个子通道220_1、220_2与220_3分别为p子通道，n子通道与n子通道。故而，以图2c来看，多栅极晶体管t1的行为如同是pnpn结构，也就是说，由附图的右方往左方，漏极区、三个子通道与源极区分别为p 区、n子通道、p子通道、n子通道与n 区，故而，可以等效视为是pnpn(正负正负)结构。
进一步说，于本发明实施例中，以图2c为例，先施加vg1<vth，vg2>vth，vg3>vth，以感应出分别为p子通道，n子通道与n子通道的三个子通道220_1、220_2与220_3。感应出这三个子通道后，所施加的电压vg1即可移除(但电压vg2与vg3仍需维持，以保持通道感应)。之后，当存储器装置100应用于ai运算时，多栅极晶体管t1的栅极g1的栅极电压则由电容c与抑制晶体管t2所决定。亦即，当抑制晶体管t2断开时，电容c的跨电压即为多栅极晶体管t1的栅极g1的栅极电压；以及当抑制晶体管t2导通时，电容c被放电且多栅极晶体管t1的栅极g1的栅极电压则为0v。故而，当多栅极晶体管t1的栅极g1的栅极电压(亦即电容c的跨电压)超过阈值电压时，则多栅极晶体管t1为导通，以从漏极输出脉冲至反相器inv；以及，当多栅极晶体管t1的栅极g1的栅极电压(亦即电容c的跨电压)未超过阈值电压时，则多栅极晶体管t1为断开，不从漏极输出脉冲至反相器inv。
如图2d，vg1<vth，vg2<vth，vg3>vth，所以，所感应出的三个子通道220_1、220_2与220_3分别为p子通道，p子通道与n子通道。故而，以图2d来看，多栅极晶体管t1的行为如同是pnpn结构，也就是说，由附图的右方往左方，漏极区、三个子通道与源极区分别为p 区、n子通道、p子通道、p子通道与n 区，故而，可以视为是pnpn结构。
如图2e，vg1>vth，vg2<vth，vg3>vth，所以，所感应出的三个子通道220_1、220_2与220_3分别为n子通道，p子通道与n子通道。故而，以图2e来看，多栅极晶体管t1的行为如同是pnpn结构，也就是说，由附图的右方往左方，漏极区、三个子通道与源极区分别为p 区、n子通道、n子通道、p子通道与n 区，故而，可以视为是pnpn结构。
如图2f，vg1>vth，vg2<vth，vg3<vth，所以，所感应出的三个子通道220_1、220_2与220_3分别为n子通道，p子通道与p子通道。故而，以图2f来看，多栅极晶体管t1的行为如同是pnpn结构，也就是说，由附图的右方往左方，漏极区、三个子通道与源极区分别为p 区、n子通道、p子通道、p子通道与n 区，故而，可以视为是pnpn结构。
现请参照图3a至图3c，其显示根据本发明另一实施例的多栅极晶体管t1的示意图。如图3a至图3c所示，多栅极晶体管t1包括：栅极g1～g2，漏极区(d)、源极区(s)、中间层310与无掺杂通道320。于图3a至图3c中，多栅极晶体管t1的栅极g1耦接至电容c。
根据施加至栅极g1与g2的栅极电压vg1与vg2，无掺杂通道320被感应出二个子通道320_1与320_2。详细来说，施加至栅极g1的栅极电压vg1可在栅极g1的下方感应出子通道320_1；以及施加至栅极g2的栅极电压vg2可在栅极g2的下方感应出子通道320_2。
特别是，如果栅极电压小于阈值电压(vth)，则将在该栅极下方感应出p子通道；以及如果栅极电压大于阈值电压(vth)，则将在该栅极下方感应出n子通道。
如图3c，vg1>vth，vg2<vth，所以，所感应出的二个子通道320_1与320_2分别为n子通道与p子通道。故而，以图3c来看，多栅极晶体管t1的行为如同是pnpn结构，也就是说，由附图的右方往左方，漏极区、二个子通道与源极区分别为p 区、n子通道、p子通道与n 区，故而，可以视为是pnpn结构。
当然，本发明并不受限于上述例子，习知此技者当可由上述描述来推论出如何控制栅极电压，以使得多栅极晶体管t1的行为如同是pnpn结构。
在本发明其他可能实施例中，通道亦可为掺杂通道，此亦在本发明保护范围内。当通道为掺杂通道时，亦可通过控制施加至多栅极晶体管的这些栅极电压，来加强通道感应能力，且使得多栅极晶体管(包括掺杂通道)的行为如同是pnpn结构。此外，在本发明其他可能实施例中，不论多栅极晶体管的掺杂通道的掺杂态样为何，通过控制栅极电压，可使得多栅极晶体管(包括掺杂通道)的行为如同是pnpn结构。
此外，于本发明其他可能实施例中，多栅极晶体管t1可以包括4个栅极或更多个栅极，其原则如上所述，故不重述。
在本发明实施例中，多栅极晶体管t1具有至少2个栅极，且其通道没有掺杂，但用电压控制栅极来形成n子通道与p子通道于无掺杂通道内。
在本发明实施例中，多栅极晶体管t1可产生具有超陡斜率(super-steepslope)的v-i(电压-电流)关系图。当多栅极晶体管t1为导通时，多栅极晶体管t1可产生脉冲(该脉冲的电位为电容c的跨电压)给后端的反相器inv。控制电路140可输出控制信号给下一级或者回传至本级做后续处理。
在本发明实施例中，多栅极晶体管t1具有非常小的亚阈值摆幅(subthresholdswing，ss)，所以其能耗亦会小。
本发明实施例的存储器装置可应用于ai辨识、稳态(homeostasis)操作中，具有高辨识率，低功耗等优点。
在本发明实施例中，整合发射电路由于具有超陡亚阈值摆幅多栅极晶体管，故而可以完全取代大电路面积的差动放大器，也可以产生时序精准脉冲(precisetimingpulses)。另外，通过调整多栅极晶体管的阈值电压，多栅极晶体管本身可以实现频率正规化(frequencynormalization)，所以不需要额外电路。故而，本发明实施例的存储器装置(可用于实现硬件加速器)具有电路面积小的优点。
另外，超陡亚阈值摆幅多栅极晶体管具有对工艺差异(processvariation)与电路噪声(circuitnoise)的高容忍度(hightolerance)。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
1.一种多栅极晶体管，其中，包括：
一掺杂漏极区；
一掺杂源极区；
一栅极群组，包括一第一栅极与一第二栅极；
一通道，该掺杂漏极区与该掺杂源极区位于该通道的两侧；以及
一中间层，形成于该通道与该栅极群组之间，
其中，对该栅极群组的该第一栅极与该第二栅极分别施加一第一栅极电压与一第二栅极电压后，该通道被感应出至少一p子通道与至少一n子通道，且该多栅极晶体管等效于具有一正负正负结构。
2.根据权利要求1所述的多栅极晶体管，其中，
当第一栅极电压大于一阈值电压时，于该通道中，对应于该第一栅极的一第一子通道感应出一n子通道；以及
当该第二栅极电压小于该阈值电压时，于该通道中，对应于该第二栅极的一第二子通道感应出一p子通道。
3.根据权利要求1所述的多栅极晶体管，其中，该栅极群组还包括一第三栅极，
当第一栅极电压小于一阈值电压时，于该通道中，对应于该第一栅极的一第一子通道感应出一p子通道；
当该第二栅极电压大于该阈值电压时，于该通道中，对应于该第二栅极的一第二子通道感应出一n子通道；以及
当施加至该第三栅极的一第三栅极电压大于该阈值电压时，于该通道中，对应于该第三栅极的一第三子通道感应出一n子通道。
4.根据权利要求1所述的多栅极晶体管，其中，该栅极群组还包括一第三栅极，
当第一栅极电压小于一阈值电压时，于该通道中，对应于该第一栅极的一第一子通道感应出一p子通道；
当该第二栅极电压小于该阈值电压时，于该通道中，对应于该第二栅极的一第二子通道感应出一p子通道；以及
当施加至该第三栅极的一第三栅极电压大于该阈值电压时，于该通道中，对应于该第三栅极的一第三子通道感应出一n子通道。
5.根据权利要求1所述的多栅极晶体管，其中，该栅极群组还包括一第三栅极，
当第一栅极电压大于一阈值电压时，于该通道中，对应于该第一栅极的一第一子通道感应出一n子通道；
当该第二栅极电压小于该阈值电压时，于该通道中，对应于该第二栅极的一第二子通道感应出一p子通道；以及
当施加至该第三栅极的一第三栅极电压大于该阈值电压时，于该通道中，对应于该第三栅极的一第三子通道感应出一n子通道。
6.根据权利要求1所述的多栅极晶体管，其中，该栅极群组还包括一第三栅极，
当第一栅极电压大于一阈值电压时，于该通道中，对应于该第一栅极的一第一子通道感应出一n子通道；
当该第二栅极电压小于该阈值电压时，于该通道中，对应于该第二栅极的一第二子通道感应出一p子通道；以及
当施加至该第三栅极的一第三栅极电压小于该阈值电压时，于该通道中，对应于该第三栅极的一第三子通道感应出一p子通道。
7.根据权利要求1所述的多栅极晶体管，其中，该中间层为一栅极氧化层或一电荷存储层，该电荷存储层为一浮接栅或一电荷捕捉结构。
8.一种存储器装置包括：
一存储器阵列，包括多个存储器单元、多条字线与多条位线；
一数据传送电路，耦接至该存储器阵列；
一整合发放电路，耦接至该数据传送电路，该数据传送电路将该存储器阵列的这些单元的多个运算结果送至该整合发放电路，该整合发放电路根据该存储器阵列的这些单元的这些运算结果产生多个脉冲，其中，这些脉冲的一数量代表这些单元的这些运算结果；以及
一控制电路，耦接至该整合发放电路与该存储器阵列，该控制电路根据该整合发放电路所产生的这些脉冲来发出一控制信号给该整合发放电路与该存储器阵列，
其中，该整合发放电路包括根据权利要求1所述的一多栅极晶体管。
9.一种多栅极晶体管，包括：
一掺杂漏极区；
一掺杂源极区；
一栅极群组，包括一第一栅极与一第二栅极；
一掺杂通道，该掺杂漏极区与该掺杂源极区位于该掺杂通道的两侧；以及
一中间层，形成于该掺杂通道与该栅极群组之间，
其中，对该栅极群组的该第一栅极与该第二栅极分别施加一第一栅极电压与一第二栅极电压以加强该掺杂通道的通道感应能力，且该多栅极晶体管等效于具有一正负正负结构。
技术总结