本公开总体上涉及一种半导体存储器装置及其制造方法，更具体地，涉及一种三维半导体存储器装置及其制造方法。
背景技术：
半导体存储器装置包括能够存储数据的存储器单元。
根据存储数据的方法和保留数据的方法，可以将半导体存储器装置分类为易失性半导体存储器装置或非易失性半导体存储器装置。易失性半导体存储器装置是其中存储的数据在电源中断时丢失的存储器装置，而非易失性半导体存储器装置是其中存储的数据即使在电源中断时也被保留的存储器装置。
近来，随着便携式电子装置的使用越来越多，非易失性半导体存储器装置的使用也越来越多，并且为了实现便携性和大容量，需要高集成度和大容量的半导体存储器装置。为了实现便携性和大容量，已经提出了三维半导体存储器装置。
技术实现要素：
根据本公开的一个方面，一种半导体存储器装置包括：外围晶体管；覆盖外围晶体管的第一绝缘层；位于第一绝缘层上的源极层；位于源极层上的层叠结构；以及穿透层叠结构和源极层的外围接触结构，该外围接触结构电连接到外围晶体管。层叠结构包括阶梯结构，该阶梯结构包括阶梯侧表面和阶梯顶表面。外围接触结构与阶梯侧表面接触。
根据本公开的另一方面，一种半导体存储器装置包括：外围晶体管；覆盖外围晶体管的第一绝缘层；位于第一绝缘层上的源极层；位于源极层上的层叠结构；以及穿透层叠结构和源极层的外围接触结构，该外围接触结构电连接到外围晶体管。层叠结构包括交替层叠的绝缘图案和导电图案。外围接触结构与导电图案接触，并且外围接触结构的最上部的水平高于导电图案当中的最上面的导电图案的水平。
根据本公开的又一方面，一种制造半导体存储器装置的方法包括：在基板上形成外围晶体管；在外围晶体管上方形成源极层；在源极层上方形成层叠结构；形成穿透层叠结构和源极层的外围接触结构，该外围接触结构电连接到外围晶体管；以及在层叠结构中形成导电图案。
附图说明
现在将参照附图在下文中更全面地描述示例性实施方式。然而，这些实施方式可以以不同的形式实施，并且不应被解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使本领域技术人员能够实现本公开。
在附图中，为了图示清楚，可能放大了尺寸。应当理解，当一个元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。
图1a是根据本公开的一个实施方式的半导体存储器装置的平面图。
图1b是沿着图1a所示的线a-a’截取的截面图。
图1c是沿着图1a所示的线b-b’截取的截面图。
图2a、图3a和图4a是示出根据本公开的一个实施方式的半导体存储器装置的制造方法的平面图。
图2b、图3b和图4b分别是沿着图2a、图3a和图4a所示的线a-a’截取的截面图。
图3c和图4c分别是沿着图3a和图4a所示的线b-b’截取的截面图。
图5是示出根据本公开的一个实施方式的存储器系统的配置的框图。
图6是示出根据本公开的一个实施方式的计算系统的配置的框图。
具体实施方式
本文公开的具体结构描述或功能描述仅是例示性的，以用于描述根据本公开的构思的实施方式。实施方式可以以各种形式实现，并且不应被解释为限于本文阐述的实施方式。
一些实施方式提供了一种能够提高操作可靠性的半导体存储器装置以及该半导体存储器装置的制造方法。
图1a是根据本公开的一个实施方式的半导体存储器装置的平面图。图1b是沿着图1a所示的线a-a’截取的截面图。图1c是沿着图1a所示的线b-b’截取的截面图。
参照图1a至图1c，根据该实施方式的半导体存储器装置可以包括基板100。基板100可以具有沿由第一方向d1和第二方向d2限定的平面扩展的板的形状。基板100可以是单晶半导体基板。例如，基板100可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。基板100可以包括单元区域cr和外围区域pr。
第一绝缘层110可以设置在基板100上。第一绝缘层110可以具有沿由第一方向d1和第二方向d2限定的平面扩展的板的形状。在一个示例中，第一绝缘层110可以包括氧化物或氮化物。
外围晶体管tr可以设置在基板100上。外围晶体管tr可以设置在基板100和第一绝缘层110之间。外围晶体管tr可以被第一绝缘层110覆盖。外围晶体管tr中的每一个可以包括杂质区域ir和栅极结构gs。杂质区域ir可以构成基板100的一部分。可以通过将杂质掺杂到基板100中来形成杂质区域ir。栅极结构gs可以设置在杂质区域ir之间。栅极结构gs可以包括栅极、栅极绝缘层、栅极覆盖层和栅极间隔物。栅极可以通过栅极绝缘层与基板100间隔开。栅极覆盖层可以覆盖栅极。栅极间隔物可以设置在栅极绝缘层、栅极覆盖层和栅极的两侧。在一个示例中，栅极可以包括金属或导电半导体材料。在一个示例中，栅极间隔物、栅极绝缘层和栅极覆盖层可以包括氧化硅。可以通过栅极结构gs的操作在杂质区域ir之间形成沟道。外围晶体管tr可以是n型金属氧化物半导体(nmos)晶体管或p型金属氧化物半导体(pmos)晶体管。
虽然图中未示出，但是还可以在第一绝缘层110中设置电阻器和电容器。外围晶体管tr、电阻器和电容器可以用作构成行解码器、列解码器、页缓冲电路和输入/输出电路的元件。
可以在第一绝缘层110中设置第一接触件ct1和第一线路ml1。第一接触件ct1可以连接到外围晶体管tr。第一线路ml1可以连接到第一接触件ct1。第一接触件ct1和第一线路ml1可以包括导电材料。在一个示例中，第一接触件ct1和第一线路ml1可以包括铜、钨或铝。
可以在第一绝缘层110上设置源极层sl。源极层sl可以具有沿由第一方向d1和第二方向d2限定的平面扩展的板的形状。源极层sl可以用作源极线。源极层sl可以包括掺杂的多晶硅。
可以在源极层sl上设置层叠结构sts。层叠结构sts可以包括第一叠层la1、第二叠层la2、第三叠层la3、第四叠层la4、第五叠层la5和第六叠层la6以及上绝缘图案uip。尽管在本实施方式中描述了层叠结构sts包括六个叠层的情况，但层叠结构sts中包括的叠层的数量不限于此。
第一叠层la1至第六叠层la6可以沿第三方向d3依次层叠。换句话说，第一叠层la1至第六叠层la6可以垂直层叠。
第一叠层la1至第六叠层la6中的每一层可以包括绝缘图案ip和绝缘图案ip上的导电图案cp。层叠结构sts的绝缘图案ip和导电图案cp可以沿第三方向d3交替层叠。在一个示例中，绝缘图案ip可以包括氧化硅。导电图案cp可以包括栅极导电层。在一个示例中，栅极导电层可以包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种，并且可以用作连接到存储器单元的字线或者连接到选择晶体管的选择线。导电图案cp还可以包括围绕栅极导电层的栅极阻挡层。在一个示例中，栅极阻挡层可以包括氮化钛和氮化钽中的至少一种。
层叠结构sts可以包括设置在基板100的外围区域pr上的阶梯结构ste。可以根据第一叠层la1至第六叠层la6的层叠结构形成层叠结构sts的阶梯结构ste。第一叠层la1至第六叠层la6的设置在基板100的外围区域pr上的一部分可以构成阶梯结构ste。
第一叠层la1至第六叠层la6中的每一层可以包括阶梯顶表面to。阶梯顶表面to可以分别是第一叠层la1至第五叠层la5的顶表面的一部分。阶梯顶表面to可能未被另一个叠层覆盖。在一个示例中，第一叠层la1的阶梯顶表面to可以是第一叠层la1的顶表面的未被第二叠层la2覆盖的一部分。阶梯顶表面to可以是导电图案cp的顶表面的一部分。阶梯顶表面to可以垂直于第三方向d3。阶梯顶表面to可以沿第二方向d2延伸。阶梯顶表面to可以被将在后面描述的第二绝缘层120覆盖。
第六叠层la6可能不包括阶梯顶表面to。第六叠层la6的顶表面可以被上绝缘图案uip完全覆盖。
第一叠层la1至第六叠层la6中的每一层可以包括多个阶梯侧表面si。阶梯侧表面si中的每一个可以包括绝缘图案ip的侧表面和导电图案cp的侧表面。阶梯侧表面si可以是距离第一叠层la1至第六叠层la6的基板100的单元区域cr最远的表面。阶梯侧表面si可以垂直于第一方向d1。阶梯侧表面si可以沿第二方向d2延伸。阶梯侧表面si可以被将在后面描述的第二绝缘层120覆盖。
阶梯侧表面si可以将阶梯顶表面to彼此连接。在一个示例中，第二叠层la2的阶梯侧表面可以将第一叠层la1的阶梯顶表面to和第二叠层la2的阶梯顶表面to彼此连接。层叠结构sts的阶梯结构ste的表面可以由阶梯顶表面to和阶梯侧表面si限定。层叠结构sts的阶梯结构ste的表面可以包括阶梯侧表面si和阶梯顶表面to。
可以设置穿透层叠结构sts的沟道结构cs。沟道结构cs可以穿透层叠结构sts的上绝缘图案uip、绝缘图案ip和导电图案cp。沟道结构cs可以沿第三方向d3延伸。沟道结构cs可以与源极层sl接触。
沟道结构cs中的每一个可以包括穿透层叠结构sts的沟道层cl和围绕沟道层cl的存储器层ml。在一个示例中，沟道层cl可以包括掺杂多晶硅或未掺杂多晶硅。沟道层cl可以电连接到源极层sl。
存储器层ml可以包括多层绝缘层。存储器层ml可以包括围绕沟道层cl的隧穿层、围绕隧穿层的储存层以及围绕储存层的阻挡层。隧穿层可以包括电荷能够遂穿的绝缘材料。在一个示例中，隧穿层可以包括氧化物。储存层可以包括能够捕获电荷的材料。在一个示例中，储存层可以包括氮化物、硅、相变材料和纳米点中的至少一种。阻挡层可以包括能够阻挡电荷移动的绝缘材料。在一个示例中，阻挡层可以包括氧化物。隧穿层的厚度可以比阻挡层的厚度更薄。
与附图所示不同，沟道结构cs还可以包括沟道层cl中的填充层。在一个示例中，填充层可以包括氧化物。
可以设置外围接触结构pcs和虚设接触结构dcs，该外围接触结构pcs和虚设接触结构dcs穿透层叠结构sts和源极层sl。外围接触结构pcs和虚设接触结构dcs可以穿透层叠结构sts的绝缘图案ip和导电图案cp。外围接触结构pcs和虚设接触结构dcs可以沿第三方向d3延伸。外围接触结构pcs和虚设接触结构dcs可以与层叠结构sts的导电图案cp接触。外围接触结构pcs和虚设接触结构dcs可以支撑层叠结构sts的阶梯结构ste。
外围接触结构pcs和虚设接触结构dcs在第三方向d3上的长度可以全部相同。可以将外围接触结构pcs和虚设接触结构dcs的最上部的水平定义为第一水平lv1。可以将第六叠层la6的导电图案的最上部的水平定义为第二水平lv2。第一水平lv1可以高于第二水平lv2。换句话说，外围接触结构pcs和虚设接触结构dcs的最上部的水平可以高于层叠结构sts的最上部处的导电图案的水平。
外围接触结构pcs可以电连接到外围晶体管tr。外围接触结构pcs可以包括外围接触件pc和围绕外围接触件pc的外围绝缘层pil，外围接触件pc穿透层叠结构sts和源极层sl并且电连接到外围晶体管tr。外围接触件pc可以包括导电材料。在一个示例中，外围接触件pc可以包括铜、铝或钨。在一个示例中，外围绝缘层pil可以包括氧化硅。
虚设接触结构dcs可以电浮置。换句话说，虚设接触结构dcs可以电隔离。虚设接触结构dcs可以包括穿透层叠结构sts和源极层sl的虚设接触件dc以及围绕虚设接触件dc的虚设绝缘层dil。虚设接触件可以包括导电材料。在一个示例中，虚设接触件dc可以包括铜、铝或钨。在一个示例中，虚设绝缘层dil可以包括氧化硅。
外围接触结构pcs可以包括第一外围接触结构pcs1、第二外围接触结构pcs2、第三外围接触结构pcs3、第四外围接触结构pcs4、第五外围接触结构pcs5和第六外围接触结构pcs6。第一外围接触结构pcs1可以与第一叠层la1的阶梯侧表面si接触，第二外围接触结构pcs2可以与第二叠层la2的阶梯侧表面si接触，第三外围接触结构pcs3可以与第三叠层la3的阶梯侧表面si接触，第四外围接触结构pcs4可以与第四叠层la4的阶梯侧表面si接触，第五外围接触结构pcs5可以与第五叠层la5的阶梯侧表面si接触，并且第六外围接触结构pcs6可以与第六叠层la6的阶梯侧表面接触。
外围接触结构pcs中的每一个可以设置在两个阶梯侧表面si之间。在一个示例中，第一外围接触结构pcs1可以设置在第一叠层la1的阶梯侧表面si之间。
第二外围接触结构pcs2可以穿透第一叠层la1的阶梯顶表面to和第二叠层la2的阶梯顶表面to，第三外围接触结构pcs3可以穿透第二叠层la2的阶梯顶表面to和第三叠层la3的阶梯顶表面to，第四外围接触结构pcs4可以穿透第三叠层la3的阶梯顶表面to和第四叠层la4的阶梯顶表面to，并且第五外围接触结构pcs5可以穿透第四叠层la4的阶梯顶表面to和第五叠层la5的阶梯顶表面to。如上所述，外围接触结构pcs中的一些可以穿透彼此相邻的两个阶梯顶表面to。彼此相邻的两个阶梯顶表面to的水平可以彼此不同。在一个示例中，第一叠层la1的阶梯顶表面to的水平可以低于第二叠层la2的阶梯顶表面to的水平。
第一外围接触结构pcs1至第六外围接触结构pcs6可以沿第一方向d1布置。第一外围接触结构pcs1至第六外围接触结构pcs6在第三方向d3上的长度可以相同。
外围接触结构pcs可以穿透第一叠层la1至第六叠层la6中的每一个的侧端部。在一个示例中，第一外围接触结构pcs1可以穿透第一叠层la1的侧端部。侧端部可以是限定第一叠层la1至第六叠层la6中的每一个的阶梯侧表面si的部分。
虚设接触结构dcs可以包括第一虚设接触结构dcs1和第二虚设接触结构dcs2。第一虚设接触结构dcs1和第二虚设接触结构dcs2在第三方向d3上的长度可以相同。
类似于外围接触结构pcs，第一虚设接触结构dcs1可以与阶梯侧表面si接触。第一虚设接触结构dcs1中的一些可以穿透彼此相邻的两个阶梯顶表面to。外围接触结构pcs可以设置在第一虚设接触结构dcs1之间。在一个示例中，第一外围接触结构pcs1可以设置在两个第一虚设接触结构dcs1之间。第一虚设接触结构dcs1中的一些可以设置在外围接触结构pcs之间。在一个示例中，第一虚设接触结构dcs1可以设置在两个第一外围接触结构pcs1之间。第一虚设接触结构dcs1可以穿透第一叠层la1至第六叠层la6中的每一个的侧端部。第一虚设接触结构dcs1和外围接触结构pcs可以沿第二方向d2交替布置。
第二虚设接触结构dcs2可以是与基板100的单元区域cr相邻的虚设接触结构dcs。第二虚设接触结构dcs2可以比外围接触结构pcs和第一虚设接触结构dcs1更靠近单元区域cr设置。第二虚设接触结构dcs2可以与沟道结构cs相邻设置。第二虚设接触结构dcs2可以被层叠结构sts二维地围绕。
第一虚设接触结构dcs1和第二虚设接触结构dcs2中的一些可以与将在后面描述的源极绝缘层sil接触。
可以在源极层sl上设置狭缝结构sls。狭缝结构sls可以沿第一方向d1延伸。狭缝结构sls可以穿透层叠结构sts并且连接到源极层sl。层叠结构sts、沟道结构cs、外围接触结构pcs和虚设接触结构dcs可以设置在狭缝结构sls之间。
狭缝结构sls中的每一个可以包括源极接触件sc和位于源极接触件sc两侧的源极绝缘层sil。源极接触件sc和源极绝缘层sil可以沿第一方向d1延伸。源极绝缘层sil可以设置在源极接触件sc和层叠结构sts之间。源极接触件sc可以包括导电材料。在一个示例中，源极接触件sc可以包括金属或掺杂的半导体材料。在一个示例中，源极绝缘层sil可以包括绝缘材料。
第二绝缘层120可以设置在层叠结构sts上。第二绝缘层120可以覆盖层叠结构sts的阶梯结构ste。第二绝缘层120可以与层叠结构sts的阶梯结构ste的阶梯侧表面si和阶梯顶表面to接触。在一个示例中，第二绝缘层120可以包括氧化物或氮化物。
可以在第二绝缘层120上设置第三绝缘层130。第三绝缘层130可以覆盖层叠结构sts、沟道结构cs、第二绝缘层120、虚设接触结构dcs和外围接触结构pcs。在一个示例中，第三绝缘层130可以包括氧化物或氮化物。
可以设置连接到层叠结构sts的第一叠层la1至第六叠层la6的字线接触件wct。字线接触件wct可以与第一叠层la1至第六叠层la6的阶梯顶表面to接触。字线接触件wct中的一些可以设置在阶梯侧表面si之间。字线接触件wct可以设置在外围接触结构pcs之间。字线接触件wct可以包括导电材料。在一个示例中，字线接触件wct可以包括铜、铝或钨。
可以设置连接到外围接触结构pcs的第二接触件ct2。第二接触件ct2可以连接到外围接触结构pcs的外围接触件pc。第二接触件ct2可以包括导电材料。在一个示例中，第二接触件ct2可以包括铜、铝或钨。
可以设置连接到字线接触件wct和第二接触件ct2的外围线路pml。外围线路pml中的每一条可以将字线接触件wct和第二接触件ct2彼此连接。外围晶体管tr可以通过第一接触件ct1、第一线路ml1、外围接触结构pcs的外围接触件pc、第二接触件ct2、外围线路pml和字线接触件wct电连接到导电图案pc。
连接到一个叠层la1的两条外围线路pml可以彼此对称设置。在一个示例中，连接到第一叠层la1的外围线路pml可以相对于设置在第一外围接触结构pcs1之间的第一虚设接触结构dcs1彼此对称地设置。
外围线路pml中的每一条可以包括沿第一方向d1延伸的第一部分pml1和沿第二方向d2延伸的第二部分pml2。第一部分pm1可以连接到第二接触件ct2，并且第二部分pm2可以连接到字线接触件wct。在一个示例中，外围线路pml可以包括导电材料。在一个示例中，外围线路pml可以包括铜、铝或钨。
可以设置连接到沟道结构cs的位线接触件bct。位线接触件bct可以连接到沟道结构cs的沟道层cl。位线接触件bct可以包括导电材料。在一个示例中，位线接触件bct可以包括铜、铝或钨。
可以设置连接到位线接触件bct的位线bl。位线bl可以沿第二方向d2延伸。位线bl可以沿第一方向d1布置。
在根据该实施方式的半导体存储器装置中，外围晶体管tr和导电图案cp通过支撑层叠结构sts的外围接触结构pcs彼此电连接，从而可以简化将外围接触结构pcs和字线接触件wct连接的外围线路pml的结构。因此，能够提高半导体存储器装置的操作可靠性。
图2a、图3a和图4a是示出根据本公开的一个实施方式的半导体存储器装置的制造方法的平面图。图2b、图3b和图4b分别是沿着图2a、图3a和图4a所示的线a-a’截取的截面图。图3c和图4c分别是沿着图3a和图4a所示的线b-b’截取的截面图。
为了便于描述，用相同的附图标记表示与参照图1a至图1c描述的组件相同的组件，并且将省略重复的描述。
参照图2a和图2b，可以在基板100上形成外围晶体管tr，并且可以形成覆盖外围晶体管tr的第一绝缘层110。可以在第一绝缘层110中形成第一接触件ct1和第一线路ml1。
可以在第一绝缘层110上形成源极层sl，并且可以在源极层sl上形成层叠结构sts。形成层叠结构sts的工序可以包括在源极层sl上交替层叠绝缘层和牺牲层的工序以及形成上绝缘层的工序。在一个示例中，牺牲层可以包括氮化硅。
可以形成穿透层叠结构sts的沟道结构。形成沟道结构cs的工序可以包括形成穿透层叠结构sts的第一孔ho1的工序、通过在第一孔ho1中形成存储器层ml来填充每个第一孔ho1的一部分的工序以及通过在第一孔ho1中形成沟道层cl来完全填充每个第一孔ho1的工序。
可以对设置在基板100的外围区域pr上的层叠结构sts的一部分进行构图。当对层叠结构sts进行构图时，可以在层叠结构sts中形成阶梯结构ste。换句话说，可以对层叠结构sts的第一叠层la1至第六叠层la6以及上绝缘图案uip进行构图，使得形成阶梯顶表面to和阶梯侧表面si。由于上绝缘图案uip，致使在最上面的叠层(即，第六叠层la6)处可以不形成阶梯顶表面to。阶梯顶表面to和阶梯侧表面si可以彼此连接，以构成阶梯结构ste。
参照图3a、图3b和图3c，可以形成覆盖层叠结构sts的阶梯结构ste的第二绝缘层120。
随后，可以形成外围接触结构pcs和虚设接触结构dcs，二者穿透层叠结构sts和源极层sl。形成外围接触结构pcs和虚设接触结构dcs的工序可以包括形成穿透层叠结构sts和源极层sl的第二孔ho2的工序、通过在第二孔ho2中形成外围绝缘层pil或虚设绝缘层dil来填充每个第二孔ho2的一部分的工序以及通过在第二孔ho2中形成外围接触件pc或虚设接触件dc来完全填充每个第二孔ho2的工序。
当形成第一孔ho1和第二孔ho2时，可以对层叠结构sts的绝缘层、牺牲层和上绝缘层进行构图。因此，形成层叠结构sts的绝缘图案ip、牺牲图案sp和上绝缘图案uip。
可以形成第三绝缘层130，该第三绝缘层130覆盖层叠结构sts、沟道结构cs、第二绝缘层120、虚设接触结构dcs和外围接触结构pcs。
参照图4a、图4b和图4c，可以形成穿透层叠结构sts的沟槽tc。沟槽tc可以沿第一方向d1延伸。源极层sl的顶表面可以被沟槽tc暴露。沟道结构cs、外围接触结构pcs和虚设接触结构dcs可以设置在沟槽tc之间。
可以在层叠结构sts中形成导电图案cp。在层叠结构sts中形成导电图案cp的工序可以包括去除通过沟槽tc暴露的牺牲图案sp的工序和在去除了牺牲图案sp的空的空间中填充导电图案cp的工序。
因为外围接触结构pcs和虚设接触结构dcs支撑绝缘图案ip，所以即使在随着牺牲图案sp被移除而形成空的空间时，也可以保持层叠结构sts的结构。
在形成导电图案cp之后，可以在沟槽tc中形成狭缝结构sls。形成狭缝结构sls的工序可以包括形成覆盖导电图案cp的侧壁的狭缝绝缘层sil的工序和在狭缝绝缘层sil之间形成源极接触件sc的工序。
可以形成字线接触件wct，其连接到层叠结构sts的第一叠层la1至第六叠层la6中的每一个的阶梯顶表面to(参见图1a至图1c)。形成字线接触件wct的工序可以包括形成使第一叠层la1至第六叠层la6中的每一个的阶梯顶表面to暴露的第三孔的工序以及利用导电材料填充第三孔的工序。
随后，可以形成连接到外围接触结构pcs的第二接触件ct2(参见图1a至图1c)。
在形成第二接触件ct2之后，可以形成将字线接触件wct和第二接触件ct2连接的外围线路pml(参见图1a至图1c)。当形成外围线路pml时，外围晶体管tr和导电图案cp可以通过外围接触结构pcs、第二接触件ct2、外围线路pml和字线接触件wct彼此电连接。
可以形成连接到沟道结构cs的位线接触件bct(参见图1a至图1c)。
在形成位线接触件bct之后，可以形成位线bl(参见图1a至图1c)。
图5是示出根据本公开的一个实施方式的存储器系统1100的配置的框图。
参照图5，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以包括参照图1a至图1c描述的结构。存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。
存储器控制器1110被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(sram)1111、中央处理单元(cpu)1112、主机接口1113、纠错码(ecc)电路1114和存储器接口1115。sram1111用作cpu1112的操作存储器，cpu1112执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113包括用于连接到存储器系统1100的主机的数据交换协议。ecc电路1114检测和纠正从存储器装置1120读取的数据中包括的错误，并且存储器接口1115与存储器装置1120进行接口连接。此外，存储器控制器1110还可以包括用于存储与主机进行接口连接的代码数据的rom等。
如上所述配置的存储器系统1100可以是其中存储器装置1120与控制器1110相结合的存储卡或固态盘(ssd)。例如，当存储器系统1100是ssd时，存储器控制器1100可以通过诸如以下各种接口协议中的一种与外部(例如，主机)通信：通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、高速pci(pci-e)协议、高级技术附件(ata)协议、串行ata(sata)协议、并行ata(pata)协议、小型计算机小型接口(scsi)协议、增强型小磁盘接口(esdi)协议以及集成驱动电子设备(ide)协议。
图6是示出根据本公开的一个实施方式的计算系统1200的配置的框图。
参照图6，根据本公开的实施方式的计算系统1200可以包括电连接到系统总线1260的cpu1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动设备时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、相机图像处理器(cis)、移动d-ram等。
如参照图5所述，存储器系统1210可以配置有存储器装置1212和存储器控制器1211。
在根据本公开的半导体存储器装置中，外围晶体管和导电图案通过支撑层叠结构的阶梯结构的外围接触结构彼此电连接。因此，能够简化连接外围晶体管和导电图案的线路的结构，并且能够提高半导体存储器装置的操作可靠性。
虽然已经参照本发明的某些实施方式示出和描述了本公开，但是本领域技术人员应理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。因此，本公开的范围不应该限于上述实施方式，而是应该不仅由所附权利要求而且由其等同物确定。
在上述实施方式中，可以选择性地执行所有步骤，或者可以省略一些步骤。在每个实施方式中，不必根据描述的顺序来执行这些步骤，并且可以重新排列这些步骤。本说明书和附图中公开的实施方式仅是便于理解本公开的示例，并且本公开不限于此。也就是说，对于本领域技术人员来说显而易见的是，可以基于本公开的技术范围进行各种修改。
此外，已经在附图和说明书中描述了本公开的实施方式。虽然这里使用了特定的术语，但这些术语仅用于解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内，可以进行许多变型。对于本领域技术人员来说显而易见的是，除了本文公开的实施方式之外，还可以基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求于2020年1月30日在韩国知识产权局提交的韩国专利申请no.10-2020-0011206的优先权，该韩国专利申请的全部公开内容通过引用并入本文中。
1.一种半导体存储器装置，该半导体存储器装置包括：
外围晶体管；
覆盖所述外围晶体管的第一绝缘层；
位于所述第一绝缘层上的源极层；
位于所述源极层上的层叠结构；以及
穿透所述层叠结构和所述源极层的外围接触结构，该外围接触结构电连接到所述外围晶体管，
其中，所述层叠结构包括阶梯结构，该阶梯结构包括阶梯侧表面和阶梯顶表面，并且
其中，所述外围接触结构与所述阶梯侧表面接触。
2.根据权利要求1所述的半导体存储器装置，其中，所述外围接触结构包括：
电连接到所述外围晶体管的外围接触件；以及
围绕所述外围接触件的外围绝缘层。
3.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括与所述阶梯顶表面接触的字线接触件。
4.根据权利要求3所述的半导体存储器装置，该半导体存储器装置还包括电连接所述字线接触件和所述外围接触结构的外围线路。
5.根据权利要求4所述的半导体存储器装置，其中，所述外围线路包括沿第一方向延伸的第一部分和沿与所述第一方向相交的第二方向延伸的第二部分。
6.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括穿透所述层叠结构和所述源极层的虚设接触结构。
7.根据权利要求6所述的半导体存储器装置，其中，所述虚设接触结构包括：
穿过所述层叠结构和所述源极层的虚设接触件；以及
围绕所述虚设接触件的虚设绝缘层。
8.根据权利要求6所述的半导体存储器装置，其中，所述虚设接触结构与所述阶梯侧表面接触。
9.根据权利要求1所述的半导体存储器装置，其中，所述阶梯顶表面包括通过所述阶梯侧表面彼此连接的两个阶梯顶表面，
其中，所述外围接触结构穿透所述两个阶梯顶表面。
10.一种半导体存储器装置，该半导体存储器装置包括：
外围晶体管；
覆盖所述外围晶体管的第一绝缘层；
位于所述第一绝缘层上的源极层；
位于所述源极层上的层叠结构；以及
穿透所述层叠结构和所述源极层的外围接触结构，该外围接触结构电连接到所述外围晶体管，
其中，所述层叠结构包括交替层叠的绝缘图案和导电图案，
其中，所述外围接触结构与所述导电图案接触，并且
其中，所述外围接触结构的最上部的水平高于所述导电图案当中的最上面的导电图案的水平。
11.根据权利要求10所述的半导体存储器装置，其中，所述外围接触结构穿透所述导电图案中的一个的侧端部。
12.根据权利要求10所述的半导体存储器装置，该半导体存储器装置还包括穿透所述层叠结构和所述源极层的虚设接触结构。
13.根据权利要求12所述的半导体存储器装置，其中，所述外围接触结构被设置在所述虚设接触结构之间。
14.根据权利要求12所述的半导体存储器装置，其中，所述虚设接触结构包括穿透所述导电图案的侧端部的第一虚设接触结构。
15.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括连接到所述源极层的源极接触件以及设置在所述源极接触件和所述层叠结构之间的源极绝缘层，
其中，所述虚设接触结构中的一些与所述源极绝缘层接触。
16.根据权利要求12所述的半导体存储器装置，其中，所述虚设接触结构被电浮置。
17.一种制造半导体存储器装置的方法，该方法包括以下步骤：
在基板上形成外围晶体管；
在所述外围晶体管上方形成源极层；
在所述源极层上方形成层叠结构；
形成穿透所述层叠结构和所述源极层的外围接触结构，该外围接触结构电连接到所述外围晶体管；以及
在所述层叠结构中形成导电图案。
18.根据权利要求17所述的方法，其中，形成所述外围接触结构的步骤包括以下步骤：
形成穿透所述层叠结构和所述源极层的孔；
通过在所述孔中形成外围绝缘层来填充所述孔的一部分；以及
通过在所述孔中形成外围接触件来完全填充所述孔。
19.根据权利要求17所述的方法，该方法还包括通过对所述层叠结构进行构图来形成阶梯结构。
20.根据权利要求19所述的方法，其中，所述外围接触结构与限定所述阶梯结构的表面的阶梯侧表面接触。
21.根据权利要求17所述的方法，其中，形成所述外围接触结构的步骤还包括：形成穿透所述层叠结构和所述源极层的虚设接触结构。
22.根据权利要求21所述的方法，其中，所述虚设接触结构被电浮置。
23.根据权利要求17所述的方法，其中，在所述层叠结构中形成所述导电图案的步骤包括以下步骤：
在所述层叠结构中形成沟槽；
去除通过所述沟槽暴露的牺牲图案；以及
在去除了所述牺牲图案的空的空间中填充所述导电图案。
技术总结