相关申请的交叉引用
本申请要求2020年1月31日提交的申请号为10-2020-0012086的韩国专利申请的优先权，其全部内容通过引用合并于本文中。
本发明的各种实施例总体而言涉及一种半导体器件，更具体而言，涉及一种具有提高的集成密度的三维半导体器件。
背景技术：
由于二维(2d)或平面半导体器件的集成密度主要由单位存储单元占据的面积确定，因此集成密度在很大程度上受到精细图案形成技术水平的影响。图案的小型化需要非常昂贵的设备。因此，尽管2d半导体器件的集成密度不断增加，但是集成密度的增加程度受到限制。为了克服2d半导体器件的这些限制，已经提出了具有以三维布置的存储单元的三维(3d)存储器件。
技术实现要素：
本发明的实施例针对具有提高的集成密度的3d存储器件。
根据本发明的一个实施例，一种存储单元包括：位线和板线，所述位线和板线彼此间隔开并且沿第一方向垂直定向；晶体管，其设置有有源区，所述有源区沿第二方向横向定向为与所述位线交叉，并且包括第一有源圆柱体、第二有源圆柱体以及至少一个沟道部，所述至少一个沟道部横向定向在所述第一有源圆柱体与所述第二有源圆柱体之间；字线，其在围绕所述有源区的至少一个沟道部的同时沿第三方向延伸；以及电容器，其沿所述第二方向横向定向在所述有源区与所述板线之间。
根据本发明的另一个实施例，一种存储器件包括存储单元阵列，所述存储单元阵列包括沿一个方向垂直布置的多个存储单元，其中所述存储单元中的每一个包括：位线和板线，所述位线和板线彼此间隔开并且沿第一方向垂直定向；晶体管，其设置有有源区，所述有源区沿第二方向横向定向为与所述位线交叉，并且包括第一有源圆柱体、第二有源圆柱体以及至少一个沟道部，所述至少一个沟道部横向定向在第一有源圆柱体与第二有源圆柱体之间；字线，其围绕所述有源区的至少一个沟道部的同时沿第三方向延伸；以及电容器，其沿所述第二方向横向定向在所述有源区与所述板线之间。
根据本发明的又一个实施例，一种存储单元包括：衬底；有源层，其包括第一凹陷部、第二凹陷部以及横向定向在所述第一凹陷部与所述第二凹陷部之间的至少一个纳米线沟道，所述有源层与所述衬底间隔开；字线，其围绕所述至少一个纳米线沟道；位线，其耦接至所述有源层的一侧并且从所述衬底垂直定向；电容器，其耦接至所述有源层的另一侧并且从所述有源层横向定向。所述字线可以包括掩埋在所述第一凹陷部和所述第二凹陷部中的掩埋部。
根据本发明的又一个实施例，一种半导体器件包括：有源区，其包括第一有源圆柱体、第二有源圆柱体以及至少一个沟道部，所述至少一个沟道部横向定向在所述第一有源圆柱体与所述第二有源圆柱体之间；包围栅电极，其围绕所述至少一个沟道部；第一掩埋栅电极，其从所述包围栅电极的一侧延伸并且掩埋在所述第一有源圆柱体中；以及第二掩埋栅电极，其从所述包围栅电极的另一侧延伸并且掩埋在所述第二有源圆柱体中。
附图说明
图1是示出根据本发明的一个实施例的晶体管tr的立体图。
图2a是有源区的详细视图。
图2b是源极区的详细视图。
图2c是漏极区的详细视图。
图2d是示出第一沟道部、源极区和漏极区的截面图。
图2e是示出第二沟道部、源极区和漏极区的截面图。
图3a和图3b是示出根据本发明的另一个实施例的有源区的截面图。
图4a是示出图1中所示的栅电极gaa的立体图。
图4b是沿着图4a所示的第二方向d2截取的截面图。
图4c是示出栅电极gaa的包围部、第一沟道部和第二沟道部的立体图。
图4d是示出栅电极gaa、第一有源圆柱体和第二有源圆柱体的截面图。
图5示意性地示出了根据本发明的一个实施例的存储器件。
图6a是示意性地示出了图5中所示的单个存储单元mc的立体图。
图6b是详细示出图6a中所示的单个存储单元mc的立体图。
图6c是沿着图6b所示的线a-a’截取的截面图。
图6d是沿着图6c所示的线b-b’截取的截面图。
图6e是沿着图6c所示的线c-c’截取的截面图。
图6f是沿着图6c所示的线d-d’截取的截面图。
图6g是沿着图6c所示的线e-e’截取的截面图。
图6h是详细示出电容器的立体图。
图7a和图7b示出了根据本发明的一个实施例的存储单元阵列mca。
图8示出了共享位线的镜像型存储单元阵列。
图9是示出共享板线的镜像型存储单元阵列的立体图。
图10a和图10b是示出根据本发明的其它实施例的存储器件的立体图。
图11a和图11b示出了根据本发明的另一个实施例的单个存储单元。
图12a是示出根据本发明的另一个实施例的电容器的立体图。
图12b是图12a的电容器的极板节点的详细视图。
具体实施方式
下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以采用不同的形式实施，并且不应被解释为限于本文中阐述的实施例。确切地说，提供这些实施例，使得本公开将是详尽且完整的，并且将向本领域技术人员充分地传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部分。
附图不一定按比例绘制，并且在某些情况下，可能对比例进行了夸大处理，以便清楚地示出实施例的特征。当第一层被称为在第二层“上”或在衬底“上”时，其不仅指第一层直接形成在第二层或衬底上的情况，还指在第一层与第二层或衬底之间存在第三层的情况。
图1是示出根据本发明的一个实施例的半导体器件100的立体图。
参见图1，半导体器件100可以包括环栅(agateall-around)半导体器件。半导体器件100可以包括晶体管tr。晶体管tr可以包括横向晶体管。晶体管tr可以包括环栅晶体管。
晶体管tr可以包括：第一掺杂区sr、第二掺杂区dr、在第一掺杂区sr与第二掺杂区dr之间的有源区act、以及围绕有源区act的一部分的栅电极gaa。
第一掺杂区sr和第二掺杂区dr可以沿着第一方向d1延伸。第一掺杂区sr和第二掺杂区dr可以沿着第二方向d2布置在晶体管tr的相对端部区域处。第一掺杂区sr和第二掺杂区dr中的每一个可以具有沿第一方向d1和第三方向d3延伸的垂直平板形状。第一掺杂区sr和第二掺杂区dr可以在第二方向d2上彼此间隔开设置。第一掺杂区sr和第二掺杂区dr可以经由有源区act电连接。第一掺杂区sr和第二掺杂区dr可以是有源区act的掺杂部分。第一掺杂区sr和第二掺杂区dr可以包括含硅材料。第一掺杂区sr和第二掺杂区dr可以包括单晶硅层、多晶硅层、掺杂硅层、掺杂多晶硅层或它们的组合。第一掺杂区sr和第二掺杂区dr可以包括n型杂质或p型杂质。第一掺杂区sr和第二掺杂区dr可以包括：磷(p)、砷(as)、硼(b)、铟(in)或其组合。第一掺杂区sr和第二掺杂区dr可以掺杂有相同的杂质。第一掺杂区sr和第二掺杂区dr可以被称为第一源极/漏极区和第二源极/漏极区。可以在有源区act的第一边缘之上形成第一掺杂区sr，并且可以在有源区act的第二边缘之上形成第二掺杂区dr。根据本发明的另一个实施例，第一掺杂区sr可以提供有源区act的第一边缘，而第二掺杂区dr可以提供有源区act的第二边缘。换言之，第一掺杂区sr和第二掺杂区dr可以分别形成在有源区act的第一边缘和第二边缘中。第一掺杂区sr和第二掺杂区dr中的每一个可以具有沿第一方向d1延伸的垂直结构。
有源区act可以位于第一掺杂区sr与第二掺杂区dr之间。有源区act可以在第一掺杂区sr与第二掺杂区dr之间沿第二方向d2延伸。第二方向d2可以垂直于第一方向d1。有源区act可以被称为横向有源区或横向有源层。有源区act可以包括：第一有源圆柱体ac1和第二有源圆柱体ac2以及至少一个沟道部ch1和ch2，所述沟道部横向定向在第一有源圆柱体ac1与第二有源圆柱体ac2之间。第一有源圆柱体ac1可以耦接至第一掺杂区sr，并且第二有源圆柱体ac2可以耦接至第二掺杂区dr。第一有源圆柱体ac1和第二有源圆柱体ac2可以分别具有圆柱形状的内部。圆柱形状的内部形状也可以称为圆柱内部或凹陷内部。
栅电极gaa可以包括包围部gs，包围部gs围绕有源区act的至少一个沟道部ch1和ch2。包围部gs可以在第一有源圆柱体ac1与第二有源圆柱体ac2之间延伸。栅电极gaa可以进一步包括第一掩埋部gb1，第一掩埋部gb1从包围部gs的第一侧延伸并且被掩埋入第一有源圆柱体ac1的圆柱形内部。栅电极gaa可以进一步包括第二掩埋部gb2，第二掩埋部gb2从包围部gs的第二侧延伸并且被掩埋入第二有源圆柱体ac2的圆柱形内部。包围部gs的第一侧和第二侧可以在第二方向d2上彼此相对。包围部gs可以沿第三方向d3延伸。第三方向d3可以与第一方向d1和第二方向d2垂直。第一方向d1、第二方向d2和第三方向d3可以彼此正交。包围部gs可以被称为包围栅电极，并且第一掩埋部gb1和第二掩埋部gb2可以分别被称为第一掩埋栅电极和第二掩埋栅电极。
图2a是有源区act的详细视图。图2b是第一有源圆柱体ac1的详细视图。图2c是第二有源圆柱体ac2的详细视图。图2d是示出第一沟道部ch1、第一有源圆柱体ac1和第二有源圆柱体ac2的截面图。图2e是示出第二沟道部ch2、第一有源圆柱体ac1和第二有源圆柱体ac2的截面图。
参见图2a至图2e，有源区act可以包括：第一有源圆柱体(ac1)、第二有源圆柱体(ac2)以及在第一有源圆柱体ac1与第二有源圆柱体ac2之间的至少一个沟道部ch1和ch2。第一有源圆柱体ac1和第二有源圆柱体ac2可以在第二方向d2上彼此间隔开。至少一个沟道部ch1和ch2可以形成为细长束的形状，该细长束在第一有源圆柱体ac1与第二有源圆柱体ac2之间沿第二方向d2横向延伸。至少一个沟道部ch1和ch2可以包括第一沟道部ch1和第二沟道部ch2。第一沟道部ch1和第二沟道部ch2可以在第三方向d3上彼此间隔开。第一沟道部ch1和第二沟道部ch2可以彼此平行。第一沟道部ch1和第二沟道部ch2可以被称为纳米线沟道。
有源区act可以进一步包括第一凹陷部r1和第二凹陷部r2。第一凹陷部r1可以形成在第一有源圆柱体ac1中，而第二凹陷部r2可以形成在第二有源圆柱体ac2中。第一凹陷部r1和第二凹陷部r2可以是横向凹陷并且可以具有沿第二方向d2凹陷的形状。第一凹陷部r1在第二方向d2上可以不穿透第一有源圆柱体ac1，并且第二凹陷部r2在第二方向d2上可以不穿透第二有源圆柱体ac2。第一有源圆柱体ac1可以被称为具有第一凹陷部r1的第一有源层。第二有源圆柱体ac2可以被称为具有第二凹陷部r2的第二有源层。第一沟道部ch1和第二沟道部ch2可以分别横向地定向在第一凹陷部r1和第二凹陷部r2之间。有源区act可以包括：第一凹陷部r1、第二凹陷部r2以及至少一个沟道部ch1、ch2，该沟道部横向定向在第一凹陷部r1与第二凹陷部r2之间。
第一有源圆柱体ac1可以包括：一对第一侧壁sw1、一对第二侧壁sw2和第三侧壁sw3。一对第一侧壁sw1可以沿第一方向d1延伸并且可以在第三方向d3上彼此相对。一对第二侧壁sw2可以沿第二方向d2延伸并且可以在第一方向d1上彼此相对。第一侧壁sw1和第二侧壁sw2可以彼此耦接。第三侧壁sw3可以沿第三方向d3延伸并且将第一侧壁sw1和第二侧壁sw2的相对侧边缘彼此耦接。第一凹陷部r1可以通过一对第一侧壁sw1、一对第二侧壁sw2和第三侧壁sw3的组合而被限定在第一有源圆柱体ac1的内部，并且第一凹陷部r1可以沿第二方向d2延伸。由于第三侧壁sw3，第一凹陷部r1在第二方向d2上可以不穿透第一有源圆柱体ac1。第三侧壁sw3可以耦接至第一掺杂区sr并且可以提供有源区act的第一边缘。第三侧壁sw3可以是第一掺杂区sr。有源区act可以包括第一掺杂区sr，因此，有源区act的第一边缘可以由第一掺杂区sr提供。一对第一侧壁sw1和一对第二侧壁sw2可以被称为第一有源圆柱体ac1的横向侧壁，而第三侧壁sw3可以被称为其的垂直侧壁。参见图2b、图2d和图2e，第一沟道部ch1可以耦接至第一侧壁sw1中的一个第一侧壁sw1的侧边缘，并且第二沟道部ch2可以耦接至第一侧壁sw1中的另一个第一侧壁sw1的侧边缘。第一侧壁sw1的每一个的高度可以高于第一沟道部ch1和第二沟道部ch2的每一个的高度。第一沟道部ch1和第二沟道部ch2可以位于第二侧壁sw2之间的水平处。例如，第一沟道部ch1和第二沟道部ch2可以位于比上第二侧壁sw2更低的水平处，并且第一沟道部ch1和第二沟道部ch2可以位于比下第二侧壁sw2更高的水平处。
参见图2c，第二有源圆柱体ac2可以包括：一对第一侧壁sw11、一对第二侧壁sw12和第三侧壁sw13。一对第一侧壁sw11可以沿第一方向d1延伸并且可以彼此相对。一对第二侧壁sw12可以在第二方向d2上延伸并且可以彼此相对。第一侧壁sw11和第二侧壁sw12可以彼此耦接。第三侧壁sw13可以沿第三方向d3延伸，并且将第一侧壁sw11的相对侧边缘和第二侧壁sw12的相对侧边缘彼此耦接。第二凹陷部r2可以通过一对第一侧壁sw11、一对第二侧壁sw12和第三侧壁sw13的组合而限定在第二有源圆柱体ac2内部，并且第二凹陷部r2可以沿第二方向d2延伸。由于第三侧壁sw13，第二凹陷部r2可以不穿透第二有源圆柱体ac2。第三侧壁sw13可以耦接至第二掺杂区dr，并且可以提供有源区act的第二边缘。第三侧壁sw13可以是第二掺杂区dr。有源区act可以包括第二掺杂区dr，因此，有源区act的第二边缘可以由第二掺杂区dr提供。一对第一侧壁sw11和一对第二侧壁sw12可以被称为第一有源圆柱体ac1的横向侧壁，并且第三侧壁sw13可以是垂直侧壁。参见图2c、图2d和图2e，第一沟道部ch1可以耦接至第一侧壁sw11中的一个第一侧壁sw11的侧边缘，并且第二沟道部ch2可以耦接至第一侧壁sw11中的另一个第一侧壁sw11的侧边缘。第一侧壁sw11的高度可以高于第一沟道部ch1和第二沟道部ch2的高度。第一沟道部ch1和第二沟道部ch2可以位于第二侧壁sw12之间的高度处。例如，第一沟道部ch1和第二沟道部ch2可以位于比上第二侧壁sw12更低的水平处，而第一沟道部ch1和第二沟道部ch2可以位于比下第二侧壁sw12更高的水平处。第一沟道部ch1和第二沟道部ch2可以具有相同的形状和尺寸。
如上所述，有源区act可以包括第一沟道部ch1和第二沟道部ch2。第一有源圆柱体ac1可以耦接至第一沟道部ch1和第二沟道部ch2的第一侧边缘，并且第二有源圆柱体ac2可以耦接至第一沟道部ch1和第二沟道部ch2的第二侧边缘。第一有源圆柱体ac1和第二有源圆柱体ac2可以在第二方向d2上彼此相对。第一有源圆柱体ac1和第二有源圆柱体ac2可以在第二方向d2上彼此对称。第一凹陷部r1和第二凹陷部r2可以彼此对称。第一凹陷部r1和第二凹陷部r2的形状、大小、深度、宽度和高度可以相同。第一有源圆柱体ac1和第二有源圆柱体ac2可以具有横向圆柱形状。
图3a和图3b是示出根据本发明的另一个实施例的有源区的截面图。在图1至图3b中，相同的附图标记表示相同的元件，并且省略其详细描述。图3a是示出第一沟道部ch11、第一有源圆柱体ac1和第二有源圆柱体ac2的截面图，而图3b是示出第二沟道部ch21、第一有源圆柱体ac1和第二有源圆柱体ac2的截面图。
参见图3a，第一有源圆柱体ac1可以耦接至第一沟道部ch11的第一侧边缘(在下文中，称为第一边缘)，并且第二有源圆柱体ac2可以耦接至第一沟道部ch11的第二侧边缘(在下文中，称为第二边缘)。第一沟道部ch11可以包括：沟道主体chb11、第一边缘che11和第二边缘che12。第一沟道部ch11的第一边缘che11可以耦接至第一有源圆柱体ac1的第一侧壁sw1，并且第一沟道部ch11的第二边缘che12可以耦接至第二有源圆柱体ac2的第一侧壁sw11。沟道主体chb11与第一边缘che11之间的接触表面ct1可以比第一有源圆柱体ac1的第一侧壁sw1与第一边缘che11之间的接触表面ct2小。沟道主体chb11与第二边缘che12之间的接触表面ct1可以比第二有源圆柱体ac2的第一侧壁sw11与第二边缘che12之间的接触表面ct2小。第一沟道部ch11的第一边缘che11和第二边缘che12可以分别具有圆化轮廓(roundedprofile)，并且可以具有相同的截面区域。第一边缘che11可以具有宽度从第一有源圆柱体ac1的第一侧壁sw1朝向沟道主体chb11逐渐减小的形状。第二边缘che12可以具有宽度从第二有源圆柱体ac2的第一侧壁sw11朝向沟道主体chb11逐渐减小的形状。
参见图3b，第一有源圆柱体ac1可以耦接至第二沟道部ch21的第一侧边缘(在下文中，称为第一边缘)，而第二有源圆柱体ac2可以耦接至第二沟道部ch21的第二侧边缘(在下文中，称为第二边缘)。第二沟道部ch21可以包括：沟道主体chb21、第一边缘che21和第二边缘che22。第二沟道部ch21的第一边缘che21可以耦接至第一有源圆柱体ac1的第一侧壁sw1，而第二沟道部ch21的第二边缘che22可以耦接至第二有源圆柱体ac2的第一侧壁sw11。沟道主体chb21与第一边缘che21之间的接触表面ct1可以比第一有源圆柱体ac1的第一侧壁sw1与第一边缘che21之间的接触表面ct2小。沟道主体chb21与第二边缘che22之间的接触表面ct1可以比第二有源圆柱体ac2的第一侧壁sw11与第二边缘che22之间的接触表面ct2小。第二沟道部ch21的第一边缘che21和第二边缘ch22可以分别具有圆化轮廓。第一边缘che21可以具有宽度从第一有源圆柱体ac1的第一侧壁sw1朝向沟道主体chb21逐渐减小的形状。第二边缘che22可以具有宽度从第二有源圆柱体ac2的第一侧壁sw11朝向沟道主体chb21逐渐减小的形状。
图4a是示出图1中所示的栅电极gaa的立体图。图4b是沿着图4a中所示的第二方向d2截取的截面图。
参见图4a和图4b，栅电极gaa可以包括：包围部gs、第一掩埋部gb1和第二掩埋部gb2。包围部gs可以沿第三方向d3延伸。包围部gs可以沿第二方向d2位于第一掩埋部gb1与第二掩埋部gb2之间。第一掩埋部gb1和第二掩埋部gb2可以沿第二方向d2从包围部gs的垂直侧延伸。第一掩埋部gb1和第二掩埋部gb2可以耦接至包围部gs的两侧。第一掩埋部gb1可以沿第二方向d2从包围部gs横向地延伸。第二掩埋部gb2可以沿第二方向d2从包围部gs横向地延伸。包围部gs的高度(在第一方向d1上的尺寸)可以比第一掩埋部gb1和第二掩埋部gb2中的每一个的高度高。
图4c是示出栅电极gaa的包围部、第一沟道部和第二沟道部的立体图。图4d是示出栅电极gaa、第一有源圆柱体和第二有源圆柱体的截面图。
参见图4c和图4d，栅电极gaa的包围部gs可以具有围绕第一沟道部ch1和第二沟道部ch2的形状。第一掩埋部gb1和第二掩埋部gb2可以不围绕第一沟道部ch1和第二沟道部ch2。第一掩埋部gb1和第二掩埋部gb2可以与第一沟道部ch1和第二沟道部ch2间隔开。第一掩埋部gb1可以延伸成位于第一有源圆柱体ac1的第一凹陷部r1中。第一掩埋部gb1可以填充第一有源圆柱体ac1的第一凹陷部r1。第二掩埋部gb2可以延伸成位于第二有源圆柱体ac2的第二凹陷部r2中。第二掩埋部gb2可以填充第二有源圆柱体ac2的第二凹陷部r2。
参见图2a至图4d，横向沟道(参见图2d和图2e中的附图标记“lc”)可以通过栅电极gaa的包围部gs而限定在第一沟道部ch1和第二沟道部ch2中。第一掩埋沟道bc1可以通过栅电极gaa的第一掩埋部gb1而限定在第一有源圆柱体ac1的圆柱表面上。第二掩埋沟道bc2可以通过栅电极gaa的第二掩埋部gb2而限定在第二有源圆柱体ac2的圆柱表面上。将参照图4d来描述第一掩埋沟道bc1和第二掩埋沟道bc2。
如上所述，晶体管tr可以包括环栅(gaa)结构和混合沟道。混合沟道可以指如下的结构：混合了通过包围部gs限定的横向沟道lc，以及通过第一掩埋部gb1和第二掩埋部gb2限定的第一掩埋沟道bc1和第二掩埋沟道bc2。
尽管未示出，但是栅极电介质层可以形成在栅电极gaa与第一沟道部ch1和第二沟道部ch2之间。栅极电介质层可以形成在栅电极gaa的第一掩埋部gb1与第一有源圆柱体ac1之间。栅极电介质层可以形成在栅电极gaa的第二掩埋部gb2与第二有源圆柱体ac2之间。栅极电介质层可以保形地覆盖第一有源圆柱体ac1的第一凹陷部r1的表面和第二有源圆柱体ac2的第二凹陷部r2的表面。栅极电介质层可以形成在栅电极gaa的包围部gs与第一沟道部ch1之间。栅极电介质层可以形成在栅电极gaa的包围部gs与第二沟道部ch2之间。栅极电介质层可以具有保形地围绕第一沟道部ch1和第二沟道部ch2的包围形状。栅极电介质层可以包括：氧化硅、氮化硅、氮氧化硅、高k材料或它们的组合。
有源区act可以包括诸如多晶硅的半导体材料。有源区act可以包括：掺杂的多晶硅、未掺杂的多晶硅或非晶硅。第一有源圆柱体ac1和第二有源圆柱体ac2可以掺杂有n型杂质或p型杂质。第一有源圆柱体ac1和第二有源圆柱体ac2可以掺杂有相同导电类型的杂质。第一有源圆柱体ac1和第二有源圆柱体ac2可以包括至少一种杂质，所述杂质选自包括砷(as)、磷(p)、硼(b)、铟(in)及其组合的组。第一沟道部ch1和ch11可以掺杂有导电杂质。第二沟道部ch2和ch21可以掺杂有导电杂质。第一沟道部ch1和第二沟道部ch2可以分别包括硅纳米线。第一沟道部ch11和第二沟道部ch21可以分别包括硅纳米线。
栅电极gaa可以包括：金属、金属混合物、金属合金、半导体材料、功函数材料、阻挡材料(barriermaterial)或其组合。
图5示意性地示出了根据本发明的一个实施例的存储器件200。
参见图5，存储器件200可以包括衬底结构ls，并且存储单元阵列mca可以形成在衬底结构ls之上。存储单元阵列mca可以从衬底结构ls起在第一方向d1上垂直定向va。存储单元阵列mca可以包括多个存储单元mc，并且存储单元mc中的每一个可以包括：位线bl、晶体管tr、电容器cap和板线pl。存储单元mc中的每一个可以进一步包括字线wl。字线wl可以沿第三方向d3延伸。在每个存储单元mc中，位线bl、晶体管tr、电容器cap和板线pl可以沿第二方向d2以横向布置la定位。
衬底结构ls可以是适合于半导体处理的材料。衬底结构ls可以包括导电材料、电介质材料和半导体材料中的至少一种。可以在衬底结构ls中形成各种材料。衬底结构ls可以包括半导体衬底，并且半导体衬底可以由含硅材料形成。例如，衬底结构ls可以包括：硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂的硅、及其组合或其多层。衬底结构ls可以包括其它半导体材料，例如锗。衬底结构ls可以包括iii/v族半导体衬底，例如，诸如gaas的化合物半导体衬底。衬底结构ls可以包括绝缘体上硅(soi)衬底。
根据本发明的另一个实施例，衬底结构ls可以包括：半导体衬底、以及形成在半导体衬底之上的多个集成电路、多层级金属线mlm或它们的组合。例如，衬底结构ls可以包括外围电路单元(参见附图标记“pc”)，并且外围电路单元pc可以包括用于控制存储单元阵列mca的多个控制电路。外围电路单元pc的至少一个控制电路可以包括：n沟道晶体管、p沟道晶体管、cmos电路或其组合。外围电路单元pc的至少一个控制电路可以包括：地址解码电路、读取电路和写入电路。外围电路单元pc的至少一个控制电路可以包括：平面沟道晶体管、凹陷沟道晶体管、掩埋栅晶体管、鳍式沟道晶体管(finfet)等。外围电路单元pc可以包括感测放大器sa，并且感测放大器sa可以耦接至多层级金属线(mlm)。
存储单元阵列mca可以包括存储单元mc的叠层。存储单元mc可以在第一方向d1上垂直地层叠在衬底结构ls之上。
每个单独的存储单元mc可以包括：位线bl、晶体管tr、电容器cap和板线pl。晶体管tr可以包括图1所示的晶体管tr。晶体管tr的栅电极gaa可以被称为字线wl。晶体管tr可以位于位线bl与电容器cap之间。晶体管tr可以在与衬底结构ls的表面平行的第二方向d2上以横向布置la定位。简言之，晶体管tr可以横向地定位于位线bl与电容器cap之间。
位线bl可以从衬底结构ls沿第一方向d1延伸。衬底结构ls的平面可以由第二方向d2和第三方向d3提供。位线bl可以从衬底结构ls垂直定向。在本文中，垂直定向可以指位线bl通过直接地接触衬底结构ls而垂直定向。例如，位线bl的底部可以直接耦接至外围电路单元pc。位线bl可以具有垂直升高的圆柱形。位线bl可以被称为垂直定向的位线或柱型的位线。垂直层叠的存储单元mc可以共享一个位线bl。
图6a是示意性地示出了图5所示的单个存储单元mc的立体图。图6b是详细示出图6a所示的单个存储单元mc的立体图。图6c是沿着图6b所示的线a-a’截取的截面图。图6d是沿着图6c所示的线b-b’截取的截面图。图6e是沿着图6c所示的线c-c’截取的截面图。图6f是沿着图6c所示的线d-d’截取的截面图。图6g是沿着图6c所示的线e-e’截取的截面图。
参见图6a至图6g，单个存储单元mc可以包括：位线101、板线102、包括字线103的晶体管tr、以及电容器104。晶体管tr可以进一步包括有源区105，并且字线103可以是环栅结构，该环栅结构围绕有源区105的一部分。有源区105和字线103可以对应于在上述实施例中描述的有源区act和栅电极gaa。栅极电介质层gd可以形成在字线103与有源区105之间。栅极电介质层gd可以具有围绕有源区105的形状。
位线101可以沿第一方向d1垂直延伸。板线102可以沿第一方向d1垂直地延伸。电容器104可以在第二方向d2上在位线101与板线102之间横向延伸。有源区105可以在第二方向d2上在位线101与电容器104之间横向延伸。字线103可以沿第三方向d3延伸。
晶体管tr可以位于位线101与板线102之间。电容器104、晶体管tr和字线103可以在第二方向d2上以横向布置la定位。
位线101可以包括：硅基材料、金属基材料或其组合。位线101可以包括：多晶硅、氮化钛、钨或它们的组合。例如，位线101可以包括掺杂有n型杂质或氮化钛(tin)的多晶硅。位线bl可以包括氮化钛和钨(tin/w)的叠层。位线101还可以包括诸如金属硅化物的欧姆接触层。
板线102可以包括：硅基材料、金属基材料或其组合。板线102可以包括多晶硅、氮化钛、钨或其组合。例如，板线102可以包括氮化钛(tin)。板线102可以包括氮化钛和钨(tin/w)的叠层。
有源区105可以包括：第一有源圆柱体105a、第二有源圆柱体105b以及至少一个沟道部105c1和105c2。源极区105s可以形成在有源区105的一侧边缘上，并且漏极区105d可以形成在有源区105的另一侧边缘上。漏极区105d可以耦接至位线101，并且源极区105s可以耦接至电容器104的储存节点sn。源极区105s和漏极区105d可以掺杂有n型杂质。源极区105s和漏极区105d可以具有垂直结构。可以集成有源区105与源极区105s/漏极区105d。换言之，可以通过杂质掺杂而在有源区105的一侧边缘上形成源极区105s，并且可以通过在有源区105的另一侧边缘上的杂质掺杂来形成漏极区105d。对于有源区105的详细描述，将参见图1至图4b的有源区act。源极区105s和漏极区105d可以具有垂直结构。
字线103可以包括围绕沟道部105c1和105c2的包围部103s、以及分别从包围部103s的两侧延伸的第一掩埋部103b1和第二掩埋部103b2。包围部103s可以具有围绕沟道部105c1和105c2的形状。栅极电介质层gd可以形成在包围部103s与沟道部105c1和105c2之间，并且栅极电介质层gd可以具有围绕沟道部105c1和105c2的形状。字线103的第一掩埋部103b1可以掩埋在有源区105的第一有源圆柱体105a中。字线103的第二掩埋部103b2可以掩埋在有源区105的第二有源圆柱体105b中。栅极电介质层gd可以形成在第一掩埋部103b1与第一有源圆柱体105a之间，并且栅极电介质层gd可以保形地覆盖第一有源圆柱体105a的圆柱形内部。栅极电介质层gd可以形成在第二掩埋部103b2与第二有源圆柱体105b之间，并且栅极电介质层gd可以保形地覆盖第二有源圆柱体105b的圆柱形内部。
电容器104可以横向于晶体管tr定位。电容器104可以沿第二方向d2横向延伸。电容器104可以包括：储存节点sn、电介质层de和极板节点pn。储存节点sn、电介质层de和极板节点pn可以在第二方向d2上横向布置。储存节点sn可以具有横向定向的圆柱形，并且极板节点pn可以具有围绕储存节点sn的圆柱体的形状。电介质层de可以具有覆盖储存节点sn的圆柱体的表面的形状。极板节点pn可以耦接至板线102。根据本发明的另一个实施例，可以集成极板节点pn和板线102，并且极板节点pn可以是板线102的一部分。
储存节点sn可以具有3d结构，并且3d结构的储存节点sn可以具有与第二方向d2平行的横向3d结构。作为3d结构的示例，储存节点sn可以具有圆柱形、柱形或它们的组合，例如可以组合柱形、圆柱形的圆柱体形(pylindershape)。在所示的实施例中，储存节点sn可以具有圆柱形。电介质层de可以形成在储存节点sn与极板节点pn之间。电介质层de可以直接地接触极板节点pn。
电容器104可以包括金属-绝缘体-金属(mim)电容器。储存节点sn和极板节点pn可以包括金属基材料。电介质层de可以包括：氧化硅、氮化硅、高k材料或其组合。高k材料可以具有比氧化硅更高的介电常数。氧化硅(sio2)可以具有大约3.9的介电常数，并且电介质层de可以包括具有大约4或更大的介电常数的高k电介质材料。高k材料可以具有大约20或更大的介电常数。高k材料可以包括：氧化铪(hfo2)、氧化锆(zro2)、氧化铝(al2o3)、氧化镧(la2o3)、氧化钛(tio2)、氧化钽(ta2o5)、氧化铌(nb2o5)或氧化锶钛(srtio3)。根据本发明的另一个实施例，电介质层de可以由包括两层或更多层上述高k材料的复合层形成。
电介质层de可以由锆基氧化物形成。电介质层de可以具有包括氧化锆(zro2)的叠层结构。包括氧化锆(zro2)的叠层结构可以包括：za(zro2/al2o3)叠层或zaz(zro2/al2o3/zro2)叠层。za叠层可以具有其中氧化铝(al2o3)层叠在氧化锆(zro2)之上的结构。zaz叠层可以具有其中氧化锆(zro2)、氧化铝(al2o3)和氧化锆(zro2)顺序层叠的结构。za叠层和zaz叠层可以被称为基于氧化锆的层(基于zro2的层)。根据本发明的另一个实施例，电介质层de可以由铪基氧化物形成。电介质层de可以具有包括氧化铪(hfo2)的叠层结构。包括氧化铪(hfo2)的叠层结构可以包括：ha(hfo2/al2o3)叠层或hah(hfo2/al2o3/hfo2)叠层。ha叠层可以具有其中氧化铝(al2o3)层叠在氧化铪(hfo2)之上的结构。hah叠层可以具有其中氧化铪(hfo2)、氧化铝(al2o3)和氧化铪(hfo2)顺序地层叠的结构。ha叠层和hah叠层可以被称为基于氧化铪的层(基于hfo2的层)。在za叠层、zaz叠层、ha叠层和hah叠层中，氧化铝(al2o3)的带隙可以比氧化锆(zro2)和氧化铪(hfo2)的更大。氧化铝(al2o3)的介电常数可以比氧化锆(zro2)和氧化铪(hfo2)的更小。因此，电介质层de可以包括高k材料和高带隙材料的叠层，所述高带隙材料具有比高电介质材料更大的带隙。除了氧化铝(al2o3)之外，电介质层de可以包括氧化硅(sio2)作为高带隙材料。由于电介质层de包括高带隙材料，所以可以抑制泄漏电流。高带隙材料可以非常薄。高带隙材料可以比高k材料更薄。根据本发明的另一个实施例，电介质层de可以具有其中高k材料和高带隙材料交替地层叠的层压结构(laminatedstructure)。例如zaza(zro2/al2o3/zro2/al2o3)、zazaz(zro2/al2o3/zro2/al2o3/zro2)、haha(hfo2/al2o3/hfo2/al2o3)、或者hahah(hfo2/al2o3/hfo2/al2o3/hfo2)。在上述层压结构中，氧化铝(al2o3)可以非常薄。
根据本发明的另一个实施例，电介质层de可以包括包含氧化锆、氧化铪和氧化铝的叠层结构、其的层压结构或其的混合结构。
根据本发明的另一个实施例，可以在储存节点sn与电介质层de之间进一步形成用于改善泄漏电流的界面控制层。界面控制层可以包括二氧化钛(tio2)。界面控制层也可以形成在极板节点pn与电介质层de之间。
储存节点sn和极板节点pn可以包括：金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或其组合。例如，储存节点sn和极板节点pn可以包括：钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)、钨(w)、氮化钨(wn)、钌(ru)、氧化钌(ruo2)、铱(ir)、氧化铱(iro2)、铂(pt)、钼(mo)、氧化钼(moo)、氮化钛/钨(tin/w)叠层、氮化钨/钨(wn/w)叠层。极板节点pn还可以包括金属基材料和硅基材料的组合。例如，极板节点pn可以是氮化钛/硅锗/氮化钨(tin/sige/wn)的叠层。在氮化钛/硅锗/氮化钨(tin/sige/wn)的叠层中，硅锗可以是填充储存节点sn的圆柱体内部的间隙填充材料，而氮化钛(tin)实际上可以用作电容器104的极板节点，并且氮化钨可以是低电阻材料。
电容器104的极板节点pn可以具有沿与板线102平行的第二方向d2延伸的分支形状。极板节点pn可以位于储存节点sn的圆柱体内部，并且极板节点pn可以电连接到板线102。
图6h是电容器104的详细视图，并且电容器104的极板节点pn可以包括内部节点n2和外部节点n21、n22、n23和n24。内部节点n2和外部节点n21、n22、n23和n24可以互连。内部节点n2可以位于储存节点sn的圆柱体内部。外部节点n21、n22、n23和n24可以位于储存节点sn的外部，并且它们之间插置有电介质层de。内部节点n2可以位于储存节点sn的圆柱体内部，并且它们之间插置有电介质层de。外部节点n21、n22、n23和n24可以定位为围绕储存节点sn的圆柱体的外壁。外部节点n21、n22、n23和n24可以是连续的。
图7a和图7b示出了根据本发明的一个实施例的存储单元阵列mca。
参见图7a，存储单元阵列mca可以包括多个存储单元mc。存储单元mc可以沿第一方向d1垂直层叠。每个存储单元mc可以包括：位线101、晶体管tr、电容器104和板线102。在单个存储单元mc中，位线101、晶体管tr、电容器104和板线102可以在第二方向d2上以横向布置定位。位线101和板线102可以在第一方向d1上垂直定向。单个存储单元mc还可以包括沿第三方向d3延伸的字线103。晶体管tr可以横向地定位在位线101与电容器104之间。
单个存储单元mc可以与图6a的存储单元mc相同。
沿第一方向d1层叠的存储单元mc可以共享位线101。沿第一方向d1层叠的存储单元mc可以共享板线102。
参见图7b，存储单元阵列mca可以包括多个存储单元mc1至mc6。存储单元mc1至mc3可以沿第一方向d1垂直层叠。存储单元mc4至mc6可以沿第一方向d1垂直层叠。存储单元mc1和mc4可以沿第三方向d3横向布置在第一水平处，并且共享第一字线103。存储单元mc2和mc5可以沿第三方向d3横向布置在第二水平处，并且共享第二字线103。存储单元mc3和mc6可以沿第三方向d3横向布置在第三水平处，并且共享第三字线103。存储单元mc1至mc6中的每一个可以包括：位线101、晶体管tr、电容器104和板线102。在单个存储单元mc1至mc6中，位线101、晶体管tr、电容器104和板线102可以在第二方向d2上以横向布置定位。位线101和板线102可以在第一方向d1上垂直定向。存储单元mc1至mc6中的每一个还可以包括字线103，并且字线103可以沿第三方向d3延伸。晶体管tr可以横向地定位在位线101与电容器104之间。
单个存储单元mc1至mc6可以与图6a中所示的存储单元mc相同。
沿第一方向d1层叠的存储单元mc1至mc3和存储单元mc4至mc6可以共享一个位线101。沿第一方向d1层叠的存储单元mc1至mc3和存储单元mc4至mc6可以共享一个板线102。
图8示出共享位线101的镜像型存储单元阵列200。图9是示出共享板线102的镜像型存储单元阵列210的立体图。
参见图8，将描述共享位线101的镜像型存储单元阵列200。
在图8的实施例中，沿第二方向d2横向布置的存储单元阵列mca可以布置为耦接至不同的板线102的同时共享一个位线101的镜像型结构。
参见图9，将描述共享板线102的镜像型存储单元阵列210。
如图9所示，沿第二方向d2布置的存储单元阵列mca可以布置为耦接至不同的位线101的同时共享一个板线102的镜像型结构。
根据本发明的另一个实施例，存储器件可以包括共享位线101的镜像型存储单元阵列200和共享板线102的镜像型存储单元阵列210两者。
图10a和图10b是示出根据本发明的其它实施例的存储器件的立体图。
参见图10a和图10b，存储器件301和302可以包括外围电路单元310和存储单元阵列320。存储单元阵列320可以包括图7a至图9中所示的存储单元阵列mca、200和210中的至少一个。存储单元阵列320可以包括dram存储单元阵列。
参见图10a，存储单元阵列320可以位于外围电路单元310之上。因此，存储器件301可以具有puc(peripheralcircuitunit-under-cell，存储单元之下外围电路单元)结构。
参见图10b，存储单元阵列320可以位于外围电路单元310之下。因此，存储器件302可以具有cup(cell-under-peripheralcircuitunit，外围电路单元之下存储单元)结构。
外围电路单元310可以指用于在读取/写入操作期间驱动存储单元阵列320的电路。外围电路单元310可以包括：n沟道晶体管、p沟道晶体管、cmos电路或其组合。外围电路单元310可以包括：地址解码电路、读取电路、写入电路等。外围电路单元310可以具有包括半导体衬底312和感测放大器313的结构，该感测放大器313布置在半导体衬底312之上。感测放大器313可以包括具有半导体衬底312作为沟道的晶体管，并且该晶体管可以是其沟道与半导体衬底312的表面平行的平面沟道晶体管。除了平面沟道晶体管之外，感测放大器313中的晶体管结构可以包括：凹陷沟道晶体管、掩埋栅晶体管或鳍式沟道晶体管(finfet)。
存储单元阵列320的位线bl可以电连接到感测放大器313的晶体管。尽管未示出，但是位线bl和感测放大器313的晶体管可以通过多层级金属线(mlm)互连。多层级金属线(mlm)可以通过镶嵌工艺(damasceneprocess)形成。
尽管未示出，但是根据本发明的又一个实施例，存储器件301和302可以包括第一半导体衬底和结合至第一半导体衬底的第二半导体衬底。存储单元阵列320可以形成在第一半导体衬底之上，并且外围电路单元310可以形成在第二半导体衬底之上。第一半导体衬底和第二半导体衬底中的每一个可以包括导电接合焊盘，并且第一半导体衬底和第二半导体衬底可以通过导电接合焊盘彼此接合。因此，存储单元阵列320和外围电路单元310可以电连接。
图11a和图11b示出了根据本发明的另一个实施例的单个存储单元。图11a和图11b的单个存储单元可以类似于图6a至图6h。
参见图11a和图11b，单个存储单元mc100和mc101可以包括：位线101、板线102、包括字线103的晶体管tr、以及电容器104。晶体管tr还可以包括有源区105’，并且字线103可以具有环栅结构，该环栅结构围绕有源区105’的一部分。栅极电介质层gd可以形成在字线103与有源区105’之间。
有源区105’可以包括第一有源圆柱体105a’和第二有源圆柱体105b’。尽管未示出，但是有源区105’还可以包括多个沟道部，所述沟道部可以包括图2a至图3b的沟道部ch1、ch2、ch11、ch21中的至少一个。第一有源圆柱体105a’可以耦接至第一掺杂区105s，而第二有源圆柱体105b’可以耦接至第二掺杂区105d。
第一有源圆柱体105a’和第二有源圆柱体105b’可以彼此不对称。参见图11a，第一有源圆柱体105a’的横向长度可以小于第二有源圆柱体105b’的横向长度。参见图11b，第一有源圆柱体105a’的横向长度可以大于第二有源圆柱体105b’的横向长度。
如上所述，可以将有源区105’应用于图1至图4b所示的有源区act，该有源区105’包括非对称的第一有源圆柱体105a’和第二有源圆柱体105b’。
图12a是示出根据本发明的另一个实施例的电容器的立体图。图12a的电容器可以类似于图6a至图6h的那些电容器。
参见图12a，电容器104’可以包括储存节点sn’和极板节点pn’。极板节点pn’可以耦接至板线102。
图12b是电容器104’的极板节点pn’的详细视图。极板节点pn’可以包括内部节点n2’和外部节点n21’、n22’、n23’和n24’。
外部节点n21’、n22’、n23’和n24’可以包括第一外部节点n21’、第二外部节点n22’、第三外部节点n23’和第四外部节点n24’。第一外部节点n21’和第二外部节点n22’可以位于储存节点sn’的上侧和下侧，第三外部节点n23’和第四外部节点n24’可以位于储存节点sn’的两侧。第三外部节点n23’和第四外部节点n24’可以位于储存节点sn’的侧面。
第一外部节点n21’和第二外部节点n22’的横向长度可以相同。第三外部节点n23’和第四外部节点n24’的横向长度可以相同。第一外部节点n21’和第二外部节点n22’的横向长度可以小于第三外部节点n23’和第四外部节点n24’的横向长度。
由于第三外部节点n23’和第四外部节点n24’的横向长度较大，因此储存节点sn’可以更稳定地被支撑。
根据上述本发明的实施例，可以对3ddram中的源极区/漏极区执行重叠控制。由于其不受刻蚀轮廓根据晶体管的尺寸(例如，沟道尺寸和字线尺寸)的变化的影响，因此可以实现具有优异的量产性的3ddram。
根据本发明的实施例，3d存储器件包括以三维层叠在衬底上的晶体管和电容器。结果，可以提高存储器件的集成密度。
尽管已经针对特定实施例描述了本发明，但是对于本领域技术人员而言显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。
1.一种存储单元，其包括：
位线和板线，所述位线和所述板线彼此间隔开并且沿第一方向垂直定向；
晶体管，所述晶体管设置有有源区，所述有源区沿第二方向横向定向以与所述位线交叉，并且包括第一有源圆柱体、第二有源圆柱体以及至少一个沟道部，所述至少一个沟道部横向定向在所述第一有源圆柱体与所述第二有源圆柱体之间；
字线，所述字线在围绕所述有源区的至少一个沟道部的同时沿第三方向延伸；以及
电容器，所述电容器沿所述第二方向横向定向在所述有源区与所述板线之间。
2.根据权利要求1所述的存储单元，其中，所述第一有源圆柱体、所述第二有源圆柱体和所述至少一个沟道部沿所述第二方向以横向布置定位。
3.根据权利要求1所述的存储单元，其中，所述字线包括：
包围栅电极，所述包围栅电极围绕所述至少一个沟道部；
第一掩埋栅电极，所述第一掩埋栅电极从所述包围栅电极的一侧延伸并且掩埋在所述第一有源圆柱体中；以及
第二掩埋栅电极，所述第二掩埋栅电极从所述包围栅电极的另一侧延伸并且掩埋在所述第二有源圆柱体中。
4.根据权利要求3所述的存储单元，其中，所述有源区包括掩埋沟道，所述掩埋沟道由所述第一掩埋栅电极和所述第二掩埋栅电极限定。
5.根据权利要求1所述的存储单元，还包括：
垂直源极区，所述垂直源极区在所述电容器与所述第一有源圆柱体之间；以及
垂直漏极区，所述垂直漏极区在所述第二有源圆柱体与所述位线之间。
6.根据权利要求1所述的存储单元，还包括：
栅极电介质层，所述栅极电介质层形成在所述字线与所述有源区之间。
7.根据权利要求1所述的存储单元，其中，所述电容器包括：
圆柱形的储存节点，所述储存节点耦接至所述有源区的所述第一有源圆柱体；
极板节点，所述极板节点耦接至所述板线；以及
电介质材料，所述电介质材料在所述储存节点与所述极板节点之间，
其中，所述储存节点、所述电介质材料和所述极板节点沿所述第二方向以横向布置定位。
8.根据权利要求7所述的存储单元，其中，所述极板节点包括：
内部节点，所述内部节点从所述板线横向定向并且延伸入所述储存节点中；以及
多个外部节点，所述外部节点从所述板线横向定向并且围绕所述储存节点。
9.根据权利要求8所述的存储单元，其中，所述外部节点包括：
第一外部节点和第二外部节点，所述第一外部节点和所述第二外部节点沿所述第一方向定位于所述储存节点之上；以及
第三外部节点和第四外部节点，所述第三外部节点和所述第四外部节点沿所述第三方向定位于所述储存节点之上，
其中，所述第一外部节点和所述第二外部节点的横向长度比所述第三外部节点和所述第四外部节点的横向长度短。
10.根据权利要求9所述的存储单元，其中，
所述第一外部节点的横向长度与所述第二外部节点的横向长度相同，并且
所述第三外部节点的横向长度与所述第四外部节点的横向长度相同。
11.根据权利要求1所述的存储单元，其中，所述第一有源圆柱体和所述第二有源圆柱体定位于相同的水平处，并且具有圆柱形状，所述圆柱形状沿所述第二方向横向定向为彼此相对。
12.根据权利要求1所述的存储单元，其中，所述第一有源圆柱体沿所述第二方向的横向长度不同于所述第二有源圆柱体沿所述第二方向的横向长度。
13.根据权利要求1所述的存储单元，其中，所述至少一个沟道部包括：
边缘，所述边缘接触所述第一有源圆柱体和所述第二有源圆柱体，以及
沟道主体，所述沟道主体在所述边缘之间，
其中，所述沟道主体与所述边缘之间的接触表面小于所述第一有源圆柱体和所述第二有源圆柱体与所述边缘之间的接触表面。
14.根据权利要求13所述的存储单元，其中，所述至少一个沟道部的厚度从所述边缘朝向所述沟道主体逐渐减小。
15.根据权利要求1所述的存储单元，
其中，所述第一有源圆柱体包括横向定向的第一凹陷部，并且所述第二有源圆柱体包括横向定向的第二凹陷部，以及
其中，所述横向定向的第一凹陷部和所述横向定向的第二凹陷部在所述第二方向上彼此相对。
16.根据权利要求15所述的存储单元，其中，所述第一有源圆柱体定位于所述电容器与所述横向定向的第一凹陷部之间，并且包括耦接至所述电容器的第一垂直侧壁。
17.根据权利要求15所述的存储单元，其中，所述第二有源圆柱体定位于所述位线与所述横向定向的第二凹陷部之间，并且包括耦接至所述位线的第二垂直侧壁。
18.根据权利要求1所述的存储单元，还包括：
垂直源极区，所述垂直源极区在所述电容器与所述第一有源圆柱体之间；以及
垂直漏极区，所述垂直漏极区在所述第二有源圆柱体与所述位线之间。
19.一种存储器件，其包括：
存储单元阵列，所述存储单元阵列包括沿一个方向垂直布置的多个存储单元，
其中，所述存储单元中的每一个包括：
位线和板线，所述位线和所述板线彼此间隔开并且沿第一方向垂直定向；
晶体管，所述晶体管设置有有源区，所述有源区沿第二方向横向定向为与所述位线交叉，并且包括第一有源圆柱体、第二有源圆柱体以及至少一个沟道部，所述至少一个沟道部横向定向在所述第一有源圆柱体与所述第二有源圆柱体之间；
字线，所述字线在围绕所述有源区的至少一个沟道部的同时沿第三方向延伸；以及
电容器，所述电容器沿所述第二方向横向定向在所述有源区与所述板线之间。
20.根据权利要求19所述的存储器件，其中，所述字线包括：
包围栅电极，所述包围栅电极围绕至少一个沟道部；以及
第一掩埋栅电极，所述第一掩埋栅电极从所述包围栅电极的一侧延伸并且掩埋在所述第一有源圆柱体中；以及
第二掩埋栅电极，所述第二掩埋栅电极从所述包围栅电极的另一侧延伸并且掩埋在所述第二有源圆柱体中。
21.根据权利要求19所述的存储器件，还包括：
外围电路单元，所述外围电路单元包括至少一个控制电路，所述至少一个控制电路设置在所述存储单元阵列之下，并且控制所述存储单元。
22.根据权利要求19所述的存储器件，还包括：
外围电路单元，所述外围电路单元包括至少一个控制电路，所述至少一个控制电路定位于所述存储单元阵列之上，并且控制所述存储单元。
23.一种半导体器件，其包括：
有源区，所述有源区包括第一有源圆柱体、第二有源圆柱体以及至少一个沟道部，所述至少一个沟道部横向定向在所述第一有源圆柱体与所述第二有源圆柱体之间；
包围栅电极，所述包围栅电极围绕所述至少一个沟道部；
第一掩埋栅电极，所述第一掩埋栅电极从所述包围栅电极的一侧延伸并且掩埋在所述第一有源圆柱体中；以及
第二掩埋栅电极，所述第二掩埋栅电极从所述包围栅电极的另一侧延伸并且掩埋在所述第二有源圆柱体中。
24.根据权利要求23所述的半导体器件，其中，所述至少一个沟道部包括一对平行且间隔开的沟道部。
25.根据权利要求23所述的半导体器件，其中，所述至少一个沟道部包括：
第一沟道部；以及
第二沟道部，所述第二沟道部与所述第一沟道部间隔开。
26.根据权利要求23所述的半导体器件，其中，所述至少一个沟道部包括半导体材料。
27.根据权利要求23所述的半导体器件，其中，所述包围栅电极、所述第一掩埋栅电极和所述第二掩埋栅电极包括相同的材料。
28.根据权利要求23所述的半导体器件，其中，所述包围栅电极、所述第一掩埋栅电极和所述第二掩埋栅电极包括含金属的材料。
29.根据权利要求23所述的半导体器件，还包括：
第一掺杂区，所述第一掺杂区耦接至所述第一有源圆柱体；以及
第二掺杂区，所述第二掺杂区耦接至所述第二有源圆柱体。
30.根据权利要求23所述的半导体器件，还包括：
横向沟道，所述横向沟道通过所述包围栅电极而限定在所述至少一个沟道部中；以及
掩埋沟道，所述掩埋沟道通过所述第一掩埋栅电极和所述第二掩埋栅电极而限定在所述第一有源圆柱体和所述第二有源圆柱体中。
技术总结