本公开总体涉及半导体器件及方法。
背景技术：
半导体器件被用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。通常通过以下方式制造半导体器件：在半导体衬底之上依次沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定面积中。然而，随着最小特征尺寸的减小，出现了应当解决的其他问题。
技术实现要素：
根据本公开的第一方面，提供了一种半导体器件，包括：衬底；多个半导体沟道结构，位于所述衬底之上；栅极结构，位于所述多个半导体沟道结构之上，其中，所述栅极结构在所述多个半导体沟道结构中的相邻的半导体沟道结构之间延伸；源极/漏极区域，与所述栅极结构相邻，所述源极/漏极区域与所述多个半导体沟道结构接触；以及内部间隔件，插入在所述源极/漏极区域和所述栅极结构之间，所述内部间隔件包括：第一内部间隔件层，与所述栅极结构和所述源极/漏极区域接触，所述第一内部间隔件层包括硅和氮；以及第二内部间隔件层，与所述第一内部间隔件层和所述源极/漏极区域接触，所述第二内部间隔件层包括硅、氧和氮，所述第二内部间隔件层具有比所述第一内部间隔件层更低的介电常数。
根据本公开的第二方面，提供了一种半导体器件，包括：半导体衬底；多个沟道区域，位于所述半导体衬底之上；栅极结构，位于所述多个沟道区域之上，其中，所述栅极结构在所述多个沟道区域中的相邻的沟道区域之间延伸；上部间隔件，沿着所述栅极结构的侧壁；源极/漏极区域，与所述栅极结构相邻；以及多个内部间隔件，每个所述内部间隔件插入在所述多个沟道区域中的相邻的沟道区域之间，每个所述内部间隔件插入在所述源极/漏极区域和所述栅极结构之间，每个所述内部间隔件包括：第一内部间隔件层，与所述栅极结构和所述源极/漏极区域接触，所述第一内部间隔件层包括硅和氮；第二内部间隔件层，与所述第一内部间隔件层和所述源极/漏极区域接触，所述第二内部间隔件层包括硅、氧和氮，所述第二内部间隔件层具有比所述第一内部间隔件层更低的介电常数；以及第三内部间隔件层，与所述第二内部间隔件层和所述源极/漏极区域接触，所述第三内部间隔件层包括硅和氮，其中，所述内部间隔件的与所述源极/漏极区域相邻的侧壁在截面图中为w形。
根据本公开的第三方面，提供了一种用于形成半导体器件的方法，包括：在半导体衬底之上形成多层堆叠，所述多层堆叠包括交替的第一半导体材料和第二半导体材料的层，所述第二半导体材料不同于所述第一半导体材料；蚀刻所述第一半导体材料的侧壁以形成侧壁凹槽；在所述多层堆叠之上并且在所述侧壁凹槽中沉积第一内部间隔件层；在所述第一内部间隔件层之上沉积第二内部间隔件层；沉积第三内部间隔件层，以填充所述侧壁凹槽；执行第一蚀刻工艺以蚀刻所述第一内部间隔件层、所述第二内部间隔件层和所述第三内部间隔件层，并在所述侧壁凹槽中形成包括所述第一内部间隔件层、所述第二内部间隔件层和所述第三内部间隔件层的剩余部分的内部间隔件，其中，所述第一刻蚀工艺以比所述第三内部间隔件层的刻蚀速率的更大的刻蚀速率来刻蚀所述第二内部间隔件层；执行第二蚀刻工艺以去除所述第一半导体材料并形成在所述内部间隔件之间延伸的第一凹槽，其中，所述第二蚀刻工艺以比所述第一半导体材料的蚀刻速率更小的蚀刻速率来蚀刻所述第一内部间隔件层；以及在所述第一凹槽中形成栅极结构。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方面。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了讨论的清楚起见，各种特征的尺寸可以任意增大或减小。
图1示出了根据一些实施例的三维视图中的包括纳米结构场效应晶体管(nsfet)的半导体器件的示例。
图2、图3、图4、图5、图6a、图6b、图6c、图7a、图7b、图7c、图8a、图8b、图8c、图9a、图9b、图9c、图10a、图10b、图10c、图11a、图11b、图11c、图12a、图12b、图12c、图12d、图13a、图13b、图13c、图13d、图14a、图14b、图14c、图15a、图15b、图15c、图16a、图16b、图16c、图17a、图17b、图17c、图18a、图18b、图18c、图18d、图19a、图19b、图19c、图20a、图20b和图20c是根据一些实施例的制造半导体器件的中间阶段的截面图。
具体实施方式
以下公开提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，并且不旨在进行限制。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括直接接触地形成第一和第二特征的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用空间相对术语，例如“在...之下”、“在...下方”、“下方的”、“在...上方”、“上方的”等，以描述如图所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。除了在图中描述的定向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相对描述语可以同样地被相应地解释。
各个实施例提供了在半导体器件中形成改进的内部间隔件的方法，以及通过所述方法形成的半导体器件。内部间隔件可以用于将栅极堆叠与源极/漏极区域隔离。可以通过沉积具有不同成分的多个电介质层来形成内部间隔件。例如，在一些实施例中，内部间隔件可以由具有不同的蚀刻选择性和不同的介电常数(k值)的三个电介质层形成。可以通过以下操作形成内部间隔件：沉积具有高蚀刻选择性的第一电介质层，然后在第一电介质层之上沉积具有低k值的第二电介质层，然后在第二电介质层之上沉积具有低k值的第三电介质层。在一些实施例中，第一电介质层可以包括碳氮化硅(sicn)，并且第二电介质层和第三电介质层可以包括碳氮氧化硅(siocn)。在内部间隔件中包括具有高蚀刻选择性的第一电介质层提高了内部间隔件的抗蚀刻性，并且改善了内部间隔件的轮廓。在内部间隔件中包括第二电介质层和第三电介质层减小了包括内部间隔件的半导体器件的有效电容(ceff)，并改善了器件性能。
图1示出了根据一些实施例的纳米结构(例如，纳米片、纳米线、环绕栅极等)场效应晶体管(nsfet)的示例。nsfet包括衬底50(例如，半导体衬底)之上的纳米结构55。纳米结构55包括第二半导体层54a-54c，其用作纳米结构55的沟道区域。浅沟槽隔离(sti)区域58设置在衬底50中，并且纳米结构55设置在相邻的sti区域58之上和之间。尽管sti区域58被描述/示出为与衬底50分离，但如本文所使用的，术语“衬底”可指代仅半导体衬底、或半导体衬底和sti区域的组合。
栅极电介质层100沿着纳米结构55的顶表面、侧壁和底表面，例如在每个第二半导体层54a-54c的顶表面、侧壁和底表面上，并且沿着衬底50的部分的顶表面和侧壁。栅极电极102位于栅极电介质层100之上。外延源极/漏极区域92设置在纳米结构55、栅极电介质层100和栅极电极102的相反侧。图1进一步示出了在后面的图中使用的参考截面。截面a-a’沿着栅极电极102的纵轴，并且在例如垂直于nsfet的外延源极/漏极区域92之间的电流流动方向的方向上。截面b-b’垂直于截面a-a’，并且沿着纳米结构55的纵轴并且在例如nsfet的外延源极/漏极区域92之间的电流流动方向上。截面c-c’平行于截面a-a’，并延伸穿过nsfet的外延源极/漏极区域92。为了清楚起见，后续附图参考这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的nsfet的背景下讨论的。在其他实施例中，可以使用先栅工艺。此外，一些实施例考虑了在鳍式场效应晶体管(finfet)、或诸如平面fet之类的平面器件使用的方面。
图2至图20c是根据一些实施例的制造nsfet的中间阶段的截面图。图2至图5、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、图16a、图17a、图18a、图18d、图19a和图20a示出了图1中所示的参考截面a-a’。图6b、图7b、图8b、图9b、图10b、图11b、图12b、图12d、图13b、图14b、图15b、图16b、图17b、图18b、图18c、图19b和图20b示出了图1所示的参考截面b-b’。图6c、图7c、图8c、图9c、图10c、图11c、图12c、图13c、图13d、图14c、图15c、图16c、图17c、图18c、图19c和图20c示出了图1中所示的参考截面c-c’。
在图2中，提供用于形成nsfet的衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(soi)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，soi衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(box)层、氧化硅层等。绝缘体层设置在衬底上，通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或砷化镓铟；或其组合。
衬底50具有区域50n和区域50p。区域50n可以用于形成n型器件，例如，nmos晶体管，如n型nsfet。区域50p可以用于形成p型器件，例如，pmos晶体管，如p型nsfet。区域50n可以与区域50p实体分开(如分隔件51所示)，并且可以在区域50n与区域50p之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
可以在衬底50的区域50n和区域50p中形成适当的阱(未单独示出)。在一些实施例中，可以在区域50n中形成p阱，并且可以在区域50p中形成n阱。在一些实施例中，可以在区域50n和区域50p的每一者中形成p阱或n阱。
在包括不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现用于区域50n和区域50p的不同注入步骤。例如，可以在区域50n中的衬底50之上形成光致抗蚀剂。图案化该光致抗蚀剂以暴露衬底50的区域50p。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则在区域50p中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到区域50n中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度等于或小于1×1018原子/cm3，例如从约1×1016原子/cm3至约1×1018原子/cm3。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。
注入区域50p之后，在区域50p中的衬底50之上形成光致抗蚀剂。图案化该光致抗蚀剂以暴露衬底50的区域50n。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则可以在区域50n中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到区域50p中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度等于或小于1×1018原子/cm3，例如从约1×1016原子/cm3至约1×1018原子/cm3。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
可以对衬底50的上部部分执行抗穿通(apt)注入以形成apt区域53。在apt注入期间，可以在区域50n和区域50p中注入掺杂剂。掺杂剂可以具有与将在区域50n和区域50p中的每一者中形成的源极/漏极区域(例如，下面关于图13a-13d讨论的外延源极/漏极区域92)的导电类型相反的导电类型。apt区域53可以延伸到所得的nsfet中的随后形成的源极/漏极区域下方，其将在后续工艺中形成。apt区域53可用于减少从源极/漏极区域到衬底50的泄漏。在一些实施例中，apt区域53中的掺杂浓度可以从约1×1018原子/cm3到约1×1019原子/cm3。为了简单和清晰起见，在后续附图中未示出apt区域53。在区域50n和区域50p的注入之后(包括形成阱和/或apt区域53)，可以执行退火以修复注入损伤并激活所注入的p型和/或n型杂质。
进一步在图2中，在衬底50之上形成多层堆叠56。多层堆叠56包括交替的不同半导体材料的第一半导体层52和第二半导体层54。第一半导体层52可以由第一半导体材料形成，其可以包括例如硅锗(sige)等。第二半导体层54可以由第二半导体材料形成，其可以包括例如硅(si)、硅碳(sic)等。在一些实施例中，第一半导体层52可以由第二半导体材料形成，并且第二半导体层54可以由第一半导体材料形成。为了说明的目的，多层堆叠56包括三个第一半导体层52(例如，第一半导体层52a-52c)以及三个第二半导体层54(例如，第二半导体层54a-54c)。在一些实施例中，多层堆叠可以包括两对和四对之间的第一半导体层52和第二半导体层54。在一些实施例中，多层堆叠56可以包括任意数量的第一半导体层52和第二半导体层54。多层堆叠56的每个层可以使用诸如化学气相沉积(cvd)、原子层沉积(ald)、气相外延(vpe)、分子束外延(mbe)等之类的工艺来外延生长。第一半导体层52a-52c中的每一者的厚度可以从约8nm至约12nm或约9.5nm至约10.5nm。第二半导体层54a-54c中的每一者的厚度可以从约5nm至约15nm或约8nm至约12nm。
为了说明的目的，第二半导体层54将被描述为在区域50n和区域50p中形成沟道区域。第一半导体层52可以是区域50n和区域50p中的牺牲层，其可以随后被去除。在一些实施例中，第一半导体层52可以形成沟道区域，并且第二半导体层54可以是区域50n和区域50p中的牺牲层。在一些实施例中，第二半导体层54可以在区域50n中形成沟道区域并在区域50p中形成牺牲层，并且第一半导体层52可以在区域50n中形成牺牲层并在区域50p中形成沟道区域，或者第一半导体层52可以在区域50n中形成沟道区域并在区域50p形成牺牲层，并且第二半导体层54可以在区域50n中形成牺牲层并在区域50p中形成沟道区域。
在图3中，在多层堆叠56中形成纳米结构55，并蚀刻衬底50。在一些实施例中，可以通过在多层堆叠56和衬底50中蚀刻沟槽来形成纳米结构55。蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(rie)、中性束蚀刻(nbe)等、或其组合。蚀刻可以是各向异性的。
可以通过任意适当的方法对纳米结构55和衬底50进行图案化。例如，可以使用一个或多个光刻工艺来对纳米结构55和衬底50进行图案化，包括双图案化工艺或多图案化工艺。通常，双图案化工艺或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一些实施例中，牺牲层形成在衬底上方并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来对纳米结构55和衬底50进行图案化。在一些实施例中，掩模(或其他层)可以在对纳米结构55和衬底50进行图案化之后保留在纳米结构55上。
在图4中，与衬底50的图案化部分以及纳米结构55相邻地形成浅沟槽隔离(sti)区域58。可以通过在衬底50之上并且相邻的衬底50的图案化部分/纳米结构55之间形成绝缘材料(未单独示出)来形成sti区域58。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或其组合，并且可以通过高密度等离子体化学气相沉积(hdp-cvd)、可流动cvd(fcvd)(例如，远程等离子体系统中的基于cvd的材料沉积以及后固化以将沉积的材料转换为另一材料，例如氧化物)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过fcvd工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在一些实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构55。绝缘材料可以包括单层或可以采用多个层。例如，在一些实施例中，可以首先沿着衬底50和纳米结构55的表面形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上述的填充材料。
然后对绝缘材料施加去除工艺以去除纳米结构55之上的过量的绝缘材料。在一些实施例中，可以采用平坦化工艺，例如，化学机械抛光(cmp)、回蚀工艺、其组合等。平坦化工艺可以使绝缘材料和纳米结构55平坦化。平坦化工艺暴露纳米结构55，使得纳米结构55和绝缘材料的顶表面在平坦化工艺完成之后是齐平的。
然后使绝缘材料凹陷以形成如图4所示的sti区域58。绝缘材料被凹陷为使得纳米结构55和衬底50的上部部分从相邻的sti区域58之间突出。此外，sti区域58的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或其组合。sti区域58的顶表面可以通过适当的蚀刻而形成为平坦的、凸出的、和/或凹入的。sti区域58可以使用可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比纳米结构55和衬底50的材料更快的速率蚀刻绝缘材料的材料)。例如，可以采用使用例如稀释氢氟酸(dhf)酸的氧化物去除。
关于图2-4描述的工艺仅是如何形成纳米结构55的一个示例。在一些实施例中，可以通过外延生长工艺来形成纳米结构55。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷以使得外延结构从电介质层突出以形成纳米结构55。在纳米结构55中，外延结构可以包括第一半导体材料和第二半导体材料的交替层。随后可以使电介质层凹陷，使得衬底50的部分以及纳米结构55从电介质层突出。在其中衬底50的部分和纳米结构55被外延生长的实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以消除之前和之后的注入，但原位掺杂和注入掺杂可以一起使用。
在图5中，虚设电介质层60被形成在于sti区域58(如果有的话)之上延伸的衬底50的部分和纳米结构55上。虚设电介质层60可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层60之上形成虚设栅极层62，并且在虚设栅极层62之上形成掩模层64。可以在虚设电介质层60之上沉积虚设栅极层62，并然后通过注入cmp之类的工艺将其平坦化。掩模层64可以沉积在虚设栅极层62之上。虚设栅极层62可以是导电材料或非导电材料，并且可以选自包括下列项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-sige)、含金属氮化物、含金属硅化物、含金属氧化物、以及金属。虚设栅极层62可以通过物理气相沉积(pvd)、cvd、溅射沉积、或其他已知的并且在本领域中用于沉积所选材料的技术来沉积。虚设栅极层62可以由相对于sti区域58的材料具有高蚀刻选择性的其他材料制成。掩模层64可以包括例如氮化硅、氧氮化硅等。在该示例中，跨区域50n和区域50p形成单个虚设栅极层62和单个掩模层64。注意，仅出于说明的目的，虚设电介质层60被示为仅覆盖纳米结构55和衬底50。在一些实施例中，虚设电介质层60可被沉积为使得虚设电介质层60覆盖sti区域58，并在虚设栅极层62和sti区域58之间延伸。
图6a至图20c示出了实施例器件的制造中的各种附加步骤。图6a至图20c示出了区域50n或区域50p中的任一者中的特征。例如，图6a至图20c所示的结构可适用于区域50n和区域50p两者。在每个附图所附的文字中描述了区域50n和区域50p的结构上的差异(如果有的话)。
在图6a至图6c中，可以使用可接受的光刻和蚀刻技术来对掩模层64(参见图5)进行图案化，以形成掩模74。可以使用可接受的蚀刻技术来将掩模74的图案转移至虚设栅极层62，以形成虚设栅极72。在一些实施例中，掩模74的图案还可以转移到虚设电介质层60。虚设栅极72覆盖纳米结构55的相应的沟道区域。在一些实施例中，在区域50n中，沟道区域可以形成在包括第二半导体材料的第二半导体层54a-54c中，并且在区域50p中，沟道区域可以形成在包括第一半导体材料的第一半导体层52a-52c中。掩模74的图案可被用于将每个虚设栅极72与相邻的虚设栅极72实体分离。虚设栅极72可以具有与相应的纳米结构55的长度方向基本上垂直的长度方向。虚设电介质层60、虚设栅极72和掩模74可被统称为“虚设栅极堆叠”。虚设栅极72可具有约12nm至约20nm、或约14.5nm至约17nm的栅极长度。
在图7a至图7c中，在图6a至图6c所示的结构之上形成第一间隔件层80和第二间隔件层82。在图7a至图7c中，第一间隔件层80被形成在sti区域58的顶表面、纳米结构55和掩模74的顶表面和侧壁、以及衬底50、虚设栅极72和虚设电介质层60的侧壁上。第二间隔件层82沉积在第一间隔件层80之上。第一间隔件层80可以通过热氧化形成、或通过cvd、ald等沉积。第一间隔件层80可以由氧化硅、氮化硅、氮氧化硅等形成。第二间隔件层82可以通过cvd、ald等沉积。第二间隔件层82可以由氧化硅、氮化硅、氮氧化硅等形成。
在图8a至图8c中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。可以使用适当的蚀刻工艺来蚀刻第一间隔件层80和第二间隔件层82，例如，各向异性蚀刻工艺(例如，干法蚀刻工艺)等。第一间隔件81和第二间隔件83可以设置在纳米结构55、虚设电介质层60、虚设栅极72和掩模74的侧壁上。由于用于蚀刻第一间隔件层80和第二间隔件层82的蚀刻工艺，以及纳米结构55和虚设栅极堆叠之间的不同高度，第一间隔件81和第二间隔件83临近纳米结构55和虚设栅极堆叠可以具有不同的高度。具体地，如图8b和图8c所示，在一些实施例中，第一间隔件81和第二间隔件83可以沿纳米结构55侧壁部分地向上延伸，并且可以延伸到虚设栅极堆叠的顶表面。在一些实施例中，第一间隔件81和第二间隔件83可以沿虚设栅极堆叠的侧壁部分地向上延伸。例如，第一间隔件81和第二间隔件83的顶表面可以设置在虚设栅极72的顶表面之上并且掩模74的顶表面之下。第一间隔件81和第二间隔件83的有效介电常数(k值)可以从约4.1至约5.5、或从约4.6至约5.0，并且厚度t5可以从约3.5nm至约5.0nm、或约4.1nm至约4.4nm。
在图9a至图9c中，在纳米结构55和衬底50中形成第一凹槽86。第一凹槽86可以延伸穿过第一半导体层52a-52c和第二半导体层54a-54c。在一些实施例中，第一凹槽86还可以延伸到衬底50中。如图9c所示，sti区域58的顶表面可以与衬底50的顶表面齐平。在一些实施例中，衬底50可以被蚀刻为使得第一凹槽86的底表面设置在sti区域58的顶表面下方等。可以通过使用各向异性蚀刻工艺(例如，反应离子蚀刻(rie)、中性束蚀刻(nbe)等)蚀刻纳米结构55和/或衬底50来形成第一凹槽86。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模74掩蔽纳米结构55和衬底50的部分。可以使用单个蚀刻工艺来蚀刻多层堆叠56中的每一层。在一些实施例中，可以使用多个蚀刻工艺来蚀刻多层堆叠56的层。可以使用定时蚀刻工艺以在第一凹槽86达到期望深度之后停止对第一凹槽86的蚀刻。
在图10a至图10c中，蚀刻被第一凹槽86暴露的、由第一半导体材料形成的多层堆叠56的层(例如，第一半导体层52a-52c)的侧壁的部分，以形成侧壁凹槽88。可以使用诸如湿法蚀刻等之类的各向同性蚀刻工艺来蚀刻侧壁。用于蚀刻第一半导体层52a-52c的蚀刻剂可以对第一半导体材料具有选择性，使得与第一半导体层52a-52c相比，第二半导体层54a-54c和衬底50保持相对未被蚀刻。在其中第一半导体层52a-52c包括例如sige并且第二半导体层54a-54c包括例如si或sic的实施例中，可以使用氢氧化四甲基铵(tmah)、氢氧化铵(nh4oh)等来蚀刻多层堆叠56的侧壁。在其他实施例中，可以使用干法蚀刻工艺来蚀刻多层堆叠56的层。可以使用氟化氢、另一基于氟的气体等来蚀刻多层堆叠56的侧壁。侧壁凹槽88可以延伸到从约3nm至约6nm、或从约4.3nm至约4.7nm的深度d1，并且可以具有从约8nm至约12nm、或约9nm至约11nm的宽度w1。
如图10b所示，第一半导体层52a-52c的侧壁可以是凹形的。在一些实施例中，第一半导体层52a-52c的中心部分可以从第一半导体层52a-52c的外围部分凹进约1nm至约2nm、或约1.4nm至约1.6nm的距离。在其他实施例中，第一半导体层52a-52c的侧壁可以是基本垂直的、或凸形的。
在图11a至图11c中，在图10a至图10c所示的结构之上沉积内部间隔件层(例如，第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c)。可以通过诸如cvd、ald等之类的共形沉积工艺来沉积第一内部间隔件层90a。可以通过热沉积工艺以约500℃至约850℃、或约650℃至约700℃的温度来沉积第一内部间隔件层90a。
第一内部间隔件层90a可以由使得第一蚀刻选择性较高的材料形成，该第一蚀刻选择性是第一半导体层52a-52c的蚀刻速率与第一内部间隔件层90a的蚀刻速率之比。这样，可以减少在随后去除第一半导体层52a-52c(下面关于图17a至图17c讨论)期间对第一内部间隔件层90a的蚀刻。第一蚀刻选择性可以大于约100，或者可以在约50至约500、或约150至约250的范围内。第一内部间隔件层90a的材料还可以被选择为具有较高的第二蚀刻选择性，该第二蚀刻选择性是第二内部间隔件层90b的蚀刻速率与第一内部间隔件层90a的蚀刻速率之比。这样，还可以减少在第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c的后续图案化(下面关于图12a至图12d讨论)期间对第一内部间隔件层90a的蚀刻。第二蚀刻选择性可以大于约1.5，或者可以在约1.2至约3.0、或约1.5至约2.5的范围内。在各种实施例中，第一内部间隔件层90a可以包括氮化硅(sin)、碳氮化硅(sicn)、碳氧化硅(sioc)、碳氮氧化硅(siocn)等。在其中第一内部间隔件层90a包括碳的实施例中，第一内部间隔件层90a中的碳原子浓度可以小于约10％。
在其中第一内部间隔件层90a包括氮化硅的实施例中，第一内部间隔件层90a中的氮原子百分比可以在约35％至约50％、或约40％至约45％的范围内。在其中第一内部间隔件层90a包括碳氮化硅的实施例中，第一内部间隔件层90a中的氮原子百分比可以在约25％至约45％、或约32.5％至约37.5％的范围内，并且第一内部间隔件层90a中的碳原子百分比可以在约5％至约20％、或约10％至约15％的范围内。第一内部间隔件层90a可具有约2.5g/cm3至约2.9g/cm3的密度。第一内部间隔件层90a的介电常数(k值)可以为约6.0至约7.3、或约6.5至约6.8。第一内部间隔件层90a可以沉积到约0.5nm至约1.5nm、或约0.8nm至约1.2nm的厚度t1。
然后，第二内部间隔件层90b可以沉积在第一内部间隔件层90a之上。可以通过诸如cvd、ald等之类的共形沉积工艺来沉积第二内部间隔件层90b。第二内部间隔件层90b可以通过热沉积工艺以约500℃至约850℃、或约650℃至约700℃的温度沉积。
第二内部间隔件层90b可以由低k材料形成，以减小由第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c形成的内部间隔件(例如，下面关于图12a至图12d讨论的内部间隔件90)的有效k值。例如，第二内部间隔件层90b的介电常数(k值)可以为约4.2至约5.7、或约4.8至约5.1。在一些实施例中，第二内部间隔件层90b可以包括碳氮氧化硅(siocn)、氮氧化硅(sion)等。
第二内部间隔件层90b中的碳原子百分比可以为约0％至约5％、小于约5％、或约2.5％。第二内部间隔件层90b中的氮原子百分比可以为约10％至约35％、或约20％至约25％。第二内部间隔件层90b中的氧原子百分比可以在约30％至约60％、或约42.5％至约47.5％的范围内。第二内部间隔件层90b可以沉积到约1nm至约3nm、或约1.8nm至约2.2nm的厚度t2。
然后可以在第二内部间隔件层90b之上沉积第三内部间隔件层90c。可以通过诸如cvd、ald等之类的共形沉积工艺来沉积第三内部间隔件层90c。第三内部间隔件层90c可以通过热沉积工艺以约500℃至约850℃、或约650℃至约700℃的温度来沉积。
第三内部间隔件层90c可以由低k材料形成，以减小由第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c形成的内部间隔件(例如，下面关于图12a至图12d讨论的内部间隔件90)的有效k值。例如，第三内部间隔件层90c的介电常数(k值)可以为约4.5至约6.0、或约5.1至约5.4。第三内部间隔件层90c的材料还可以被选择为具有较高的第三蚀刻选择性，该第三蚀刻选择性是第二内部间隔件层90b的蚀刻速率与第三内部间隔件层90c的蚀刻速率之比。这样，可以减少在第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c的后续图案化(下面关于图12a至图12d讨论)期间对第三内部间隔件层90c的蚀刻。第三蚀刻选择性可以大于约1.5，或者可以在约1.2至约3.0、或约1.5至约2.5的范围内。在一些实施例中，第三内部间隔件层90c可以包括氮化硅(sin)、碳氮氧化硅(siocn)、氮氧化硅(sion)等。
在其中第三内部间隔件层90c包括氮化硅的实施例中，第三内部间隔件层90c中的氮原子百分比可以在约35％至约50％、或约40％至约45％的范围内。在其中第三内部间隔件层90c包括碳氮氧化硅或氮氧化硅的实施例中，第三内部间隔件层90c中的碳原子百分比可以小于约10％，可以在约3％至约10％、或约5％至8％的范围内，或者可以为约0％；第三内部间隔件层90c中的氮原子百分比可在约30％至约50％、或约37.5％至约42.5％的范围内；并且第三内部间隔件层90c中的氧原子百分比可以在约25％至约55％、或约37.5％至约42.5％的范围内。第二内部间隔件层90b可以具有比第一内部间隔件层90a和第三内部间隔件层90c更大的氧原子百分比。第三内部间隔件层90c可以沉积到约1.5nm至约3.5nm、或约2.3nm至约2.7nm的厚度t3。在一些实施例中，第三内部间隔件层90c和第二内部间隔件层90b可具有约3.5nm至约5.5nm、或约4.3nm至约4.7nm的组合厚度。
针对第二内部间隔件层90b和第三内部间隔件层90c包括低k材料可能与常规观点相反，因为低k材料可能对用于去除第一半导体层52a-52c的蚀刻剂(下面关于图17a至图17c讨论)具有低蚀刻选择性。然而，由于第一内部间隔件层90a可以由对用于去除第一半导体层52a-52c的蚀刻剂具有高蚀刻选择性的材料形成，因此可以保护第二内部间隔件层90b和第三内部间隔件层90c不受用于去除第一半导体层52a-52c的蚀刻剂的影响，并且低k材料可以用于第二内部间隔件层90b和第三内部间隔件层90。这可以减小包括第二内部间隔件层90b和第三内部间隔件层90c的内部间隔件(例如，下面关于图12a至图12d讨论的内部间隔件90)的有效k值，减小了包括内部间隔件的半导体器件的有效电容(ceff)，并改善了器件性能。
可以在第一内部间隔件层90a与第二内部间隔件层90b之间、以及第二内部间隔件层90b与第三内部间隔件层90c之间形成梯度区域。第一内部间隔件层90a和第二内部间隔件层90b之间的梯度区域的厚度可以为约0.5nm至约1.0nm、或约0.7nm至约0.8nm，并且氧原子浓度可以为约0％至约60％、或约27.5％至约32.5％。第二内部间隔件层90b和第三内部间隔件层90c之间的梯度区域的厚度可以为约0.5nm至约1.0nm、或约0.7nm至约0.8nm，并且氧原子浓度可以为约25％至约60％、或约40％至约45％。
在一些实施例中，第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c可以被原位沉积，使得在第一内部间隔件层90a与第二内部间隔件层90b之间的、或者第二内部间隔件层90b与第三内部间隔件层90c之间的界面处未形成原生氧化物。第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c可以通过具有大于约95％的一致性的工艺来沉积，并且可以沉积在具有大于约20的纵横比(侧壁凹槽88的深度d1与侧壁凹槽88的宽度w1之比)的侧壁凹槽88中。第一内部间隔件层90a的厚度t1与第二内部间隔件层90b的厚度t2之比可以为约0.3至约1.0、或约0.4至约0.6。第二内部间隔件层90b的厚度t2与第三内部间隔件层90c的厚度t3之比可以为约0.5至约1.5、或约0.4至约0.6。第一内部间隔件层90a的厚度t1与第三内部间隔件层90c的厚度t3之比可以为约0.3至约1.0、或约0.4至约0.6。
尽管描述了形成三个内部间隔件层，但是可以形成更多或更少的内部间隔件层。例如，在一些实施例中，可以在图10a至图10c所示的结构之上形成少于三个内部间隔件层(例如，两个内部间隔件层)或多于三个内部间隔件层(例如，四个或更多个内部间隔件层)。与上述相同或相似的工艺可以用于包括不同数量的内部间隔件层的实施例。
在其中形成两个内部间隔件层的实施例中，第一内部间隔件层可以与第一内部间隔件层90a相同或相似，并且第二内部间隔件层可以与第二内部间隔件层90b或第三内部间隔件层90c中的任一者相同或相似。这样，第二内部间隔件层可以包括氮化硅(sin)、碳氮氧化硅(siocn)、氮氧化硅(sion)等。在其中第二内部间隔件层包括氮化硅的实施例中，第二内部间隔件层中的氮原子百分比可以在约35％至约50％、或约40％至约45％的范围内。在其中第二内部间隔件层包括碳氮氧化硅或氮氧化硅的实施例中，第二内部间隔件层中的碳原子百分比可以小于约10％，可以在约0％至约10％、或约2.5％至约7.5％的范围内，或者可以为约0％；第二内部间隔件层中的氮原子百分比可以在约10％至约50％、或约27.5％至约32.5％的范围内；并且第二内部间隔件层中的氧原子百分比可以在约25％至约60％、或约40％至约45％的范围内。第二内部间隔件层的介电常数(k值)可以为约4.2至约6.0、或约4.9至约5.3。第一内部间隔件层的厚度与第二内部间隔件层的厚度之比可以为约0.3至约1.0、或约0.4至约0.5。包括具有规定的厚度比的第一内部间间隔件层和第二内部间隔件层可以使由第一内部间隔件层和第二内部间隔件层形成的内部间隔件的有效k值最小化，同时防止在去除第一半导体层52a-52c(下面关于图17a至图17c讨论)期间蚀刻第二内部间隔件层。
在图12a至图12d中，蚀刻第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c以形成内部间隔层90。图12d示出了图12b的区域91的详细视图。第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c的蚀刻工艺可以是干法蚀刻工艺或湿法蚀刻工艺，并且可以是各向同性的。当使用湿法蚀刻工艺时，可以使用硫酸(h2so4)、磷酸(h3po4)、稀释氢氟酸(dhf)、其组合等来蚀刻第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c。
如图12b和12d所示，每个内部间隔件90在截面图中都可以是d形的。第三内部间隔件层90c可以是最内层，并且在截面图中可以是d形的。第二内部间隔件层90b在截面图中可以是c形的，并且可以环绕第三内部间隔件层90c的顶表面、底表面和侧面。第一内部间隔件层90a在截面图中可以是c形的，并且可以环绕第二内部间隔件层90b的顶表面、底表面和侧面。
如先前所讨论的，第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c可以由使得第二蚀刻选择性和第三蚀刻选择性较高的材料形成。如此，以比第一内部间隔件层90a或第三内部间隔件层90c更高的速率蚀刻第二内部间隔件层90b。如图12d所示，这使得内部间隔件90在截面图中具有w形侧壁。第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c可被蚀刻为使得第一内部间隔件层90a的侧壁从第二半导体层54a-54c的侧壁凹进约
通过将具有不同介电常数和蚀刻选择性的不同材料用于第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c，可以减小内部间隔件层90的有效k值，可以改善内部间隔件90的轮廓，并且可以避免对第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c的过度蚀刻。这产生了包括内部间隔件90的nsfet，具有减小的有效电容(ceff)，改善的性能和减少的器件缺陷。
在图13a至图13d中，在第一凹槽86中形成外延源极/漏极区域92，以在纳米结构55的第二半导体层54a-54c上施加应力，从而提高性能。如图13b所示，在第一凹槽86中形成外延源极/漏极区域92，使得每个虚设栅极72被设置在外延源极/漏极区域92的相应的相邻对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与虚设栅极72分开适当的横向距离，使得外延源极/漏极区域92不会使随后形成的所得nsfet的栅极短路。
区域50n(例如，nmos区域)中的外延源极/漏极区域92可以通过掩蔽区域50p(例如，pmos区域)来形成。然后，在第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括任何可接受的材料，例如，适用于n型nsfet的材料。例如，如果第二半导体层54a-54c是硅，则外延源极/漏极区域92可以包括在第二半导体层54a-54c上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、硅磷等。外延源极/漏极区域92可以具有从多层堆叠56的相应表面凸起的表面，并且可以具有小平面。
区域50p(例如，pmos区域)中的外延源极/漏极区域92可以通过掩蔽区域50n(例如，nmos区域)来形成。然后，在第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括任何可接受的材料，例如，适用于p型nsfet的材料。例如，如果第二半导体层54a-54c是硅锗，则外延源极/漏极区域92可以包括在第二半导体层54a-54c上施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。外延源极/漏极区域92也可以具有从多层堆叠56的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域92、第一半导体层52a-52c、第二半导体层54a-54c、和/或衬底50可以注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1×1019原子/cm3和约1×1021原子/cm3之间。用于源极/漏极区域的n型和/或p型杂质可以是任何先前讨论的杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间被原位掺杂。
作为用于在区域50n和区域50p中形成外延源极/漏极区域92的外延工艺的结果，外延源极/漏极区域92的上表面具有小平面，这些小平面横向向外扩展超过纳米结构55的侧壁。在一些实施例中，这些小平面使得同一nsfet的相邻的外延源极/漏极区域92合并，如图13c所示。在一些实施例中，相邻的外延源极/漏极区域92在外延工艺完成之后保持分离，如图13d所示。在图13c和图13d所示的实施例中，第一间隔件81可以形成为覆盖纳米结构55的侧壁和/或衬底50的在sti区域58之上延伸的部分，从而阻止外延生长。在一些实施例中，可以调节用于形成第一间隔件81的间隔件蚀刻以去除间隔件材料，以允许外延生长的区域延伸到sti区域58的表面。
在图14a至图14c中，第一层间电介质(ild)96被分别沉积在图13a至图13c所示的结构之上。第一ild96可以由电介质材料形成，并且可以通过诸如cvd、等离子体增强cvd(pecvd)或fcvd之类的任何合适的方法来沉积。电介质材料可包括磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、掺杂硼的磷硅酸盐玻璃(bpsg)、未掺杂的硅酸盐玻璃(usg)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(cesl)94被设置在第一ild96与外延源极/漏极区域92、掩模74和第一间隔件81之间。cesl94可以包括具有与上覆的第一ild96的材料不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
在图15a至图15c中，可以执行诸如cmp之类的平坦化工艺，以使第一ild96的顶表面与虚设栅极72或掩模74的顶表面齐平。根据图15a至图15c所示的实施例，平坦化工艺还可以去除虚设栅极72上的掩模74，以及第一间隔件81的沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、第一间隔件81和第一ild96的顶表面是齐平的。因此，虚设栅极72的顶表面通过第一ild96暴露。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ild96的顶表面与掩模74和第一间隔件81的顶表面齐平。
在图16a至图16c中，在(一个或多个)蚀刻步骤中去除虚设栅极72和掩模74(如果存在的话)，从而形成第二凹槽98。虚设电介质层60在第二凹槽98中的部分也可以被去除。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比第一ild96或第一间隔件81更快的速率选择性地蚀刻虚设栅极72。每个第二凹槽98暴露和/或上覆于多层堆叠56的部分，这些部分用作后续完成的nsfet中的沟道区域。多层堆叠56的用作沟道区域的部分被设置在外延源极/漏极区域92的相邻对之间。在去除期间，虚设电介质层60可以在蚀刻虚设栅极72时用作蚀刻停止层。然后可以在去除虚设栅极72之后去除虚设电介质层60。
在图17a至图17c中，去除第一半导体层52a-52c而延伸第二凹槽98。可以通过各向同性蚀刻工艺(例如，湿法蚀刻、干法蚀刻等)去除第一半导体层52a-52c。可以使用对第一半导体层52a-52c的材料具有选择性的蚀刻剂来去除第一半导体层52a-52c，而与第一半导体层52a-52c相比，第二半导体层54a-54c、衬底50、sti区域58和第一内部间隔件层90a保持相对未被蚀刻。在其中第一半导体层52a-52c包括例如sige并且第二半导体层54a-54c包括例如si，并且通过湿法蚀刻去除第一半导体层52a-52c的实施例中，可以使用氢氧化四甲基铵(tmah)、氢氧化铵(nh4oh)、臭氧(o3)、氨(nh3)、第一化学溶液、第二化学溶液、其组合等来去除第一半导体层52a-52c。第一化学溶液(有时称为标准清洁1(sc1)溶液)可以包括氢氧化铵(nh4oh)、过氧化氢(h2o2)和水(h2o)。第二化学溶液(有时称为标准清洁2(sc2)溶液)可以包括盐酸(hcl)、过氧化氢(h2o2)和水(h2o)。在其中通过干法蚀刻去除第一半导体层52a-52c的实施例中，可以使用氟化氢(hf)、氟(f2)、其他基于氟的气体、基于氯的气体等来去除第一半导体层52a-52c。
如先前所讨论的，第一内部间隔件层90a可以由相对于第一半导体层52a-52c的材料具有高第一蚀刻选择性的材料形成。去除第一半导体层52a-52c可以引起对第一内部间隔件层90a的一些蚀刻。例如，用于去除第一半导体层52a-52c的蚀刻工艺可以将第一内部间隔件层90a的暴露表面蚀刻至约0.5nm至约1.5nm、或约0.8nm至约1.2nm的深度。第一内部间隔件层90a可以被沉积为这样的厚度，该厚度使得在去除第一半导体层52a-52c之后，第二内部间隔件层90b保持未被第一内部间隔件层90a暴露。包括由具有高第一蚀刻选择性的材料形成的第一内部间隔件层90a防止对第二内部间隔件层90b和第三内部间隔件层90c(由低k介电材料形成)的蚀刻，从而可以减小内部间隔件90的有效k值，可以改善内部间隔件90的轮廓，并且可以避免对第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c的过度蚀刻。这产生了包括内部间隔件90的nsfet，具有减小的有效电容(ceff)，改善的性能和减少的器件缺陷。
在图18a至图18d中，形成栅极电介质层100和栅极电极102以用于替换栅极。图18d示出了图18a的区域101的详细视图。栅极电介质层100被共形地沉积在第二凹槽98中，例如，在衬底50的顶表面和侧壁上，以及在第二半导体层54a-54c的顶表面、侧壁和底表面上。栅极电介质层100还可以沉积在第一ild96、cesl94和sti区域58的顶表面上、以及第一间隔件81的顶表面和侧壁上。
根据一些实施例，栅极电介质层100包括氧化硅、氮化硅、或其多个层。在一些实施例中，栅极电介质层100包括高k电介质材料，并且在这些实施例中，栅极电介质层100可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。栅极电介质层100的形成方法可以包括分子束沉积(mbd)、ald、pecvd等。
栅极电极102被分别沉积在栅极电介质层100之上，并填充第二凹槽98的其余部分。栅极电极102可以包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合、或其多层。例如，尽管在图18a和图18b中示出了单层栅极电极102，但栅极电极102可以包括任意数量的衬里层102a、任意数量的功函数调整层102b、以及填充材料102c，如图18d所示。在填充第二凹槽98之后，可以执行诸如cmp之类的平坦化工艺以去除栅极电极102的材料和栅极电介质层100的多余部分，这些多余部分在第一ild96的顶表面之上。栅极电极102的材料和栅极电介质层100的其余部分从而形成所得nsfet的替换栅极。栅极电极102和栅极电介质层100可以被统称为“栅极堆叠”。栅极电极102可具有约13.0nm至约16.0nm、或约14.0nm至约15.0nm的栅极长度。
区域50n和区域50p中的栅极电介质层100的形成可以同时发生，使得每个区域中的栅极电介质层100由相同的材料形成，并且栅极电极102的形成可以同时发生，使得每个区域中的栅极电极102由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层100可以通过不同的工艺形成，使得栅极电介质层100可以是不同的材料，和/或每个区域中的栅极电极102可以通过不同的工艺形成，使得栅极电极102可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图19a至图19c中，在第一ild96之上沉积第二ild106。在一些实施例中，第二ild106是通过fcvd形成的可流动膜。在一些实施例中，第二ild106由诸如psg、bsg、bpsg、usg等之类的电介质材料形成，并且可以通过诸如cvd、pecvd等之类的任何适当的方法来沉积。在一些实施例中，在形成第二ild106之前，使栅极堆叠(包括栅极电介质层100和相应的上覆的栅极电极102)凹陷，从而在栅极堆叠正上方并且第一间隔件81的相对部分之间形成凹槽。在凹槽中填充栅极掩模104，其包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)，然后进行平坦化工艺，以去除在第一ild96之上延伸的电介质材料的多余部分。随后形成的栅极接触件(例如，下面关于图20a至图20c讨论的栅极接触件112)穿过栅极掩模104以接触经凹陷的栅极电极102的顶表面。
在图20a至图20c中，穿过第二ild106和第一ild96形成栅极接触件112和源极/漏极接触件114。穿过第一ild96和第二ild106形成用于源极/漏极接触件114的开口，并穿过第二ild106和栅极掩模104形成用于栅极接触件112的开口。可以使用可接受的光刻和蚀刻技术来形成开口。可以在开口中形成一个或多个衬里，例如，扩散阻挡层、粘合层、其组合或多层等，并且可以在(一个或多个)衬里之上形成导电材料。(一个或多个)衬里可包括钛、氮化钛、钽、氮化钽、其组合或多层等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如cmp之类的平坦化工艺以从第二ild106的表面去除多余的材料。剩余的(一个或多个)衬里和导电材料在开口中形成源极/漏极接触件114和栅极接触件112。可以执行退火工艺以在外延源极/漏极区域92与源极/漏极接触件114之间的界面处形成硅化物。源极/漏极接触件114实体耦合和电耦合至外延源极/漏极区域92，并且栅极接触件112实体耦合和电耦合至栅极电极102。源极/漏极接触件114和栅极接触件112可以以不同的工艺形成，或者可以以相同的工艺形成。尽管示出为形成在相同的横截面中，但是应当理解，源极/漏极接触件114和栅极接触件112中的每一者可以形成在不同的横截面中，这可以避免接触件短路。
通过由具有不同的介电常数和蚀刻选择性的不同材料形成的第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c来形成内部间隔件90可以减小内部间隔件90的有效k值，改善内部间隔件90的轮廓，并且避免对第一内部间隔件层90a、第二内部间隔件层90b和第三内部间隔件层90c的过度蚀刻。这产生了包括内部间隔件90的nsfet，具有减小的有效电容(ceff)，改善的性能和减少的器件缺陷。
根据一个实施例，一种半导体器件包括：衬底；多个半导体沟道结构，在衬底之上；栅极结构，在该多个半导体沟道结构之上，该栅极结构在多个半导体沟道结构中的相邻的半导体沟道结构之间延伸；源极/漏极区域，与栅极结构相邻，该源极/漏极区域与多个半导体沟道结构接触；以及内部间隔件，插入在源极/漏极区域和栅极结构之间，该内部间隔件包括：第一内部间隔件层，与栅极结构和源极/漏极区域接触，该第一内部间隔件层包括硅和氮；以及第二内部间隔件层，与第一内部间隔件层和源极/漏极区域接触，第二内部间隔件层包括硅、氧和氮，第二内部间隔件层具有比第一内部间隔件层更低的介电常数。在一个实施例中，内部间隔件的第一侧壁与源极/漏极区域接触，该第一侧壁在截面图中具有w形。在一个实施例中，第一内部间隔件层包括碳氮化硅，第一内部间隔件层具有5％至20％的碳原子百分比，并且第一内部间隔件层具有25％至45％的氮原子百分比。在一个实施例中，第一内部间隔件层包括氮化硅，并且第一内部间隔件层具有从35％至50％的氮原子百分比。在一个实施例中，第二内部间隔件层包括碳氮氧化硅，第二内部间隔件层具有25％至60％的氧原子百分比，第二内部间隔件层具有小于10％的碳原子百分比，并且第二内部间隔件层具有10％至50％的氮原子百分比。在一个实施例中，第二内部间隔件层包括氮氧化硅，第二内部间隔件层具有25％至60％的氧原子百分比，并且第二内部间件隔层具有10％至50％的氮原子百分比。在一个实施例中，第一内部间隔件层具有6.0至7.3的介电常数，并且第二内部间隔件层具有4.2至6.0的介电常数。在一个实施例中，第一内部间隔件层的厚度与第二内部间隔件层的厚度之比为4.5。
根据另一实施例，一种半导体器件包括：半导体衬底；多个沟道区域，在半导体衬底之上；栅极结构，在多个沟道区域之上，该栅极结构在该多个沟道区域中的相邻的沟道区域之间延伸；上部间隔件，沿着栅极结构的侧壁；源极/漏极区域，与栅极结构相邻；以及多个内部间隔件，每个内部间隔件插入在该多个沟道区域中的相邻的沟道区域之间，每个内部间隔件插入在源极/漏极区域和栅极结构之间，每个内部间隔件包括：第一内部间隔件层，与栅极结构和源极/漏极区域接触，第一内部间隔件层包括硅和氮；第二内部间隔件层，与第一内部间隔件层和源极/漏极区域接触，第二内部间隔件层包括硅、氧和氮，第二内部间隔件层具有比第一内部间隔件层更低的介电常数；以及第三内部间隔件层，与第二内部间隔件层和源极/漏极区域接触，第三内部间隔件层包括硅和氮，内部间隔件的与源极/漏极区域相邻的侧壁在截面图中为w形。在一个实施例中，第三内部间隔件层包括硅、氮和氧，并且第二内部间隔件层中的氧原子百分比大于第三内部间隔件层中的氧原子百分比。在一个实施例中，第一内部间隔件层、第二内部间隔件层和第三内部间隔件层包括碳，并且第一内部间隔件层中的碳原子百分比大于第二内部间隔件层和第三内部间隔件层中的碳原子百分比。在一个实施例中，在源极/漏极区域和栅极结构之间测量的内部间隔件的厚度大于3nm。在一个实施例中，内部间隔件的侧壁从多个沟道区域的侧壁凹进小于
根据又一实施例，一种方法包括：在半导体衬底之上形成多层堆叠，该多层堆叠包括交替的第一半导体材料和第二半导体材料的层，第二半导体材料不同于第一半导体材料；蚀刻第一半导体材料的侧壁以形成侧壁凹槽；在多层堆叠之上并且在侧壁凹槽中沉积第一内部间隔件层；在第一内部间隔件层之上沉积第二内部间隔件层；沉积第三内部间隔件层，以填充侧壁凹槽；执行第一蚀刻工艺以蚀刻第一内部间隔件层、第二内部间隔件层和第三内部间隔件层，并在侧壁凹槽中形成包括第一内部间隔件层、第二内部间隔件层和第三内部间隔件层的剩余部分的内部间隔件，该第一刻蚀工艺以比第三内部间隔件层的刻蚀速率的更大的刻蚀速率来刻蚀第二内部间隔件层；执行第二蚀刻工艺以去除第一半导体材料并形成在内部间隔件之间延伸的第一凹槽，该第二蚀刻工艺以比第一半导体材料的蚀刻速率更小的蚀刻速率来蚀刻第一内部间隔件层；以及在第一凹槽中形成栅极结构。在一个实施例中，第一内部间隔件层、第二内部间隔件层和第三内部间隔件层被原位沉积。在一个实施例中，第一内部间隔件层、第二内部间隔件层和第三内部间隔件层是在500℃至680℃的温度下沉积的。在一个实施例中，在第二蚀刻工艺期间，第一半导体材料的蚀刻速率与第一内部间隔件层的蚀刻速率之比为50至500。在一个实施例中，在第一蚀刻工艺期间，第二内部间隔件层的蚀刻速率与第三内部间隔件层的蚀刻速率之比为1.2至3.0。在一个实施例中，在第一蚀刻工艺期间，第二内部间隔件层的蚀刻速率与第一内部间隔件层的蚀刻速率之比为1.2至3.0。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的具体实施方式。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种半导体器件，包括：衬底；多个半导体沟道结构，位于所述衬底之上；栅极结构，位于所述多个半导体沟道结构之上，其中，所述栅极结构在所述多个半导体沟道结构中的相邻的半导体沟道结构之间延伸；源极/漏极区域，与所述栅极结构相邻，所述源极/漏极区域与所述多个半导体沟道结构接触；以及内部间隔件，插入在所述源极/漏极区域和所述栅极结构之间，所述内部间隔件包括：第一内部间隔件层，与所述栅极结构和所述源极/漏极区域接触，所述第一内部间隔件层包括硅和氮；以及第二内部间隔件层，与所述第一内部间隔件层和所述源极/漏极区域接触，所述第二内部间隔件层包括硅、氧和氮，所述第二内部间隔件层具有比所述第一内部间隔件层更低的介电常数。
示例2.根据示例1所述的半导体器件，其中，所述内部间隔件的第一侧壁与所述源极/漏极区域接触，所述第一侧壁在截面图中具有w形。
示例3.根据示例1所述的半导体器件，其中，所述第一内部间隔件层包括碳氮化硅，其中，所述第一内部间隔件层具有5％至20％的碳原子百分比，并且其中，所述第一内部间隔件层具有25％至45％的氮原子百分比。
示例4.根据示例1所述的半导体器件，其中，所述第一内部间隔件层包括氮化硅，并且其中，所述第一内部间隔件层具有从35％至50％的氮原子百分比。
示例5.根据示例1所述的半导体器件，其中，所述第二内部间隔件层包括碳氮氧化硅，其中，所述第二内部间隔件层具有25％至60％的氧原子百分比，其中，所述第二内部间隔件层具有小于10％的碳原子百分比，并且其中，所述第二内部间隔件层具有10％至50％的氮原子百分比。
示例6.根据示例1所述的半导体器件，其中，所述第二内部间隔件层包括氮氧化硅，其中，所述第二内部间隔件层具有25％至60％的氧原子百分比，并且其中，所述第二内部间件隔层具有10％至50％的氮原子百分比。
示例7.根据示例1所述的半导体器件，其中，所述第一内部间隔件层具有6.0至7.3的介电常数，并且其中，所述第二内部间隔件层具有4.2至6.0的介电常数。
示例8.根据示例1所述的半导体器件，其中，所述第一内部间隔件层的厚度与所述第二内部间隔件层的厚度之比为4.5。
示例9.一种半导体器件，包括：半导体衬底；多个沟道区域，位于所述半导体衬底之上；栅极结构，位于所述多个沟道区域之上，其中，所述栅极结构在所述多个沟道区域中的相邻的沟道区域之间延伸；上部间隔件，沿着所述栅极结构的侧壁；源极/漏极区域，与所述栅极结构相邻；以及多个内部间隔件，每个所述内部间隔件插入在所述多个沟道区域中的相邻的沟道区域之间，每个所述内部间隔件插入在所述源极/漏极区域和所述栅极结构之间，每个所述内部间隔件包括：第一内部间隔件层，与所述栅极结构和所述源极/漏极区域接触，所述第一内部间隔件层包括硅和氮；第二内部间隔件层，与所述第一内部间隔件层和所述源极/漏极区域接触，所述第二内部间隔件层包括硅、氧和氮，所述第二内部间隔件层具有比所述第一内部间隔件层更低的介电常数；以及第三内部间隔件层，与所述第二内部间隔件层和所述源极/漏极区域接触，所述第三内部间隔件层包括硅和氮，其中，所述内部间隔件的与所述源极/漏极区域相邻的侧壁在截面图中为w形。
示例10.根据示例9所述的半导体器件，其中，所述第三内部间隔件层包括硅、氮和氧，并且其中，所述第二内部间隔件层中的氧原子百分比大于所述第三内部间隔件层中的氧原子百分比。
示例11.根据示例9所述的半导体器件，其中，所述第一内部间隔件层、所述第二内部间隔件层和所述第三内部间隔件层包括碳，并且其中，所述第一内部间隔件层中的碳原子百分比大于所述第二内部间隔件层和所述第三内部间隔件层中的碳原子百分比。
示例12.根据示例9所述的半导体器件，其中，在所述源极/漏极区域和所述栅极结构之间测量的所述内部间隔件的厚度大于3nm。
示例13.根据示例9所述的半导体器件，其中，所述内部间隔件的侧壁从所述多个沟道区域的侧壁凹进小于
示例14.根据示例9所述的半导体器件，其中，所述第一内部间隔件层的介电常数为6.0至7.3，其中，所述第二内部间隔件层的介电常数为4.2至5.7，并且其中，所述第三内部间隔件层的介电常数为4.5至6.0。
示例15.一种用于形成半导体器件的方法，包括：在半导体衬底之上形成多层堆叠，所述多层堆叠包括交替的第一半导体材料和第二半导体材料的层，所述第二半导体材料不同于所述第一半导体材料；蚀刻所述第一半导体材料的侧壁以形成侧壁凹槽；在所述多层堆叠之上并且在所述侧壁凹槽中沉积第一内部间隔件层；在所述第一内部间隔件层之上沉积第二内部间隔件层；沉积第三内部间隔件层，以填充所述侧壁凹槽；执行第一蚀刻工艺以蚀刻所述第一内部间隔件层、所述第二内部间隔件层和所述第三内部间隔件层，并在所述侧壁凹槽中形成包括所述第一内部间隔件层、所述第二内部间隔件层和所述第三内部间隔件层的剩余部分的内部间隔件，其中，所述第一刻蚀工艺以比所述第三内部间隔件层的刻蚀速率的更大的刻蚀速率来刻蚀所述第二内部间隔件层；执行第二蚀刻工艺以去除所述第一半导体材料并形成在所述内部间隔件之间延伸的第一凹槽，其中，所述第二蚀刻工艺以比所述第一半导体材料的蚀刻速率更小的蚀刻速率来蚀刻所述第一内部间隔件层；以及在所述第一凹槽中形成栅极结构。
示例16.根据示例15所述的方法，其中，所述第一内部间隔件层、所述第二内部间隔件层和所述第三内部间隔件层被原位沉积。
示例17.根据示例15所述的方法，其中，所述第一内部间隔件层、所述第二内部间隔件层和所述第三内部间隔件层是在500℃至680℃的温度下沉积的。
示例18.根据示例15所述的方法，其中，在所述第二蚀刻工艺期间，所述第一半导体材料的蚀刻速率与所述第一内部间隔件层的蚀刻速率之比为50至500。
示例19.根据示例15所述的方法，其中，在所述第一蚀刻工艺期间，所述第二内部间隔件层的蚀刻速率与所述第三内部间隔件层的蚀刻速率之比为1.2至3.0。
示例20.根据示例19所述的方法，其中，在所述第一蚀刻工艺期间，所述第二内部间隔件层的蚀刻速率与所述第一内部间隔件层的蚀刻速率之比为1.2至3.0。
1.一种半导体器件，包括：
衬底；
多个半导体沟道结构，位于所述衬底之上；
栅极结构，位于所述多个半导体沟道结构之上，其中，所述栅极结构在所述多个半导体沟道结构中的相邻的半导体沟道结构之间延伸；
源极/漏极区域，与所述栅极结构相邻，所述源极/漏极区域与所述多个半导体沟道结构接触；以及
内部间隔件，插入在所述源极/漏极区域和所述栅极结构之间，所述内部间隔件包括：
第一内部间隔件层，与所述栅极结构和所述源极/漏极区域接触，所述第一内部间隔件层包括硅和氮；以及
第二内部间隔件层，与所述第一内部间隔件层和所述源极/漏极区域接触，所述第二内部间隔件层包括硅、氧和氮，所述第二内部间隔件层具有比所述第一内部间隔件层更低的介电常数。
2.根据权利要求1所述的半导体器件，其中，所述内部间隔件的第一侧壁与所述源极/漏极区域接触，所述第一侧壁在截面图中具有w形。
3.根据权利要求1所述的半导体器件，其中，所述第一内部间隔件层包括碳氮化硅，其中，所述第一内部间隔件层具有5％至20％的碳原子百分比，并且其中，所述第一内部间隔件层具有25％至45％的氮原子百分比。
4.根据权利要求1所述的半导体器件，其中，所述第一内部间隔件层包括氮化硅，并且其中，所述第一内部间隔件层具有从35％至50％的氮原子百分比。
5.根据权利要求1所述的半导体器件，其中，所述第二内部间隔件层包括碳氮氧化硅，其中，所述第二内部间隔件层具有25％至60％的氧原子百分比，其中，所述第二内部间隔件层具有小于10％的碳原子百分比，并且其中，所述第二内部间隔件层具有10％至50％的氮原子百分比。
6.根据权利要求1所述的半导体器件，其中，所述第二内部间隔件层包括氮氧化硅，其中，所述第二内部间隔件层具有25％至60％的氧原子百分比，并且其中，所述第二内部间件隔层具有10％至50％的氮原子百分比。
7.根据权利要求1所述的半导体器件，其中，所述第一内部间隔件层具有6.0至7.3的介电常数，并且其中，所述第二内部间隔件层具有4.2至6.0的介电常数。
8.根据权利要求1所述的半导体器件，其中，所述第一内部间隔件层的厚度与所述第二内部间隔件层的厚度之比为4.5。
9.一种半导体器件，包括：
半导体衬底；
多个沟道区域，位于所述半导体衬底之上；
栅极结构，位于所述多个沟道区域之上，其中，所述栅极结构在所述多个沟道区域中的相邻的沟道区域之间延伸；
上部间隔件，沿着所述栅极结构的侧壁；
源极/漏极区域，与所述栅极结构相邻；以及
多个内部间隔件，每个所述内部间隔件插入在所述多个沟道区域中的相邻的沟道区域之间，每个所述内部间隔件插入在所述源极/漏极区域和所述栅极结构之间，每个所述内部间隔件包括：
第一内部间隔件层，与所述栅极结构和所述源极/漏极区域接触，所述第一内部间隔件层包括硅和氮；
第二内部间隔件层，与所述第一内部间隔件层和所述源极/漏极区域接触，所述第二内部间隔件层包括硅、氧和氮，所述第二内部间隔件层具有比所述第一内部间隔件层更低的介电常数；以及
第三内部间隔件层，与所述第二内部间隔件层和所述源极/漏极区域接触，所述第三内部间隔件层包括硅和氮，其中，所述内部间隔件的与所述源极/漏极区域相邻的侧壁在截面图中为w形。
10.一种用于形成半导体器件的方法，包括：
在半导体衬底之上形成多层堆叠，所述多层堆叠包括交替的第一半导体材料和第二半导体材料的层，所述第二半导体材料不同于所述第一半导体材料；
蚀刻所述第一半导体材料的侧壁以形成侧壁凹槽；
在所述多层堆叠之上并且在所述侧壁凹槽中沉积第一内部间隔件层；
在所述第一内部间隔件层之上沉积第二内部间隔件层；
沉积第三内部间隔件层，以填充所述侧壁凹槽；
执行第一蚀刻工艺以蚀刻所述第一内部间隔件层、所述第二内部间隔件层和所述第三内部间隔件层，并在所述侧壁凹槽中形成包括所述第一内部间隔件层、所述第二内部间隔件层和所述第三内部间隔件层的剩余部分的内部间隔件，其中，所述第一刻蚀工艺以比所述第三内部间隔件层的刻蚀速率的更大的刻蚀速率来刻蚀所述第二内部间隔件层；
执行第二蚀刻工艺以去除所述第一半导体材料并形成在所述内部间隔件之间延伸的第一凹槽，其中，所述第二蚀刻工艺以比所述第一半导体材料的蚀刻速率更小的蚀刻速率来蚀刻所述第一内部间隔件层；以及
在所述第一凹槽中形成栅极结构。
技术总结