本公开实施例一般涉及半导体装置与其制作方法，更特别涉及场效晶体管如纳米片场效晶体管的制作方法。
背景技术：
导入多栅极装置可增加栅极-通道耦合与降低关闭状态电流，以改善栅极控制。多栅极装置的一者为纳米片装置。纳米片装置通常指的是含有分开的通道半导体层的通道区的任何装置，且栅极结构或其部分形成于通道区的多侧上(比如围绕通道区的一部分)。在一些例子中，纳米片装置亦可视作纳米线装置、纳米环装置、栅极围绕装置、全绕式栅极装置、或多通道桥装置。纳米片晶体管可与现有的互补式金属氧化物半导体制作制程相容，因此可大幅缩小晶体管的尺寸。
然而制作纳米片装置的方法存在挑战。举例来说，改变半导体装置的临界电压的一般方法，为调整栅极中的功函数金属。由于输入/输出区中的栅极界面层比核心区中的栅极介电层厚，输入/输出区中的通道半导体层之间的空间极度受限。因此输入/输出区中的通道半导体层之间的高介电常数的介电层可能合并，而无形成功函数金属于通道半导体层之间所需的空间。如此一来，无法以功函数金属达到输入/输出区中的半导体装置所需的临界电压，并劣化纳米片装置的效能。因此需改善上述问题。
技术实现要素：
例示性的半导体装置包括：多个第一半导体层，位于基板的第一区上，其中第一半导体层彼此分开并沿着实质上垂直于基板的上表面的方向向上堆叠；多个第二半导体层，位于基板的第二区上，其中第二半导体层彼此分开并沿着实质上垂直于基板的上表面的方向向上堆叠，且每一第二半导体层的厚度小于每一第一半导体层的厚度；第一界面层，位于每一第一半导体层周围；第二界面层，位于每一第二半导体层周围；第一偶极栅极介电层，位于每一第一半导体层周围并位于第一界面层上；第二偶极栅极介电层，位于每一第二半导体层周围并位于第二界面层上；第一栅极，位于每一第一半导体层周围并位于第一偶极栅极介电层上；以及第二栅极，位于每一第二半导体层周围并位于第二偶极栅极介电层上。
例示性的半导体装置的形成方法包括：形成第一半导体层的堆叠于基板上的第一区中，并形成第二半导体层的堆叠于基板上的第二区中，其中第一半导体层彼此分开并沿着实质上垂直于基板的上表面的方向向上堆叠，而第二半导体层彼此分开并沿着实质上垂直于基板的上表面的方向向上堆叠；修整第二半导体层，使每一第二半导体层的厚度小于每一第一半导体层的厚度；形成第一界面层于每一第一半导体层周围，并形成第二界面层于每一第二半导体层周围；形成第一偶极栅极介电层于第一界面层周围，并形成第二偶极栅极介电层于第二界面层周围；以及沉积第一栅极于第一偶极栅极介电层周围，并沉积第二栅极于第二偶极栅极介电层周围。
另一例示性的半导体装置的形成方法，包括：形成半导体层于基板的核心区中，其中核心区中的半导体层彼此分开，并沿着大致垂直于基板的上表面的方向向上堆叠；形成半导体层于基板的输入/输出区中，其中输入/输出区中的半导体层彼此分开，并沿着大致垂直于基板的上表面的方向向上堆叠，且输入/输出区中的每一半导体层的厚度小于核心区中的每一半导体层的厚度；沉积第一界面层于输入/输出区中的每一半导体层周围；形成第二界面层于核心区中的每一半导体层周围，其中第二界面层的厚度小于第一界面层的厚度；以及形成第一金属栅极结构于输入/输出区中的第一界面层周围，并形成第二金属栅极结构于核心区中的第二界面层周围，其中第一金属栅极结构与第二金属栅极结构的每一者包括偶极栅极介电层与栅极。
附图说明
图1是本公开一些实施例中，制造集成电路的方法的流程图。
图2是本公开一些实施例中，包含核心区与输入/输出区中的半导体装置的集成电路的图示。
图3是一些实施例中，半导体装置在图1的方法的中间阶段的三维透视图。
图4a、图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、及图14a是本公开一些实施例中，集成电路的核心区中的半导体装置于图1的方法的中间阶段的剖视图。
图4b、图5b、图6b、图7b、图8b、图9b、图10b、图11b、图12b、图13b、及图14b是本公开一些实施例中，集成电路的输入/输出区中的半导体装置于图1的方法的中间阶段的剖视图。
其中，附图标记说明如下：
a-a'：平面
s1，s2：空间
t1，t2，t3，t4，t5，t6：厚度
100：方法
105，110，115，120，125，130，135，140，145，150：步骤
200：集成电路
201：核心装置
201n，202n：n型的半导体装置
201p，202p：p型的半导体装置
202：输入/输出装置
204：基板
206：隔离结构
207：源极/漏极区
208：通道区
210：堆叠
210a，210b，210b'：半导体层
212：栅极间隔物
213：内侧间隔物
214：源极/漏极结构
216，272：层间介电层
232，238：硬遮罩
234，240：光阻层
236，242：界面层
244：栅极介电层
246，246'：偶极氧化物层
250，250'：偶极栅极介电层
252，252'：金属栅极
270：接点/通孔
274：蚀刻停止层
具体实施方式
下述详细描述可搭配附图说明，以利理解本公开的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
下述内容提供的不同实施例或例子可实施本公开实施例的不同结构。特定构件与排列的实施例是用以简化而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。
此外，本公开的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。此外，本公开实施例的结构形成于另一结构上、连接至另一结构、及/或耦接至另一结构中，结构可直接接触另一结构，或可形成额外结构于结构及另一结构之间。此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时，除非特别说明否则其包含所述数值的 /-10％。举例来说，用语“约5nm”包含的尺寸范围介于4.5nm至5.5nm之间。
本公开实施例一般涉及半导体装置与其制作方法，特别是涉及场效晶体管如纳米片场效晶体管的制作方法。
在纳米片装置中，单一装置的通道区可包含多个彼此物理分隔的半导体材料层。在一些例子中，装置的栅极高于装置的半导体层、沿着装置的半导体层、且甚至位于装置的半导体层之间。然而在现有的纳米片装置中，特别是集成电路的输入/输出区中的纳米片装置，由于栅极界面层厚，通道半导体层之间的空间极度受限。因此高介电常数的介电层可能合并，而无空间用于夹设于通道半导体层之间的栅极(包含功函数金属与基体金属)。此外，无法对高介电常数的介电层的合并部分进行偶极化制程。因此难以调整功函数金属层或由偶极化制程以达输入/输出区中的半导体装置所需的临界电压。输入/输出区中的半导体装置的临界电压高于所需的临界电压并劣化效能。
本公开实施例一般涉及形成纳米片装置，其中输入/输出区中的半导体装置的通道半导体层修整后，输入/输出区中的通道半导体比核心区中的通道半导体层薄，以加大输入/输出区中的通道半导体层之间的空间。因此可缓解输入/输出区中的通道半导体层之间的高介电常数的介电层合并的问题，且可形成功函数金属层于输入/输出区与核心区的通道半导体层之间。此外，可偶极化两个区域中的高介电常数的介电层，以提供更多空间用于金属栅极结构(包含功函数金属与基体金属)。这些优点当然仅用于举例而非局限本公开实施例。
图1是本公开一些实施例中，制造集成电路200的方法100的流程图。方法100仅用于举例而非局限本公开实施例至权利要求未实际记载处。可在方法100之前、之中、或之后进行额外步骤，且方法的额外实施例可置换、省略、或调换一些所述步骤。方法100将搭配其他示图说明如下，以显示集成电路200的多种示图，比如集成电路200的装置在方法100的中间步骤的多种三维图与剖视图。具体而言，图2是本公开一些实施例中集成电路200的简化示图，其包含不同型态(如n型与p型)的半导体装置于核心区与输入/输出区中。图3是集成电路200的半导体装置在方法100的初始阶段的三维图。图4a至图14a是集成电路200的核心区中的半导体装置沿着图3的平面a-a’(在y-z平面中)的剖视图。此外，图4b至图14b是集成电路200的输入/输出区中的半导体装置沿着图3的平面a-a’(在y-z平面中)的剖视图。
在一些实施例中，集成电路200为集成电路晶片的一部分或单晶片系统或其部分，其包含多种被动与主动微电子装置如电阻、电容器、电感、二极管、p型场效晶体管、n型场效晶体管、鳍状场效晶体管、金属氧化物半导体场效晶体管、互补式金属氧化物半导体晶体管、双极结型晶体管、横向扩散金属氧化物半导体晶体管、高电压晶体管、高频晶体管、其他合适构件、或上述的组合。图2、图3、图4a至图14a、及图4b至图14b已简化以求清楚图示，有利于理解本公开实施例的发明概念。本公开实施例不限于特定数目的装置或装置区，或任何特定的装置设置。
如图1、图2、图3、图4a、及图4b所示，图1的步骤105接收集成电路200的半导体结构。集成电路200可视作半导体结构。如图2所示，集成电路200包括核心区(其可包含逻辑装置或存储器装置)与输入/输出区(其可包含输入装置、输出装置、或输入/输出装置)。在一些实施例中，集成电路可包含其他区。在此实施例中，集成电路的核心区与输入/输出区形成于单一半导体基板上(如图3、图4a至图14a、及图4b至图14b的基板204)。核心区可包含不同装置，比如n型的半导体装置201n与p型的半导体装置201p(均视作核心装置201)。类似地，输入/输出区可包含不同装置，比如n型的半导体装置202n与p型的半导体装置202p(均视作输入/输出装置202)。
图3是步骤105接收的半导体装置(如核心装置201或输入/输出装置202)的初始半导体结构的三维图。图4a及图4b分别为核心装置201与输入/输出装置202沿着图3中的平面a-a’的剖视图。
如图3、图4a、及图4b所示，集成电路200包含基板204。在所述实施例中，基板204为基体硅基板。在其他或额外实施例中，基板204包括另一单晶半导体如锗、半导体化合物、半导体合金、或上述的组合。在其他实施例中，基板204为绝缘层上半导体基板，比如绝缘层上硅基板、绝缘层上硅锗基板、或绝缘层上锗基板。基板204可掺杂不同掺质以形成多种掺杂区于其中。举例来说，基板204可包含p型场效晶体管区(含有n型掺质基板区如n型井)与n型场效晶体管区(含有p型掺杂基板区如p型井)。
集成电路200亦包含半导体层的堆叠210形成于基板204上。在所述实施例中，堆叠210包括交错的半导体层，比如含第一半导体材料的半导体层210a与含第二半导体材料的半导体层210b，且第一半导体材料与第二半导体材料不同。半导体层210a及210b中的不同半导体材料具有不同的氧化速率及/或不同的蚀刻选择性。在一些实施例中，半导体层210b的第二半导体材料可与基板204相同。举例来说，半导体层210a包括硅锗，而半导体层210b包括硅(如基板204)。因此堆叠210自下至上可为交错排列的硅锗/硅/硅锗/硅…等半导体层。在一些实施例中，堆叠中的顶部的半导体层的材料可与底部的半导体层的材料相同或不同。举例来说，对含有交错的硅锗层与硅层的堆叠而言，底部的半导体层包括硅锗，而顶部的半导体层包括硅或硅锗。在所述实施例中，底部的半导体层210a包括硅锗，而顶部的半导体层210b包括硅。在一些实施例中，半导体层210b可实质上无掺质或未掺杂。换言之，在形成半导体层210b时不刻意进行掺杂。在一些实施例中，半导体层210b可掺杂p型掺质或n型掺质。堆叠210中的半导体层210a及210b的数目取决于集成电路200的设计。举例来说，堆叠210可包含一至十层的半导体层210a或210b。在一些实施例中，堆叠210中不同的半导体层210a及210b在z方向中的厚度相同。在一些其他实施例中，堆叠210中不同的半导体层210a及210b的厚度不同。
可采用任何合适制程形成堆叠210于基板204上。在一些实施例中，半导体层210a及/或210b的形成方法可为合适的外延制程。举例来说，含硅锗层与含硅层的半导体层交错形成于基板204上，且形成方法可为分子束外延制程、化学气相沉积制程(如有机金属化学气相沉积)、及/或其他合适的外延成长制程。之后可形成光阻并对半导体层进行蚀刻制程，以形成鳍状的堆叠210(含半导体层210a及210b)，如图4a及图4b所示。鳍状的堆叠210沿着x方向延伸，且包含通道区208、源极区、与漏极区(之后均称作源极/漏极区207)，见图3。通道区208夹设于源极/漏极区207之间。如图3所示，平面a-a’沿着堆叠210的通道区208。
集成电路200亦包含隔离结构206形成于基板204上，以分开并隔离主动区。在一些实施例中，沉积一或多个介电材料如氧化硅及/或氮化硅于基板204上，且介电材料沿着堆叠210的侧壁。介电材料的沉积方法可为化学气相沉积如等离子体辅助化学气相沉积、物理气相沉积、热氧化、或其他技术。接着使介电材料凹陷(比如由蚀刻方法)，以形成隔离结构206。在一些实施例中，隔离结构206的上表面可低于或与最下侧的半导体层210a的下表面共平面，如图3、图4a、及图4b所示。
集成电路200亦包含栅极间隔物212形成于堆叠210上。在一些实施例中，栅极间隔物212包括介电材料如氧化硅、氮化硅、氮氧化硅、或碳化硅。栅极间隔物212的形成方法可为任何合适制程。举例来说，首先形成虚置栅极堆叠(包含多晶硅，未图示)于堆叠210的通道区208上。接着沉积含有介电材料的间隔物层于基板204与虚置栅极堆叠上，且沉积方法可为原子层沉积、化学气相沉积、物理气相沉积、或其他合适制程。之后可非等向蚀刻间隔物层，以移除x-y平面(比如基板204的上表面)中的间隔物层的部分。间隔物层的保留部分成为栅极间隔物212。
之后可沿着栅极间隔物212的侧壁使堆叠210的源极/漏极区207凹陷，并形成内侧间隔物213于半导体层210b的边缘之间。在一些实施例中，沿着栅极间隔物212进行源极/漏极蚀刻制程，使堆叠210的源极/漏极区207凹陷，以形成源极/漏极沟槽。源极/漏极蚀刻制程可为干蚀刻、湿蚀刻、或上述的组合。控制源极/漏极蚀刻制程的时间，使每一半导体层210a及210b的侧壁暴露于源极/漏极沟槽中。之后已合适的蚀刻制程选择性移除源极/漏极沟槽中露出的半导体层210a的部分(边缘)，以形成间隙于相邻的半导体层210b之间。换言之，半导体层210b的边缘悬浮于源极/漏极区207中。之后可形成内侧间隔物213以填入相邻的半导体层210b之间的间隙。内侧间隔物213包括的介电材料与栅极间隔物的材料类似，比如氧化硅、氮化硅、氮氧化硅、碳化硅、或上述的组合。内侧间隔物的介电材料可沉积于半导体层210b的边缘之间的间隙中与源极/漏极沟槽中，且沉积方法可为化学气相沉积、物理气相沉积、原子层沉积、或上述的组合。可沿着栅极间隔物212的侧壁移除多余介电材料，直到露出源极/漏极沟槽中的半导体层210b的侧壁。
之后形成外延的源极/漏极结构214于堆叠210的源极/漏极区207中。在一些实施例中，外延的源极/漏极结构214可包含半导体材料(如硅或锗)、半导体化合物(如硅锗、碳化硅、砷化镓、或类似物)、半导体合金、或上述的组合。可实施外延制程以外延成长源极/漏极结构214。外延制程可包含化学气相沉积(比如气相外延、超高真空化学气相沉积、低压化学气相沉积、及/或等离子体辅助化学气相沉积)、分子束外延、其他合适的选择性外延成长制程、或上述的组合。外延的源极/漏极结构214可掺杂n型掺质及/或p型掺质。在多种实施例中，外延的源极/漏极结构214可包含多个外延半导体层，且不同的外延半导体层中包含的掺质量不同。
半导体结构亦包含层间介电层216形成于基板204上。如图3所示，层间介电层216沿着栅极间隔物212并覆盖隔离结构206与外延的源极/漏极结构214。在一些实施例中，层间介电层216包括高介电常数的介电材料如四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃、掺杂的氧化硅(如硼磷硅酸盐玻璃、氟硅酸盐玻璃、磷硅酸盐玻璃、或硼硅酸盐玻璃)、其他合适的介电材料、或上述的组合。层间介电层216可包含多种介电材料的多层结构，且其形成方法可为沉积制程如化学气相沉积(可流动的化学气相沉积)、旋转涂布玻璃、其他合适方法、或上述的组合。在一些实施例中，可沉积含有介电材料(如氧化硅、氮氧化硅、氮化硅、碳氮化硅、碳氧化硅、碳氮氧化硅)的蚀刻停止层(未图示)于层间介电层216与隔离结构206之间，以及层间介电层216与外延的源极/漏极结构214之间。
在形成层间介电层216之后，可移除虚置栅极堆叠以形成栅极沟槽，其露出堆叠210的通道区208。在一些实施例中，移除虚置栅极堆叠的方法包括一或多道蚀刻制程如湿蚀刻、干蚀刻、反应性离子蚀刻、或其他蚀刻技术。
如图1、图5a、及图5b所示，步骤110进行通道释放制程，以自栅极沟槽移除半导体层210a。如此一来，半导体层210b悬浮于通道区中。悬浮的半导体层210b(亦视作通道半导体层)可一起视作堆叠结构。可调整移除半导体层210a的选择性蚀刻制程，只移除半导体层210a并使半导体层210b维持实质上不变。选择性蚀刻可为选择性选择性湿蚀刻、选择性干蚀刻、或上述的组合。在一些实施例中，选择性湿蚀刻制程可包含氢氟酸或氢氧化铵的蚀刻剂。在一些实施例中，选择性移除半导体层210a的方法可包含氧化制程与之后的氧化物移除制程。举例来说，硅锗氧化制程可包含形成与图案化多种遮罩层，以控制氧化硅锗层如半导体层210a。在其他实施例中，硅锗氧化制程为选择性氧化，因为半导体层210a及210b的组成不同。在一些例子中，集成电路200可暴露至湿氧化制程、干氧化制程、或上述的组合，以进行硅锗氧化制程。之后可移除氧化的半导体层210a(其包含硅锗氧化物)，且移除方法可采用蚀刻剂如氢氧化铵或稀释的氢氟酸。
如图5a及图5b所示，每一堆叠结构包括彼此分隔且沿着z方向(一般垂直于基板204的上表面如x-y平面)向上堆叠的半导体层210b。在一些实施例中，步骤110稍微蚀刻或不蚀刻半导体层210b。此外，半导体层210b可为任何合适型状，比如线状、片状、或其他几何形状(以用于其他堆叠结构的晶体管)。在所述实施例中，每一半导体层210b在z方向中具有厚度t1，而相邻的悬浮的半导体层210b在z方向中隔有空间s1。在一些实施例中，厚度t1为约3nm至约20nm。在一些实施例中，空间s1为约5nm至约15nm。
如图1、图6a、及图6b所示，步骤115将输入/输出装置202中的半导体层210b的厚度t1进一步修整为较薄的厚度t2。此额外修整不同于步骤110中的稍微蚀刻(若存在)。修整的目的为减少输入/输出装置202中的半导体层210b的厚度，并加大半导体层210b之间的空间。如图6a所示，在修整之前，形成硬遮罩232(比如底抗反射涂层)以覆盖核心装置201。硬遮罩232的形成方法可为多种步骤。举例来说，首先以沉积制程如化学气相沉积、物理气相沉积、原子层沉积、旋转涂布、其他合适方法、或上述的组合形成硬遮罩232于基板204上，之后形成光阻层234于硬遮罩232上。图案化光阻层234以自光阻层234露出输入/输出装置202上的硬遮罩232的一部分。之后以合适的蚀刻制程如干蚀刻、湿蚀刻、或上述的组合移除硬遮罩232的露出部分。在修整输入/输出装置202的半导体层210b时，硬遮罩232与光阻层234的保留部分可作为保护遮罩。
之后对输入/输出装置202的半导体层210b进行蚀刻制程。蚀刻制程可包含干蚀刻、湿蚀刻、其他蚀刻制程、或上述的组合。在一些实施例中，蚀刻制程为非等向的蚀刻制程，因此只减少输入/输出装置202的半导体层210b在z方向中的厚度，而输入/输出装置202中的半导体层210b在x-y平面中的长度与宽度维持实质上不变。在一些实施例中，修整制程可包含氧化制程与之后的氧化物移除制程，而修整量取决于氧化等级。在一些实施例中，硬遮罩232覆盖核心装置201，而输入/输出装置202暴露至湿氧化制程、干氧化制程、或上述的组合。之后可由蚀刻剂如氢氧化铵或稀释氢氟酸修整氧化的半导体层210b(其可包含氧化硅)。在一些实施例中，可由氧化量控制输入/输出装置202的半导体层210b的修整量。如图6b所示，输入/输出装置202中修整的半导体层210b'在z方向中具有厚度t2，而相邻的修整的半导体层210b'在z方向中隔有空间s2。厚度t2小于厚度t1，且空间s2大于空间s1。在一些实施例中，厚度t1与空间s1总合等于厚度t2与空间s2的总合。换言之，输入/输出区中相邻的修整的半导体层210b'的上表面之间的距离，实质上等于核心区中相邻的半导体层210b的上表面之间的距离。在一些实施例中，修整移除输入/输出装置202中的半导体层210b的厚度t1的约5％至约30％，以确保通道半导体层具有足够厚度，并增加通道半导体层之间的空间以用于后续的偶极化制程及/或填充功函数金属。在一些其他实施例中，修整移除超过1nm的厚度。因此厚度t2比厚度t1小超过1nm(t2≤t1-1nm)，而空间s2比空间s1大超过1nm(s2≥s1 1nm)。在一些实施例中，修整的半导体层210b'的厚度t2为约2nm至约19nm，而修整的半导体层210b'之间的空间s2为约6nm至约16nm。如图6a所示，核心装置201中的半导体层210b的厚度t1与半导体层210b之间的空间s1维持不变。在修整之后，可由一或多道蚀刻制程移除硬遮罩232与光阻层234。
如图1、图7a、及图7b所示，步骤120形成界面层236(亦视作输入/输出氧化物层)于核心装置201中悬浮的半导体层210b周围，以及输入/输出装置202中悬浮的修整的半导体层210b'周围。界面层236亦可沉积于基板204与隔离结构206上。在一些实施例中，界面层236包括的材料可为氧化硅、氮氧化硅、硅酸铪、其他合适材料、或上述的组合。在一些实施例中，可进行沉积制程以形成界面层236包覆悬浮的半导体层210b及210b'。沉积制程可包韩化学气相沉积、物理气相沉积、原子层沉积、其他合适方法、或上述的组合。在一些其他实施例中，界面层236可热成长于半导体层210b及210b'周围(比如采用氧化制程)。举例来说，在半导体层210b及210b'包含硅的例子中，核心装置201与输入/输出装置202可暴露至湿氧化制程、干氧化制程、或上述的组合。如此一来，可形成含氧化硅的薄层于半导体层210b及210b'的每一者周围，并作为界面层236。在此例中，界面层236不会成长于隔离结构206的表面上。在一些实施例中，每一第一界面层236在z方向中的厚度t3为约1.2nm至约3.1nm。设计厚度t3使其够薄以占据较少空间(不会增加操作电压)，且使其够厚而不易崩溃(改善装置可信度)。如图7a及图7b所示，由于核心装置201中的半导体层210b与输入/输出装置202中的修整的半导体层210b’的厚度不同，核心装置201与输入/输出装置202中的界面层236之间的空间不同。举例来说，核心装置201中的半导体层210b的厚度t1比输入/输出装置202中的修整的半导体层210b'厚，而核心装置201中的界面层236之间的空间小于输入/输出装置202中的界面层236之间的空间。
如图1、图8a、图8b、图9a、及图9b所示，步骤125移除核心区中的界面层236，并形成界面层242于核心装置201的半导体层210b周围。如图8a及图8b所示，先以硬遮罩238(比如底抗反射涂层)与硬遮罩238上的光阻层240覆盖输入/输出装置202。硬遮罩238与光阻层240的形成制程，可与硬遮罩232与光阻层234的形成制程类似。之后进行蚀刻制程以移除核心装置201的界面层236。蚀刻制程可包含干蚀刻、湿蚀刻、其他蚀刻制程、或上述的组合。之后如图9a及图9b所示，界面层242形成于核心装置201的半导体层210b周围。界面层242与界面层236的材料类似，比如氧化硅、氮氧化硅、硅酸铪、其他合适材料、或上述的组合。在一些实施例中，界面层242的形成方法可为沉积制程如化学气相沉积、物理气相沉积、原子层沉积、及/或其他合适的沉积制程，且亦形成于基板204与隔离结构206上。在一些其他实施例中，界面层242的形成方法为对核心装置201进行氧化制程，而硬遮罩238与光阻层240覆盖输入/输出装置202。举例来说，在半导体层210b含硅的例子中，集成电路200的核心装置201可暴露至湿氧化制程、干氧化制程、或上述的组合。如此一来，可形成含氧化硅的薄层于核心装置201的每一半导体层210b周围，并作为界面层242。在此例中，界面层242不成长于隔离结构206的表面上。之后以一或多道蚀刻制程移除硬遮罩238与光阻层240。如图9a及图9b所示，界面层242在z方向中的厚度t4小于界面层236的厚度t3(见图7b)。在一些实施例中，厚度t4为约0.6nm至约1.5nm。因此可加大核心装置201中界面层236所围绕的悬浮的半导体层210b之间的空间，以确保后续形成栅极介电层与栅极所用的空间足够。
如图1、图10a、及图10b所示，步骤130形成栅极介电层244于输入/输出装置202的界面层236周围，与核心装置201的界面层242周围。在一些实施例中，栅极介电层244包括高介电常数的介电材料如氧化铪、硅酸铪、氮氧化铪硅、氧化铪镧、氧化铪钽、氧化铪钛、氧化铪锆、氧化铪铝、氧化锆、氧化锆硅、氧化铝、硅酸铝、氧化钛、氧化镧、硅酸镧、氧化钽、氧化钇、钛酸锶、氧化钡锆、钛酸钡、钛酸钡锶、氮化硅、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料、或上述的组合。高介电常数的介电材料通常指的是介电常数大于氧化硅的介电常数(约3.9)的介电材料。在一些实施例中，栅极介电层244的沉积方法为原子层沉积及/或其他合适方法。在一些实施例中，栅极介电层244在z方向中的厚度t5为约1.5nm至约1.8nm。厚度t5不可过薄或过厚。若厚度t5过薄，则易于碎裂。若厚度t5过厚，则会占据过多空间而无法提供足够空间以用于功函数金属与基体金属的栅极。
在未对输入/输出区中的通道半导体层进行额外修整的集成电路制作方法中，核心区与输入/输出区中的通道半导体层具有相同厚度。由于不同区域中的界面层的厚度不同，比如输入/输出区中的界面层较厚以处理较高栅极电压，而核心区中的界面层较薄以处理较低栅极电压，输入/输出区中的通道半导体层之间的空间较少。因此形成于输入/输出装置的界面层周围的高介电常数的介电层，可能合并于通道半导体层之间。如此一来，由于输入/输出装置的通道半导体层之间的狭窄空间中的高介电常数的介电层合并，无法进行偶极图案化(如下述)。此外，由于输入/输出装置的通道半导体层之间的空间填满合并的高介电常数的介电层，没有空间可形成栅极(含功函数金属及/或基体金属)于输入/输出装置的通道半导体层之间。如此一来，无法达到输入/输出装置所需的临界电压，并劣化集成电路的效能。
然而本公开额外修整输入/输出装置的通道半导体层，可加大输入/输出装置202的修整的半导体层210b’之间的空间，以缓解输入/输出装置202的半导体层210b’之间的高介电常数的栅极介电层244合并的问题，如图10a及图10b所示。因此对本公开实施例的输入/输出装置202而言，可在半导体层210b’之间进行偶极图案化，且下述步骤中形成于半导体层210b’之间的栅极(含功函数金属及/或基体金属)所用的空间足够。对高介电常数的介电层的偶极图案化或功函数金属有助于达到装置所需的临界电压。
如图1、图11a、及图11b所示，步骤135分别沉积偶极氧化物层246及246'于核心装置201与输入/输出装置202的栅极介电层244周围。在一些实施例中，偶极氧化物层246或246'的材料选择取决于晶体管的种类。举例来说，适用于n型装置的偶极材料(亦视作n型偶极材料)可包含氧化镧、氧化钇、氧化钛、其他n型偶极材料、或上述的组合。适用于p型装置的偶极材料(亦视作p型偶极材料)可包含氧化铝、氧化钛、其他p型偶极材料、或上述的组合。在一些实施例中，核心装置201与输入/输出装置202所用的偶极氧化物层可包含相同材料。在一些其他实施例中，核心装置201与输入/输出装置202所用的偶极氧化物层可包含不同材料。在一些实施例中，偶极氧化物层246或246'可顺应性地沉积于高介电常数的栅极介电层244周围，且沉积方法可为原子层沉积制程。举例来说，周围的偶极氧化物层246或246'的厚度t6(在z方向中)大致相同。原子层沉积的制程时间可控制偶极氧化物层246或246'的厚度t6。厚度t6不可过厚或过薄，以依据集成电路200的设计需求调整合适的临界电压。在一些实施例中，偶极氧化物层246或246'的厚度t6可为约0.3nm至约1nm。
如图1、图12a、及图12b所示，步骤140形成偶极栅极介电层250于核心装置201的每一界面层242周围，并形成偶极栅极介电层250'于输入/输出装置202的每一界面层236周围。在一些实施例中，进行偶极氧化物热驱入制程，以形成偶极栅极介电层250及250'。在一些实施例中，偶极氧化物热驱入制程可为施加至集成电路200的退火制程。退火温度可为约600℃至约900℃。高温会使偶极氧化物层246及246’中的金属离子穿入栅极介电层244并与其反应，使核心装置201与输入/输出装置202的栅极介电层244分别转变为偶极栅极介电层250及250’(亦视作具有偶极的栅极介电层)。金属离子可增加栅极介电层的极性，因此可用于调整核心装置201或输入/输出装置202的临界电压。接着以蚀刻制程(含干蚀刻、湿蚀刻、或上述的组合)移除未活化的偶极氧化物，且蚀刻制程采用蚀刻剂如酸(氯化氢)、碱(铵)、氧化剂、其他合适蚀刻剂、或上述的组合。
如上所述，当输入/输出装置的通道半导体层之间的空间非常狭窄时，无法对通道半导体层之间合并的栅极介电层(如高介电常数的介电层)的部分进行偶极化制程，因此无法采用偶极的高介电常数的介电层调整输入/输出装置的临界电压。然而本公开实施例对通道半导体层进行额外修整，可加大输入/输出区中的通道半导体层之间的空间。偶极氧化物层可围绕所有的高介电常数的介电层，并可偶极图案化高介电常数的介电层。如此一来，偶极栅极介电层可调整本公开实施例中的输入/输出装置的临界电压。
如图1、图13a、及图13b所示，步骤145形成金属栅极252以填入核心装置201的半导体层210b之间的空间，以及输入/输出装置202的修整的半导体层210b’之间的空间。每一金属栅极252包括一或多个功函数金属层与基体金属。功函数金属设置为调整对应晶体管的功函数，以达所需的临界电压。此外，基体金属设置以作为功能栅极结构的主要导电部分。在一些实施例中，金属栅极252及252'可包含其他层，比如盖层、阻障层、或类似物。在一些实施例中，核心装置201与输入/输出装置202中的金属栅极可共用相同的金属栅极材料。在一些其他实施例中，核心装置201与输入/输出装置202中的金属栅极可包含不同的金属栅极材料。在一些实施例中，不同装置种类所用的功函数金属层的材料可不同。以n型装置为例，功函数金属层的材料可包含钛铝、碳化钛铝、碳化钽铝、氮化钛铝、其他合适材料、或上述的组合。以p型装置为例，功函数金属层的材料可包含氮化钛、氮硫化钨、氮化钽、碳氮化钨、钼、其他合适材料、或上述的组合。因此可由不同的偶极材料及/或不同的功函数金属材料，达到不同种类的装置(比如不同的n型或p型脂核心装置201，与不同的n型或p型的输入/输出装置202)。在一些实施例中，基体金属可包含铝、钨、铜、或上述的组合。金属栅极252的多种层状物的形成方法可为任何合适方法，比如化学气相沉积、原子层沉积、物理气相沉积、电镀、化学氧化、热氧化、其他合适方法、或上述的组合。之后可进行一或多种研磨制程(比如化学机械研磨)以移除任何多余导电材料，并平坦化集成电路200的上表面。
如图1、图14a、及图14b所示，步骤150还进行后续制程以完成制作集成电路200。举例来说，可形成多种接点/通孔270、金属线路(未图示)、以及其他多层内连线结构(如层间介电层272与蚀刻停止层274)于集成电路200上，其设置以连接多种结构以形成含有不同半导体装置的功能电路。
本公开的一或多个实施例可提供许多优点至集成电路与其形成制程，但不限于此。举例来说，本公开实施例提供的集成电路包括修整的通道半导体层以用于输入/输出装置，使输入/输出装置的通道半导体层比核心装置的通道半导体层薄，因此输入/输出装置的修整通道半导体层之间的空间大于核心装置的通道半导体层之间的空间。如此一来，即使输入/输出装置的界面层比核心装置的界面层厚，仍可缓解习知的输入/输出装置的介电层合并的问题。此外，形成输入/输出装置与核心装置所用的偶极栅极介电层，以不同的栅极介电层及/或不同的功函数金属层达到不同装置种类(n型或p型的输入/输出装置或核心装置)所用的临界电压。
本公开实施例提供许多不同实施例。此处说明具有修整的通道与偶极栅极介电层的半导体装置与其制作方法。例示性的半导体装置包括：多个第一半导体层，位于基板的第一区上，其中第一半导体层彼此分开并沿着实质上垂直于基板的上表面的方向向上堆叠；多个第二半导体层，位于基板的第二区上，其中第二半导体层彼此分开并沿着实质上垂直于基板的上表面的方向向上堆叠，且每一第二半导体层的厚度小于每一第一半导体层的厚度；第一界面层，位于每一第一半导体层周围；第二界面层，位于每一第二半导体层周围；第一偶极栅极介电层，位于每一第一半导体层周围并位于第一界面层上；第二偶极栅极介电层，位于每一第二半导体层周围并位于第二界面层上；第一栅极，位于每一第一半导体层周围并位于第一偶极栅极介电层上；以及第二栅极，位于每一第二半导体层周围并位于第二偶极栅极介电层上。
在一些其他实施例中，第一区为核心区而第二区为输入/输出区。在一些实施例中，每一第二半导体层的厚度比每一第一半导体层的厚度小超过约1nm。
在一些实施例中，第一界面层的厚度小于第二界面层的厚度。在一些其他实施例中，第一界面层的厚度比第二界面层的厚度小超过约1.5nm。在一些其他实施例中，第二界面层的厚度为约1.2nm至约3.1nm。
在一些其他实施例中，相邻的第一半导体层的上表面之间的距离，实质上等于相邻的第二半导体层的上表面之间的距离。在一些其他实施例中，相邻的第二半导体层的最靠近的表面之间的距离，比相邻的第二半导体层的最靠近的表面之间的距离大超过约1nm。
例示性的半导体装置的形成方法包括：形成第一半导体层的堆叠于基板上的第一区中，并形成第二半导体层的堆叠于基板上的第二区中，其中第一半导体层彼此分开并沿着实质上垂直于基板的上表面的方向向上堆叠，而第二半导体层彼此分开并沿着实质上垂直于基板的上表面的方向向上堆叠；修整第二半导体层，使每一第二半导体层的厚度小于每一第一半导体层的厚度；形成第一界面层于每一第一半导体层周围，并形成第二界面层于每一第二半导体层周围；形成第一偶极栅极介电层于第一界面层周围，并形成第二偶极栅极介电层于第二界面层周围；以及沉积第一栅极于第一偶极栅极介电层周围，并沉积第二栅极于第二偶极栅极介电层周围。
在一些实施例中，形成第一偶极栅极介电层于第一界面层周围，并形成第二偶极栅极介电层于第二界面层周围的步骤包括：沉积第一栅极介电层于第一界面层周围，并沉积第二栅极介电层于第二界面层周围；沉积第一偶极氧化物层于第一栅极介电层周围，并沉积第二偶极氧化物层于第二栅极介电层周围；以及对半导体装置进行退火，以形成第一偶极栅极介电层于第一界面层周围，并形成第二偶极栅极介电层于第二界面层周围。在一些实施例中，第一偶极氧化物层与第二偶极氧化物层包括的材料为氧化镧、氧化钇、氧化钛、或氧化铝。在一些实施例中，第一偶极氧化物层与第二偶极氧化物层的厚度为约0.3nm至约1nm。
在一些实施例中，修整第二半导体层的步骤包括使每一第二半导体层的厚度减少约5％至约30％。
在一些实施例中，修整第二半导体层的步骤包括：形成硬遮罩于第一区中的第一半导体层上；修整第二区中的第二半导体层；以及移除第一区中的第一半导体层上的硬遮罩。在一些实施例中，修整第二区中的第二半导体层的步骤包括：对第二区中的第二半导体层进行氧化制程，以形成第二半导体层的氧化表面；以及蚀刻第二半导体层的氧化表面。
另一例示性的半导体装置的形成方法，包括：形成半导体层于基板的核心区中，其中核心区中的半导体层彼此分开，并沿着大致垂直于基板的上表面的方向向上堆叠；形成半导体层于基板的输入/输出区中，其中输入/输出区中的半导体层彼此分开，并沿着大致垂直于基板的上表面的方向向上堆叠，且输入/输出区中的每一半导体层的厚度小于核心区中的每一半导体层的厚度；沉积第一界面层于输入/输出区中的每一半导体层周围；形成第二界面层于核心区中的每一半导体层周围，其中第二界面层的厚度小于第一界面层的厚度；以及形成第一金属栅极结构于输入/输出区中的第一界面层周围，并形成第二金属栅极结构于核心区中的第二界面层周围，其中第一金属栅极结构与第二金属栅极结构的每一者包括偶极栅极介电层与栅极。
在一些实施例中，形成第二界面层于核心区中的每一半导体层周围的步骤包括：沉积第一界面层于核心区中的半导体层周围；形成硬遮罩于输入/输出区上；移除核心区中的半导体层周围的第一界面层；形成第二界面层于核心区中的半导体层周围；以及移除输入/输出区上的硬遮罩。在一些实施例中，形成第二界面层的步骤包括：在核心区中进行氧化制程，以形成第二界面层。
在一些实施例中，第二界面层的厚度比第一介电层的厚度小约1.5nm。在一些实施例中，核心区中相邻的半导体层的上表面之间的距离，与输入/输出区中相邻的半导体层的上表面之间的距离实质上相同。
上述实施例的特征有利于本技术领域中具有通常知识者理解本公开。本技术领域中具有通常知识者应理解可采用本公开作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本公开精神与范畴，并可在未脱离本公开的精神与范畴的前提下进行改变、替换、或更动。
1.一种半导体装置，包括：
多个第一半导体层，位于一基板的一第一区上，其中所述第一半导体层彼此分开并沿着实质上垂直于该基板的上表面的方向向上堆叠；
多个第二半导体层，位于该基板的一第二区上，其中所述第二半导体层彼此分开并沿着实质上垂直于该基板的上表面的方向向上堆叠，且每一所述第二半导体层的厚度小于每一所述第一半导体层的厚度；
一第一界面层，位于每一所述第一半导体层周围；
一第二界面层，位于每一所述第二半导体层周围；
一第一偶极栅极介电层，位于每一所述第一半导体层周围并位于该第一界面层上；
一第二偶极栅极介电层，位于每一所述第二半导体层周围并位于该第二界面层上；
一第一栅极，位于每一所述第一半导体层周围并位于该第一偶极栅极介电层上；以及
一第二栅极，位于每一所述第二半导体层周围并位于该第二偶极栅极介电层上。
技术总结