集成芯片及其制造方法与流程

专利2022-05-09  85


本揭露实施例是有关于一种集成芯片及其制造方法。



背景技术:

现代集成芯片包括形成在半导体衬底(例如,硅)上的数百万或数十亿个半导体器件。依据集成芯片(integratedchip,ic)的应用而定,ic可使用许多不同类型的晶体管器件。近年来,蜂窝(cellular)及射频(radiofrequency,rf)器件市场的增长已使得高电压晶体管器件的使用显著增加。因此,与硅系半导体器件相比,高电子迁移率晶体管(highelectronmobilitytransistor,hemt)器件由于高电子迁移率及宽带隙(bandgap)而已受到越来越多的关注。这种高电子迁移率及宽带隙使得能够实现改善的性能(例如,快速切换速度、低噪声)以及高温应用。



技术实现要素:

本揭露实施例提供一种集成芯片,所述集成芯片包括:第一未掺杂层,上覆在衬底上;第一障壁层,上覆在所述第一未掺杂层上,其中所述第一障壁层具有第一厚度;第一掺杂层,上覆在所述第一障壁层上且在侧向上设置在所述衬底的n沟道器件区内;第二障壁层,上覆在所述第一障壁层上且设置在侧向上与所述n沟道器件区相邻的p沟道器件区内,其中所述第二障壁层具有比所述第一厚度大的第二厚度;第二未掺杂层,上覆在所述第二障壁层上;以及第二掺杂层,上覆在所述第二未掺杂层上,其中所述第二未掺杂层及所述第二掺杂层设置在所述p沟道器件区内。

本揭露实施例提供一种集成芯片,所述集成芯片包括:衬底,具有在侧向上位于p沟道器件区旁边的n沟道器件区;第一未掺杂层,上覆在所述衬底上;第一n沟道器件,设置在所述n沟道器件区内,其中所述第一n沟道器件包括第一障壁层、第一掺杂层及上覆在所述第一掺杂层上的第一栅极电极,其中所述第一掺杂层接触所述第一障壁层;第一p沟道器件,设置在所述p沟道器件区内,其中所述第一p沟道器件包括第二障壁层、第二未掺杂层、第二掺杂层及上覆在所述第二掺杂层上的第二栅极电极,其中所述第二障壁层直接接触所述第一障壁层,且其中所述第二未掺杂层设置在所述第二障壁层与所述第二掺杂层之间;且其中所述第一障壁层包含具有多个元素的第一浓度的iii-v族半导体材料且所述第二障壁层包含具有多个元素的第二浓度的所述iii-v族半导体材料,所述多个元素的第二浓度与所述多个元素的第一浓度不同。

本揭露实施例提供一种形成集成芯片的方法,所述方法包括:在衬底之上沉积第一未掺杂层,其中所述衬底包括在侧向上与p沟道器件区相邻的n沟道器件区;在所述第一未掺杂层之上沉积第一障壁层;在所述第一障壁层之上沉积第一掺杂膜;对所述第一掺杂膜执行第一图案化工艺,以在所述n沟道器件区内界定第一掺杂层,其中所述第一图案化工艺从所述p沟道器件区移除所述第一掺杂膜;在所述第一障壁层上及在所述p沟道器件区内选择性地形成膜层堆叠,其中所述膜层堆叠包括第二障壁层、第二未掺杂层及第二掺杂层;在所述第一掺杂层之上形成第一栅极电极;以及在所述第二未掺杂层之上形成第二栅极电极。

附图说明

结合附图阅读以下详细说明,会最好地理解本公开的各个方面。应注意,根据本行业中的标准惯例,各种特征并非按比例绘制。事实上,为使论述清晰起见,可任意增大或减小各种特征的尺寸。

图1a及图1b示出一些实施例的在同一衬底上具有n沟道器件及p沟道器件的集成高电子迁移率晶体管(hemt)器件的剖视图。

图2示出一些附加实施例的在同一衬底上具有n沟道器件及p沟道器件的集成式hemt器件的剖视图。

图3示出一些实施例的具有n沟道器件区的hemt器件的剖视图,所述n沟道器件区具有各自具有不同的阈值电压(thresholdvoltage)的多个n沟道器件。

图4示出一些实施例的具有p沟道器件区的hemt器件的剖视图,所述p沟道器件区具有各自具有不同的阈值电压的多个p沟道器件。

图5示出在同一衬底上具有在侧向上与多个p沟道器件相邻的多个n沟道器件的集成式hemt器件的一些实施例的剖视图。

图6到图11示出一些实施例的形成在同一衬底上具有n沟道器件及p沟道器件的集成式hemt器件的方法的剖视图。

图12示出一些实施例的与图6到图11中的方法对应的流程图。

[符号的说明]

100a、100b、200、500:集成式hemt器件

102:衬底

102a:n沟道器件区

102b:p沟道器件区

104:第一未掺杂层

106:第一障壁层

108:n沟道器件

110:p沟道器件

111:第一异质结

112:第一接触件

114:第一掺杂层

116:第一栅极电极

117:第二异质结

118:第二障壁层

120:第二未掺杂层

122:第二掺杂层

124:第二接触件

126:第二栅极电极

128:介电结构

201:下部缓冲层

202:导通孔

204:隔离结构

300、400、600、700、800、900、1000、1100:剖视图

302a:第一n沟道器件/n沟道器件

302b:第二n沟道器件/n沟道器件

302n:第n个n沟道器件/n沟道器件

402a:第一p沟道器件/p沟道器件

402b:第二p沟道器件/p沟道器件

402m:第m个p沟道器件/p沟道器件

602:第一掺杂膜

802:遮蔽层

804:开口

902:膜层堆叠

1002:介电层

1200:方法

1202、1204、1206、1208、1210、1212、1214、1216、1218、1220:动作

t1、t2、tn1、tn2~tnn、tp1、tp2~tpm:厚度

具体实施方式

本公开提供用于实施本公开的不同特征的许多不同实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然,这些仅为实例且不旨在进行限制。举例来说,以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例,且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外,本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的,而不是自身指示所论述的各种实施例和/或配置之间的关系。

此外,为易于说明,本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向),且本文中所使用的空间相对性描述语可同样相应地进行解释。

一种高电子迁移率晶体管(hemt)器件包括异质结(heterojunction),所述异质结位于具有不同带隙的两种材料之间的界面处且充当hemt器件的沟道区。在增强模式器件(例如,增强模式场效晶体管(enhancement-modefieldeffecttransistor,e-fet))中,hemt器件使用栅极到源极电压((gatetosourcevoltage)即,阈值电压)来将hemt器件切换为“接通(on)”(例如,在源极与漏极之间“导通”电流)。在耗尽模式器件(例如,耗尽模式场效晶体管(depletion-modefieldeffecttransistor,d-fet))中,hemt器件使用栅极到源极电压(即,阈值电压)来将器件切换为“断开(off)”(例如,在源极与漏极之间“关断”电流)。

举例来说,在n沟道hemt器件的增强模式中,异质结处的导带(conductionband)具有下降到费米能级(fermilevel)以下且与费米能级相交的锐谷(sharpvalley),从而当施加栅极到源极电压时,在异质结处形成二维电子气体(two-dimensionalelectrongas,2deg)。在另一实例中,在p沟道hemt器件的增强模式中,异质结处的价带(valenceband)呈现出高于费米能级且与费米能级相交的峰(peak),从而当施加栅极到源极电压时,在异质结处形成二维空穴气体(two-dimensionalholegas,2dhg)。在一些应用中,p沟道hemt器件与n沟道hemt器件被集成到同一衬底上。然而,为了优化的性能,p沟道hemt器件与n沟道hemt器件具有相矛盾的iii-v族层的材料浓度和/或厚度。

在集成式hemt器件的一些实施例中,第一未掺杂的iii-v族层可设置在衬底之上,且障壁层可设置在第一未掺杂的iii-v族层之上。障壁层可包含iii-v族材料,例如(举例来说)氮化铟铝镓(indiumaluminumgalliumnitride)。在衬底的n沟道器件区上,可设置有n沟道器件,所述n沟道器件部分地包括位于障壁层之上的第二未掺杂的iii-v族层以及位于第二未掺杂的iii-v族层之上的第一掺杂的iii-v族层。在增强模式中,可沿着在障壁层与第一未掺杂的iii-v族层之间的界面处的第一异质结形成n沟道器件中的所期望的2deg。在侧向上位于n沟道器件区旁边的衬底的p沟道器件区上,可设置有p沟道器件,所述p沟道器件部分地包括位于障壁层之上的第三未掺杂的iii-v族层以及位于第三未掺杂的iii-v族层之上的第二掺杂的iii-v族层。在增强模式中,可沿着在第三未掺杂的iii-v族层与障壁层之间的界面处的第二异质结形成p沟道器件中的所期望的2dhg。

然而,为了优化n沟道器件的性能,障壁层的铟和/或铝的浓度以及障壁层的厚度可相对低,从而增加所期望的2deg的耗尽且有利于障壁层与上覆的接触件之间的良好欧姆接触(goodohmiccontact)。相反,为了优化p沟道器件的性能,障壁层的铟和/或铝的浓度以及障壁层的厚度可相对高,从而增加2dhg密度(即,降低薄片电阻率(loweringsheetresistivity))且防止2deg从第一异质结泄漏到p沟道器件的第二异质结。因此,由于n沟道器件与p沟道器件共享同一障壁层(具有单一厚度以及铟和/或铝的单一浓度),从而降低集成式hemt器件的整体性能。另外,n沟道器件的第一掺杂的iii-v族层可与p沟道器件的第二掺杂的iii-v族层同时形成,从而降低与形成集成式hemt器件相关联的成本及时间。然而,为了保持n沟道器件的增强模式,第一掺杂的iii-v族层的厚度相对高。此外,可通过调整第一掺杂的iii-v族层的厚度和/或掺杂浓度来设定n沟道器件的阈值电压。此外,为了保持第二掺杂的iii-v族层与上覆的接触件之间的良好欧姆接触,第二掺杂的iii-v族层的厚度相对低。因此,由于第一掺杂的iii-v族层与第二掺杂的iii-v族层同时形成,它们可包括相同的厚度和/或掺杂浓度,从而降低p沟道器件和/或n沟道器件的性能。

本公开的各种实施例提供一种为集成式hemt器件的形成方法及对应结构,为了设置在同一衬底上的n沟道器件及p沟道器件的性能,集成式hemt器件优化iii-v族层的厚度和/或材料浓度。在一些实施例中,在衬底之上形成下部未掺杂层,在下部未掺杂层之上形成第一障壁层,且在第一障壁层之上形成第一掺杂层。选择性地将第一掺杂层图案化,从而界定n沟道器件的第一掺杂层。随后,在第一障壁层之上选择性地形成第二障壁层,在第二障壁层之上选择性地形成上部未掺杂层,且在上部未掺杂层之上选择性地形成第二掺杂层,从而界定p沟道器件的膜层堆叠。为了n沟道器件的优化的性能,形成第一障壁层及第一掺杂层的厚度和/或材料浓度。此外,为了p沟道器件的优化的性能,形成第二障壁层及第二掺杂层的厚度和/或材料浓度。举例来说,第一障壁层的厚度相对低(例如,小于第二障壁层的厚度),从而增加期望的2deg的耗尽且有利于n沟道器件的良好欧姆接触。此外,第二障壁层的厚度相对高(例如,大于第一障壁层的厚度),从而增加2dhg密度(即,降低薄片电阻率)且防止2deg泄漏到p沟道器件的异质结。这继而会提高设置在同一衬底之上的n沟道器件及p沟道器件二者的性能。

图1a示出具有n沟道器件(n-channeldevice)108及p沟道器件(p-channeldevice)110的集成式hemt器件100a的一些实施例的剖视图。

集成式hemt器件100a包括上覆在衬底102上的第一未掺杂层(firstundopedlayer)104。在一些实施例中,第一未掺杂层104可例如是或包含二元iii-v族半导体材料(binaryiii-vsemiconductormaterial),例如(举例来说)氮化铝、氮化镓、氮化铟等。在又一些实施例中,衬底102可例如包含硅、碳化硅、蓝宝石、块状硅衬底、绝缘体上有硅(silicon-on-insulator,soi)衬底、或另一种合适的半导体衬底材料。在第一未掺杂层104上上覆有第一障壁层(firstbarrierlayer)106。在更又一些实施例中,第一障壁层106可包含iii-v族半导体材料,例如(举例来说)氮化铟铝镓(例如,inxalyga1-x-yn,其中x及y分别介于0到1的范围内)和/或具有厚度t1。

n沟道器件108设置在衬底102的n沟道器件区102a内。n沟道器件108可包括上覆在第一障壁层106上的第一掺杂层(firstdopedlayer)114。在第一障壁层106上上覆有多个第一接触件(firstcontact)112,且第一接触件112通过第一掺杂层114彼此间隔开。另外,在第一掺杂层114上上覆有第一栅极电极116,且第一栅极电极116设置在介电结构128内。在一些实施例中,第一掺杂层114可包含与第一未掺杂层104相同的材料。然而,第一掺杂层114包含第一掺杂类型(例如,p型)。在又一些实施例中,第一掺杂层114可例如是或包含二元iii-v族半导体材料,例如(举例来说)具有第一掺杂类型的氮化铝、氮化镓、氮化铟等。此外,在一些实施例中,第一掺杂层114的厚度tn1大于第一障壁层106的厚度t1。

在增强模式中,可沿着在第一未掺杂层104与第一障壁层106之间的界面处的第一异质结(firstheterojunction)111形成二维电子气体(2deg)。在一些实施例中,第一异质结111可由于第一未掺杂层104与第一障壁层106之间的带隙差异而形成。在一些实施例中,第一障壁层106的厚度t1相对薄的且有利于沿着第一异质结111形成2deg。在一些实施例中,厚度t1例如小于大约35纳米(nanometer)、或者另一合适的值。另外,沿着第一异质结111的2deg形成可取决于第一障壁层106内的多个元素的浓度。举例来说,第一障壁层106内的铟和/或铝的浓度可相对低,以增强沿着第一异质结111的2deg形成。此外,由于第一障壁层106的厚度t1及第一障壁层106中的铟和/或铝的浓度相对低,因此可在第一接触件112与第一障壁层106之间形成良好接触(例如欧姆接触)。在一些实施例中,第一掺杂层114的厚度tn1相对大,使得沿着第一异质结111的2deg的流动和/或形成增加。另外,可调整第一掺杂层114的厚度tn1和/或掺杂浓度,以设定n沟道器件108的阈值电压。因此,在一些实施例中,第一障壁层106的厚度t1、第一障壁层106中每一元素的浓度、第一掺杂层114的厚度tn1、和/或第一掺杂层114的掺杂浓度可被设计成使得导带在第一障壁层106与第一掺杂层114之间的界面处低于费米能级,以形成2deg,同时形成与第一接触件112的良好接触(例如欧姆接触)。这会部分地提高n沟道器件108的性能。

p沟道器件110设置在衬底102的p沟道器件区102b内,其中p沟道器件区102b在侧向上与n沟道器件区102a相邻。p沟道器件110可包括上覆在第一障壁层106上的第二障壁层(secondbarrierlayer)118、上覆在第二障壁层118上的第二未掺杂层(secondundopedlayer)120、以及上覆在第二未掺杂层120上的第二掺杂层(seconddopedlayer)122。在一些实施例中,第二障壁层118可包含iii-v族半导体材料,例如(举例来说)氮化铟铝镓(例如inaalbga1-a-bn,其中a及b分别处于0到1的范围内)和/或具有厚度t2。在一些实施例中,a b=1,且a可处于0到1的范围内。在一些实施例中,第一障壁层106的厚度t1小于第二障壁层118的厚度t2。在又一些实施例中,第二障壁层118内的铟及铝的浓度大于第一障壁层106内的铟及铝的浓度(例如,a大于x、b大于y、和/或a b大于x y)。因此,在各种实施例中,第二障壁层118内的多个元素的浓度与第一障壁层106内的多个元素的浓度不同。在一些实施例中,第二未掺杂层120可例如是或包含二元iii-v族半导体材料,例如(举例来说)氮化铝、氮化镓、氮化铟等。在又一些实施例中,第二未掺杂层120可包含与第一未掺杂层104相同的材料和/或第二未掺杂层120的厚度可小于第一未掺杂层104的厚度。在一些实施例中,第二掺杂层122可包含与第二未掺杂层120相同的材料。然而,第二掺杂层122可包含第二掺杂类型(例如,p型)。在又一些实施例中,第二掺杂层122可例如是或包含二元iii-v族半导体材料,例如(举例来说)具有第一掺杂类型的氮化铝、氮化镓、氮化铟等。另外,在一些实施例中,第二掺杂层122的厚度tp1小于第二障壁层118的厚度t2和/或小于第一掺杂层114的厚度tn1。多个第二接触件(secondcontact)124各自上覆在设置在第二栅极电极126的相对侧上的第二掺杂层122的一段上。第二栅极电极126上覆在第二未掺杂层120上且设置在介电结构128内。

在增强模式中,可沿着在第二障壁层118与第二未掺杂层120之间的界面处的第二异质结(secondheterojunction)117形成二维空穴气体(2dhg)。在一些实施例中,由于第二障壁层118的厚度t2实质上是厚的,从而使得第二异质结117处的价带呈现出高于费米能级且与费米能级相交的峰,因此形成2dhg。此外,由于第二障壁层118内的多个元素的浓度,因此可沿着第二异质结117形成2dhg。此外,由于第二障壁层118的厚度t2和/或第二障壁层118内的每一元素的浓度实质上是厚的,因此沿着第二异质结117的2dhg的密度增加(从而减小薄片电阻)且可阻止来自第一异质结111的2deg穿行过实质上厚的第二障壁层118到达第二异质结117。另外,由于第二掺杂层122的厚度tp1实质上是薄的(例如,小于第一掺杂层114的厚度tn1),因此可在第二接触件124与第二掺杂层122之间形成良好接触(例如,欧姆接触)。因此,在一些实施例中,p沟道器件110可利用沿着第二异质结117的2dhg,而不受沿着第一异质结111形成的2deg的干扰,从而提高p沟道器件110的性能。因此,在一些实施例中,n沟道器件108与p沟道器件110可在优化两个器件的性能的同时集成在同一衬底102上。

图1b示出根据图1a所示集成式hemt器件100a的一些替代实施例的集成式hemt器件100b的一些实施例的剖视图,其中第二掺杂层122沿着第二未掺杂层120的顶表面连续地延伸。另外,第二栅极电极126设置在第二掺杂层122的顶表面上方且在侧向上位于第二接触件124之间。在此种实施例中,p沟道器件110可为耗尽模式器件,其中施加在第二栅极电极126与第二接触件124之间的电压(即阈值电压)造成p沟道器件110“关断”。

图2示出包括n沟道器件108及p沟道器件110的集成式hemt器件200的一些实施例的剖视图。

在衬底102与第一未掺杂层104之间设置有下部缓冲层(lowerbufferlayer)201。在一些实施例中,下部缓冲层201包含iii-v族半导体材料,例如(举例来说)氮化铝、氮化铟、氮化镓、氮化铝镓、前述材料的任意组合等。在又一些实施例中,下部缓冲层201可包括包含iii-v族半导体材料的单个层或各自包含iii-v族半导体材料的多层堆叠(所述多层堆叠中的每一层可包含不同的iii-v族半导体材料)。下部缓冲层201可例如用于补偿衬底102与上覆层(例如,第一未掺杂层104、第一障壁层106、第二障壁层118等)之间的晶格常数(latticeconstant)、晶体结构、热膨胀系数、或前述的任意组合的差异。

集成式hemt器件200包括嵌入介电结构128内的多个导通孔(conductivevia)202。在一些实施例中,介电结构128可例如是或包含二氧化硅、低介电常数(low-k)介电材料、极低介电常数(extremelow-k)介电材料、或另一种合适的介电材料。在又一些实施例中,导通孔202可例如是或包含氮化钛、氮化钽、铜、钨、铝、另一种合适的导电材料、或前述材料的任意组合。第一接触件112、第二接触件124、第一栅极电极116、及第二栅极电极126中的每一者可电耦合到导通孔202中的一者。在又一些实施例中,集成式hemt器件200的p沟道器件110可被配置成图1a的集成式hemt器件100a的p沟道器件110。导通孔202可耦合到电压源,以控制n沟道器件108及p沟道器件110的操作(例如,“接通”和/或“断开”)。在一些实施例中,可通过导通孔202在n沟道器件108和/或p沟道器件110两端施加高达20伏(volt)的电压。在其他实施例中,施加到n沟道器件108及p沟道器件110的电压偏压(voltagebias)可处于大约1伏到12伏的范围内。在又一些实施例中,第一栅极电极116可与第一掺杂层114(未示出)偏置开,使得介电结构128设置在第一栅极电极116的底表面与第一掺杂层114的顶表面之间。在又一些实施例中,隔离结构(isolationstructure)204可设置在n沟道器件108与p沟道器件110之间的第一障壁层106及第一未掺杂层104内。隔离结构204被配置成增加设置在n沟道器件区102a内的器件与设置在p沟道器件区102b内的器件之间的隔离。隔离结构204可例如被配置成浅沟槽隔离(shallowtrenchisolation,sti)结构、深沟槽隔离(deeptrenchisolation,dti)结构、或另一种合适的隔离结构。在又一些实施例中,隔离结构204可例如是或包含二氧化硅、氮化硅、碳化硅、另一种合适的介电材料、或前述材料的任意组合。

图3示出图1a、图1b或图2的n沟道器件区102a的一些实施例的剖视图300,其中多个n沟道器件302a至302n设置在n沟道器件区102a内。在一些实施例中,n沟道器件302a至302n可各自被配置成图1a、图1b或图2的n沟道器件108。

在各种实施例中,n沟道器件区102a可包括任意数目的n沟道器件302a至302n。在一些实施例中,隔离结构204连续地在侧向上包围每一n沟道器件302a至302n,以增强相邻器件之间的隔离。此外,每一n沟道器件302a至302n的第一掺杂层114的厚度tn1至厚度tnn和/或每一n沟道器件302a至302n的第一掺杂层114的掺杂浓度可彼此不同。可通过设定每一n沟道器件302a至302n的第一掺杂层114的厚度和/或掺杂浓度来设定每一n沟道器件302a至302n的阈值电压。在各种实施例中,n沟道器件302a至302n可被配置成增强模式器件或耗尽模式器件。在一些实施例中,可将阈值电压施加到每一n沟道器件302a至302n,以控制n沟道器件302a至302n的操作(例如,“接通”和/或“断开”)。在一些实施例中,例如,随着n沟道器件的第一掺杂层114的厚度增加,n沟道器件的阈值电压增加。在又一些实施例中,随着第一掺杂层114中的第一掺杂类型(例如,p型)的掺杂浓度增加,n沟道器件的阈值电压增加。

在各种实施例中,n沟道器件(又称第一n沟道器件)302a的第一掺杂层114的厚度tn1小于n沟道器件(又称第二n沟道器件)302b的第一掺杂层114的厚度tn2,且第二n沟道器件302b的第一掺杂层114的厚度tn2小于n沟道器件(又称第n个n沟道器件)302n的第一掺杂层114的厚度tnn。在又一些实施例中,第一n沟道器件302a的第一掺杂层114的第一掺杂浓度小于第二n沟道器件302b的第一掺杂层114的第二掺杂浓度,且第二n沟道器件302b的第一掺杂层114的第二掺杂浓度小于第n个n沟道器件302n的第一掺杂层114的第三掺杂浓度。因此,在一些实施例中,第一n沟道器件302a的第一阈值电压小于第二n沟道器件302b的第二阈值电压,且第二n沟道器件302b的第二阈值电压小于第n个n沟道器件302n的第三阈值电压。因此,在一些实施例中,可对每一n沟道器件302a至302n的第一掺杂层114的厚度及掺杂浓度进行设计以设定每一n沟道器件302a至302n的阈值电压,使得阈值电压彼此不同。

图4示出图1a、图1b或图2的p沟道器件区102b的一些实施例的剖视图400,其中多个p沟道器件402a至402m设置在p沟道器件区102b内。在一些实施例中,p沟道器件402a至402m可各自被配置成图1a、图1b或图2的p沟道器件110。

在一些实施例中,p沟道器件区102b可包括任意数目的p沟道器件402a至402m。在一些实施例中,每一p沟道器件402a至402m的第二障壁层118的厚度tp1至厚度tpm和/或每一p沟道器件402a至402m的第二障壁层118内的多个元素的浓度可彼此不同。可通过调整每一p沟道器件402a至402m的第二障壁层118的厚度和/或元素的浓度来设定每一p沟道器件402a至402m的阈值电压。

在一些实施例中,p沟道器件(又称第一p沟道器件)402a的第二障壁层118可包含iii-v族半导体材料,例如(举例来说)氮化铟铝镓(例如,inaalbga1-a-bn,其中a及b分别处于0到1的范围内),其具有上述iii-v族半导体材料中的每一元素的第一浓度。在又一些实施例中,p沟道器件(又称第二p沟道器件)402b的第二障壁层118可包含iii-v族半导体材料(例如,incaldga1-c-dn,其中c及d分别处于0到1的范围内),其具有上述iii-v族半导体材料中的每一元素的第二浓度。在更又一些实施例中,p沟道器件(又称第m个p沟道器件)402m的第二障壁层118可包含iii-v族半导体材料(例如,inealfga1-e-fn,其中e及f分别处于0到1的范围内),其具有上述iii-v族半导体材料中的每一元素的第三浓度。在各种实施例中,第一浓度与第二浓度和/或第三浓度不同,且第二浓度与第一浓度和/或第三浓度不同(例如,a≠c≠e和/或b≠d≠f)。此外,在一些实施例中,随着第二障壁层118中铟/铝的浓度增加,p沟道器件的阈值电压降低。

另外,在各种实施例中,随着第二障壁层118的厚度tp1至厚度tpm减小,沿着第二异质结117的2dhg载流子密度减小,从而增大p沟道器件的阈值电压。在一些实施例中,第一p沟道器件402a的第一阈值电压大于第二p沟道器件402b的第二阈值电压,且第二p沟道器件402b的第二阈值电压大于第m个p沟道器件402m的第三阈值电压。因此,在一些实施例中,可对每一p沟道器件402a至402m的第二障壁层118的每一元素的浓度及第二障壁层118的厚度进行设计以设定每一p沟道器件402a至402m的阈值电压,使得阈值电压彼此不同。在一些实施例中,随着第二障壁层118的厚度tp1-m增加,第一异质结111与第二异质结117之间的隔离得到增加。

图5示出具有在侧向上与p沟道器件区102b相邻的n沟道器件区102a的集成式hemt器件500的一些实施例的剖视图。

在一些实施例中,n沟道器件区102a包括多个n沟道器件302a至302n。在一些实施例中,所述多个n沟道器件302a至302n如图3中所示及所述般配置,使得n沟道器件302a至302n可各自具有彼此不同的阈值电压。在又一些实施例中,p沟道器件区102b包括多个p沟道器件402a至402m。在一些实施例中,所述多个p沟道器件402a至402m如图4中所示及所述般配置,使得p沟道器件402a至402m可各自具有彼此不同的阈值电压。

图6到图11示出根据本公开的形成集成式hemt器件的方法的一些实施例的剖视图600到剖视图1100,集成式hemt器件具有在侧向上与p沟道器件相邻设置的n沟道器件。尽管图6到图11中所示的剖视图600到剖视图1100是参照一种方法进行阐述,但是应理解,图6到图11中所示的结构并不仅限于所述方法,而是可单独地独立于所述方法。尽管图6到图11被阐述为一系列动作,然而应理解,这些动作并不仅限于在其他实施例中可变更的动作的次序,且所公开的方法也适用于其他结构。在其他实施例中,可全部或部分省略所示和/或所述的一些动作。

如图6的剖视图600中所示,提供衬底102,且在衬底102之上沉积第一未掺杂层104。在一些实施例中,衬底102包含硅、蓝宝石或碳化硅。此外,衬底102可例如包含第一掺杂类型(例如,p型)。在又一些实施例中,第一未掺杂层104可例如是或包含iii-v族半导体材料、或iii-n族半导体材料(例如(举例来说)氮化铝、氮化铟、氮化镓等)。在第一未掺杂层104之上沉积厚度为t1的第一障壁层106。在一些实施例中,第一障壁层106可例如是或包含iii-v族半导体材料,例如(举例来说)氮化铟铝镓(例如,inxalyga1-x-yn,其中x及y分别处于0到1的范围内)。在一些实施例中,在第一障壁层106之上形成第一掺杂膜602。在又一些实施例中,第一掺杂膜602可包含与第一未掺杂层104相同的材料。然而,第一掺杂膜602包含第一掺杂类型(例如p型)。在又一些实施例中,第一掺杂膜602可例如是或包含iii-v族半导体材料,例如(举例来说)具有第一掺杂类型的氮化铝、氮化镓、氮化铟等。此外,在一些实施例中,第一掺杂膜602的厚度tn1大于第一障壁层106的厚度t1。

在一些实施例中,第一未掺杂层104、第一障壁层106和/或第一掺杂膜602可通过外延工艺(epitaxialprocess)和/或另一种形式的沉积工艺(例如,化学气相沉积(chemicalvapordeposition,cvd)、金属有机化学气相沉积(metalorganicchemicalvapordeposition,mo-cvd)、等离子体增强型化学气相沉积(plasmaenhancedchemicalvapordeposition,pe-cvd)、原子层沉积(atomiclayerdeposition,ald)、物理气相沉积(physicalvapordeposition,pvd)、溅镀(sputtering)、电子束/热蒸镀等(electronbean/thermalevaporation))来沉积。在又一些实施例中,形成第一掺杂膜602可包括执行选择性离子注入工艺(selectiveionimplantationprocess),其中掺杂剂(例如,硼)被选择性地注入到第一掺杂膜602中,使得第一掺杂膜602包含第一掺杂类型(p型)。

如图7的剖视图700中所示,对第一掺杂膜602(图6)执行刻蚀工艺,从而在衬底102的n沟道器件区102a内界定第一掺杂层114。在一些实施例中,第一掺杂层114的厚度tn1大于第一障壁层106的厚度t1。在又一些实施例中,刻蚀工艺包括:在第一掺杂膜602(图6)之上形成遮蔽层(maskinglayer);将第一掺杂膜602(图6)的未遮蔽区暴露到一种或多种刻蚀剂,从而界定第一掺杂层114;以及执行移除工艺以移除遮蔽层。在一些实施例中,刻蚀工艺是以如下方式执行:在侧向上与第一掺杂层114偏置开的区中移除第一障壁层106的至少一部分。在此种实施例中,直接位于第一掺杂层114之下的第一障壁层106的厚度t1大于在侧向上与第一掺杂层114偏置开的第一障壁层106的多个段的厚度。在一些实施例中,刻蚀工艺可包括执行湿式刻蚀和/或干式刻蚀。

在更又一些实施例中,可在第一障壁层106及第一掺杂层114之上形成另一遮蔽层(未示出)。所述另一遮蔽层包括暴露出第一障壁层106的上表面的开口。开口在侧向上与第一掺杂层114偏置开且在侧向上设置在n沟道器件区102a内。随后,可执行选择性外延生长工艺,以在所述另一遮蔽层的开口内选择性地沉积另一掺杂层(未示出),使得所述另一掺杂层具有比第一掺杂层114大的厚度和/或大的掺杂浓度。在此种实施例中,第一掺杂层114可与第一n沟道器件302a(图3)的第一掺杂层114对应,且所述另一掺杂层可与第二n沟道器件302b(图3)的第一掺杂层114对应。在又一些实施例中,可根据需要将前述工艺重复多次,以在n沟道器件区102a内形成任意数目的掺杂层(即,任意数目的n沟道器件)。选择性外延生长工艺可为外延工艺或另一种形式的沉积工艺(例如,化学气相沉积(cvd)、金属有机化学气相沉积(mo-cvd)、等离子体增强型化学气相沉积(pe-cvd)、原子层沉积(ald)、物理气相沉积(pvd)、溅镀、电子束/热蒸镀等)。

如图8的剖视图800中所示,在衬底102的n沟道器件区102a之上形成遮蔽层802且遮蔽层802在衬底102的p沟道器件区102b的至少一部分之上延伸。由于n沟道器件区102a及p沟道器件区102b是同一衬底102的一部分,因此衬底102的n沟道器件区102a可在侧向上位于衬底102的p沟道器件区102b的旁边且与衬底102的p沟道器件区102b连续地连接。遮蔽层802包括p沟道器件区102b内的相对的侧壁,所述相对的侧壁界定开口804且暴露出第一障壁层106的上表面。在一些实施例中,遮蔽层802可例如是或包含感光性材料、硬掩模材料、氮化硅、碳化硅、另一种合适的掩模材料、或前述材料的任意组合。

如图9的剖视图900中所示,在由遮蔽层802界定的开口804(图8)内在第一障壁层106之上形成膜层堆叠(astackoflayers)902。在一些实施例中,膜层堆叠902包括与第一障壁层106直接接触的第二障壁层118、接触第二障壁层118的第二未掺杂层120、以及接触第二未掺杂层120的第二掺杂层122。在又一些实施例中,第二障壁层118、第二未掺杂层120、和/或第二掺杂层122可各自通过选择性外延生长工艺形成。选择性外延生长工艺可为外延工艺或另一种形式的沉积工艺(例如,cvd、mo-cvd、pe-cvd、ald、pvd、溅镀、电子束/热蒸镀等)。选择性外延生长工艺可对第一障壁层106及膜层堆叠902内的层具有选择性,例如由于第一障壁层106可为晶体材料,因此第二障壁层118直接接触第一障壁层106。由于遮蔽层802是非晶材料,因此选择性外延生长工艺可防止膜层堆叠902内的层形成在遮蔽层802上。

在一些实施例中,第二障壁层118可包含iii-v族半导体材料,例如(举例来说)氮化铟铝镓(例如inaalbga1-a-bn,其中a及b分别处于0到1的范围内)和/或具有厚度t2。在一些实施例中,第一障壁层106的厚度t1小于第二障壁层118的厚度t2。在又一些实施例中,第二障壁层118内的铟及铝的浓度大于第一障壁层106内的铟及铝的浓度(例如,a大于x、b大于y、和/或a b大于x y)。因此,在各种实施例中,第二障壁层118内的元素的浓度与第一障壁层106内的元素的浓度不同。在一些实施例中,第二未掺杂层120可例如是或包含iii-v族半导体材料,例如(举例来说)氮化铝、氮化镓、氮化铟等。在又一些实施例中,第二未掺杂层120可包含与第一未掺杂层104相同的材料。在一些实施例中,第二掺杂层122可包含与第二未掺杂层120相同的材料。然而,第二掺杂层122可包含第二掺杂类型(例如,p型)。在又一些实施例中,第二掺杂层122可例如是或包含iii-v族半导体材料,例如(举例来说)具有第一掺杂类型的氮化铝、氮化镓、氮化铟等。另外,在一些实施例中,第二掺杂层122的厚度tp1小于第二障壁层118的厚度t2和/或小于第一掺杂层114的厚度tn1。在又一些实施例中,可执行移除工艺来移除遮蔽层802(未示出)。在又一些实施例中,形成第二掺杂层122可包括执行选择性离子注入工艺,其中掺杂剂(例如,硼)被选择性地注入到第二掺杂层122中,使得第二掺杂层122包含第一掺杂类型(p型)。

在更又一些实施例中,在移除遮蔽层802之后,可在n沟道器件区102a及膜层堆叠902之上形成第二遮蔽层(未示出)。第二遮蔽层包括暴露出第一障壁层106的上表面的开口(未示出)。所述开口在侧向上与膜层堆叠902偏置开且在侧向上设置在p沟道器件区102b内。随后,可在第二遮蔽层的开口内通过一个或多个选择性外延生长工艺形成另一膜层堆叠(未示出),使得所述另一膜层堆叠的第二障壁层(未示出)具有比膜层堆叠902的第二障壁层118大的厚度和/或不同的元素的浓度(例如,更高的铟和/或铝的浓度)。在一些实施例中,膜层堆叠902可与图4的第一p沟道器件402a的层对应,且所述另一膜层堆叠可与图4的第二p沟道器件402b的层对应。在又一些实施例中,可根据需要将前述过程重复多次,以在p沟道器件区102b内形成任意数目的膜层堆叠(即,任意数目的p沟道器件)。

如图10的剖视图1000中所示,在第一障壁层106之上形成第一接触件112,且在第二掺杂层122之上形成第二接触件124。在一些实施例中,用于形成第一接触件112及第二接触件124的工艺可包括:在n沟道器件区102a及p沟道器件区102b之上沉积(例如,通过cvd、ald、物理气相沉积(pvd)、溅镀、无电镀覆、电镀、或另一种合适的沉积或生长工艺)导电层(例如,包含钛、铝、铜、钨、另一种合适的导电材料、或前述材料的任意组合);在导电层之上形成遮蔽层(未示出);根据遮蔽层将导电层图案化,从而界定第一接触件112及第二接触件124;以及执行移除工艺以移除遮蔽层。

此外,如图10的剖视图1000中所示,在第一掺杂层114之上形成第一栅极电极116且在第二掺杂层122之上形成第二栅极电极126,从而分别界定n沟道器件108及p沟道器件110。在一些实施例中,用于形成第一栅极电极116及第二栅极电极126的工艺可包括:在n沟道器件区102a及p沟道器件区102b之上形成介电层1002;将介电层1002图案化以在第一掺杂层114及第二掺杂层122之上界定多个栅极电极开口;在介电层1002之上沉积栅极层(例如,包含氮化钛、镍、钨、钛、铂、另一种合适的导电材料、或前述材料的任意组合),使得栅极层填充栅极电极开口;以及将栅极层图案化,从而界定第一栅极电极116及第二栅极电极126。

如图11的剖视图1100中所示,在n沟道器件108及p沟道器件110之上形成介电结构128。随后,在介电结构128内且在第一接触件112、第二接触件124、第一栅极电极116及第二栅极电极126之上形成多个导通孔202。在一些实施例中,介电结构128可例如通过cvd、pvd、ald、或另一种合适的生长或沉积工艺来沉积。在又一些实施例中,介电结构128可例如是或包含二氧化硅、低介电常数介电材料、极低介电常数介电材料、或另一种合适的介电材料。在又一些实施例中,导通孔202可通过单镶嵌工艺(singledamasceneprocess)形成。另外,在各种实施例中,导通孔202可例如是或包含铜、铝、钨、氮化钛、氮化钽、另一种合适的导电材料、或前述材料的任意组合。在更又一些实施例中,介电层1002(图10)可为介电结构128的至少一部分。

图12示出形成在同一衬底上且包括n沟道器件及p沟道器件的集成式hemt器件的方法1200的一些实施例的流程图。

尽管方法1200在以下被示出及阐述为一系列动作或事件,然而应理解,这些动作或事件的示出次序不应被解释为具有限制性意义。举例来说,某些动作可以不同的次序发生,和/或可与除本文中所示和/或所述的动作或事件之外的其他动作或事件同时发生。另外,在实施本文说明的一个或多个方面或实施例时可能并非需要所有所示动作。此外,本文中所绘示的动作中的一个或多个动作可在一个或多个单独的动作和/或阶段中施行。

在动作1202处,在衬底之上沉积第一未掺杂层。

在动作1204处,在第一未掺杂层之上沉积第一障壁层。

在动作1206处,在第一障壁层之上沉积第一掺杂膜。图6示出与动作1202、动作1204及动作1206对应的一些实施例的剖视图600。

在动作1208处,将第一掺杂膜图案化,从而在第一障壁层之上界定第一掺杂层。第一掺杂层在侧向上设置在衬底的n沟道器件区内。图7示出与动作1208对应的一些实施例的剖视图700。

在动作1210处,在n沟道器件区之上形成遮蔽层,其中遮蔽层包括在衬底的p沟道器件区内界定开口的多个侧壁。p沟道器件区在侧向上与n沟道器件区相邻。图8示出与动作1210对应的一些实施例的剖视图800。

在动作1212处,在开口内选择性地生长膜层堆叠。所述膜层堆叠包括第二障壁层、第二掺杂层及位于第二障壁层与第二掺杂层之间的第二未掺杂层。第二障壁层接触第一障壁层。图9示出与动作1212对应的一些实施例的剖视图900。

在动作1214处,在第一障壁层上形成多个第一接触件。

在动作1216处,在第二掺杂层上形成多个第二接触件。

在动作1218处,在第一掺杂层上形成第一栅极电极,且第一栅极电极在侧向上与第一接触件之间间隔开。

在动作1220处,在第二掺杂层之上形成第二栅极电极,且第二栅极电极在侧向上与第二接触件之间间隔开。图10示出与动作1214、动作1216、动作1218及动作1220对应的一些实施例的剖视图1000。

因此,在一些实施例中,本公开涉及在同一衬底上包括n沟道器件及p沟道器件的集成式hemt器件,其中n沟道器件包括第一障壁层且p沟道器件包括比第一障壁层厚的第二障壁层。

在一些实施例中,本公开提供一种集成芯片,所述集成芯片包括:第一未掺杂层,上覆在衬底上;第一障壁层,上覆在所述第一未掺杂层上,其中所述第一障壁层具有第一厚度;第一掺杂层,上覆在所述第一障壁层上且在侧向上设置在所述衬底的n沟道器件区内;第二障壁层,上覆在所述第一障壁层上且设置在侧向上与所述n沟道器件区相邻的p沟道器件区内,其中所述第二障壁层具有比所述第一厚度大的第二厚度;第二未掺杂层,上覆在所述第二障壁层上;以及第二掺杂层,上覆在所述第二未掺杂层上,其中所述第二未掺杂层及所述第二掺杂层设置在所述p沟道器件区内。

在一些实施例中,在所述的集成芯片中,其中所述第二掺杂层比所述第一掺杂层薄。在一些实施例中,在所述的集成芯片中,其中所述第一障壁层与所述第二障壁层包含相同的iii-v族半导体材料,其中所述第一障壁层包含所述iii-v族半导体材料中的多个元素的第一浓度且所述第二障壁层包含所述iii-v族半导体材料中的多个元素的第二浓度,所述第二浓度与所述第一浓度不同。在一些实施例中,在所述的集成芯片中,其中所述iii-v族半导体材料是氮化铟铝镓,其中所述第一障壁层中的铟和/或铝的浓度小于所述第二障壁层中的铟和/或铝的浓度。在一些实施例中,在所述的集成芯片中,其中所述第二障壁层直接接触所述第一障壁层。在一些实施例中,在所述的集成芯片中,其中所述第二未掺杂层比所述第一未掺杂层薄。在一些实施例中,所述的集成芯片还包括第一栅极电极,上覆在所述第一掺杂层上;以及第二栅极电极,上覆在所述第二未掺杂层上。在一些实施例中,在所述的集成芯片中,其中所述第二掺杂层包括设置在所述第二栅极电极的相对侧上的第一段及第二段,其中所述第二栅极电极的底表面设置在所述第二掺杂层的顶表面之下。

在一些实施例中,本公开提供一种集成芯片,所述集成芯片包括:衬底,具有在侧向上位于p沟道器件区旁边的n沟道器件区;第一未掺杂层,上覆在所述衬底上;第一n沟道器件,设置在所述n沟道器件区内,其中所述第一n沟道器件包括第一障壁层、第一掺杂层及上覆在所述第一掺杂层上的第一栅极电极,其中所述第一掺杂层接触所述第一障壁层;第一p沟道器件,设置在所述p沟道器件区内,其中所述第一p沟道器件包括第二障壁层、第二未掺杂层、第二掺杂层及上覆在所述第二掺杂层上的第二栅极电极,其中所述第二障壁层直接接触所述第一障壁层,且其中所述第二未掺杂层设置在所述第二障壁层与所述第二掺杂层之间;且其中所述第一障壁层包含具有多个元素的第一浓度的iii-v族半导体材料且所述第二障壁层包含具有多个元素的第二浓度的所述iii-v族半导体材料,所述多个元素的第二浓度与所述多个元素的第一浓度不同。

在一些实施例中,在所述的集成芯片中,其中所述第一障壁层比所述第二障壁层薄。在一些实施例中,在所述的集成芯片中,其中所述第一未掺杂层及所述第二未掺杂层包含二元iii-v族半导体材料,其中所述第一掺杂层及所述第二掺杂层分别包含具有第一掺杂类型的所述二元iii-v族半导体材料。在一些实施例中,在所述的集成芯片中,还包括第二n沟道器件,设置在所述n沟道器件区内,其中所述第二n沟道器件包括所述第一障壁层的一段、第三掺杂层及上覆在所述第三掺杂层上的第三栅极电极,其中所述第三掺杂层接触所述第一障壁层且以非零距离在侧向上与所述第一掺杂层偏置开。在一些实施例中,在所述的集成芯片中,其中所述第一掺杂层包含具有第一掺杂类型及第一掺杂浓度的iii-v族半导体材料,其中所述第三掺杂层包含具有所述第一掺杂类型及第二掺杂浓度的所述iii-v族半导体材料,其中所述第一掺杂浓度与所述第二掺杂浓度不同。在一些实施例中,在所述的集成芯片中,其中所述第三掺杂层比所述第一掺杂层厚。在一些实施例中,在所述的集成芯片中,还包括第二p沟道器件,设置在所述p沟道器件区内,其中所述第二p沟道器件包括第三障壁层、第三未掺杂层、第四掺杂层及上覆在所述第四掺杂层上的第四栅极电极,其中所述第三障壁层直接接触所述第一障壁层,且其中所述第三未掺杂层设置在所述第三障壁层与所述第四掺杂层之间。在一些实施例中,在所述的集成芯片中,其中所述第二障壁层包含具有多个元素的第一浓度的iii-v族半导体材料且所述第三障壁层包含具有多个元素的第二浓度的所述iii-v族半导体材料,所述多个元素的第二浓度与所述多个元素的第一浓度不同。在一些实施例中,在所述的集成芯片中,其中所述第三障壁层比所述第二障壁层厚。

在一些实施例中,本公开提供一种形成集成芯片的方法,所述方法包括:在衬底之上沉积第一未掺杂层,其中所述衬底包括在侧向上与p沟道器件区相邻的n沟道器件区;在所述第一未掺杂层之上沉积第一障壁层;在所述第一障壁层之上沉积第一掺杂膜;对所述第一掺杂膜执行第一图案化工艺,以在所述n沟道器件区内界定第一掺杂层,其中所述第一图案化工艺从所述p沟道器件区移除所述第一掺杂膜;在所述第一障壁层上及在所述p沟道器件区内选择性地形成膜层堆叠,其中所述膜层堆叠包括第二障壁层、第二未掺杂层及第二掺杂层;在所述第一掺杂层之上形成第一栅极电极;以及在所述第二未掺杂层之上形成第二栅极电极。

在一些实施例中,在所述的形成集成芯片的方法中,其中选择性地形成所述膜层堆叠包括在所述第一障壁层之上形成遮蔽层,使得所述遮蔽层包括相对的侧壁,所述相对的侧壁在所述p沟道器件区内界定开口;以及执行一次或多次选择性外延生长工艺,以在所述开口内形成所述膜层堆叠,使得所述第二障壁层直接接触所述第一障壁层。在一些实施例中,所述的形成集成芯片的方法还包括在所述第一障壁层上形成第一组的多个接触件,且所述第一组的多个接触件在侧向上与所述第一栅极电极间隔开;以及在所述第二掺杂层上形成第二组的多个接触件,且所述第二组的多个接触件在侧向上与所述第二栅极电极间隔开。

以上概述了若干实施例的特征,以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解,他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到,这些等效构造并不背离本公开的精神及范围,而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。


技术特征:

1.一种集成芯片,包括:

第一未掺杂层,上覆在衬底上;

第一障壁层,上覆在所述第一未掺杂层上,其中所述第一障壁层具有第一厚度;

第一掺杂层,上覆在所述第一障壁层上且在侧向上设置在所述衬底的n沟道器件区内;

第二障壁层,上覆在所述第一障壁层上且设置于在侧向上与所述n沟道器件区相邻的p沟道器件区内,其中所述第二障壁层具有比所述第一厚度大的第二厚度;

第二未掺杂层,上覆在所述第二障壁层上;以及

第二掺杂层,上覆在所述第二未掺杂层上,其中所述第二未掺杂层及所述第二掺杂层设置在所述p沟道器件区内。

2.根据权利要求1所述的集成芯片,其中所述第二掺杂层比所述第一掺杂层薄。

3.根据权利要求1所述的集成芯片,其中所述第一障壁层与所述第二障壁层包含相同的iii-v族半导体材料,其中所述第一障壁层包含所述iii-v族半导体材料中的多个元素的第一浓度且所述第二障壁层包含所述iii-v族半导体材料中的多个元素的第二浓度,所述第二浓度与所述第一浓度不同。

4.根据权利要求1所述的集成芯片,其中所述第二未掺杂层比所述第一未掺杂层薄。

5.根据权利要求1所述的集成芯片,还包括:

第一栅极电极,上覆在所述第一掺杂层上;以及

第二栅极电极,上覆在所述第二未掺杂层上。

6.一种集成芯片,包括:

衬底,具有在侧向上位于p沟道器件区旁边的n沟道器件区;

第一未掺杂层,上覆在所述衬底上;

第一n沟道器件,设置在所述n沟道器件区内,其中所述第一n沟道器件包括第一障壁层、第一掺杂层及上覆在所述第一掺杂层上的第一栅极电极,其中所述第一掺杂层接触所述第一障壁层;

第一p沟道器件,设置在所述p沟道器件区内,其中所述第一p沟道器件包括第二障壁层、第二未掺杂层、第二掺杂层及上覆在所述第二掺杂层上的第二栅极电极,其中所述第二障壁层直接接触所述第一障壁层,且其中所述第二未掺杂层设置在所述第二障壁层与所述第二掺杂层之间;且

其中所述第一障壁层包含具有多个元素的第一浓度的iii-v族半导体材料且所述第二障壁层包含具有多个元素的第二浓度的所述iii-v族半导体材料,所述多个元素的第二浓度与所述多个元素的第一浓度不同。

7.根据权利要求6所述的集成芯片,还包括:

第二n沟道器件,设置在所述n沟道器件区内,其中所述第二n沟道器件包括所述第一障壁层的一段、第三掺杂层及上覆在所述第三掺杂层上的第三栅极电极,其中所述第三掺杂层接触所述第一障壁层且以非零距离在侧向上与所述第一掺杂层偏置开。

8.根据权利要求6所述的集成芯片,还包括:

第二p沟道器件,设置在所述p沟道器件区内,其中所述第二p沟道器件包括第三障壁层、第三未掺杂层、第四掺杂层及上覆在所述第四掺杂层上的第四栅极电极,其中所述第三障壁层直接接触所述第一障壁层,且其中所述第三未掺杂层设置在所述第三障壁层与所述第四掺杂层之间。

9.一种形成集成芯片的方法,包括:

在衬底之上沉积第一未掺杂层,其中所述衬底包括在侧向上与p沟道器件区相邻的n沟道器件区;

在所述第一未掺杂层之上沉积第一障壁层;

在所述第一障壁层之上沉积第一掺杂膜;

对所述第一掺杂膜执行第一图案化工艺,以在所述n沟道器件区内界定第一掺杂层,其中所述第一图案化工艺从所述p沟道器件区移除所述第一掺杂膜;

在所述第一障壁层上及在所述p沟道器件区内选择性地形成膜层堆叠,其中所述膜层堆叠包括第二障壁层、第二未掺杂层及第二掺杂层;

在所述第一掺杂层之上形成第一栅极电极;以及

在所述第二未掺杂层之上形成第二栅极电极。

10.根据权利要求9所述的方法,还包括:

在所述第一障壁层上形成第一组的多个接触件,且所述第一组的多个接触件在侧向上与所述第一栅极电极间隔开;以及

在所述第二掺杂层上形成第二组的多个接触件,且所述第二组的多个接触件在侧向上与所述第二栅极电极间隔开。

技术总结
本揭露实施例是有关于一种集成芯片及其制造方法。本公开的各种实施例涉及一种集成芯片,所述集成芯片包括:第一未掺杂层,上覆在衬底上。第一障壁层上覆在第一未掺杂层上且具有第一厚度。第一掺杂层上覆在第一障壁层上且于侧向上设置在衬底的n沟道器件区内。第二障壁层上覆在第一障壁层上且设置在于侧向上与n沟道器件区相邻的p沟道器件区内。第二障壁层具有比第一厚度大的第二厚度。第二未掺杂层上覆在第二障壁层上。第二掺杂层上覆在第二未掺杂层上。第二未掺杂层及第二掺杂层设置在p沟道器件区内。

技术研发人员:关文豪;姚福伟;蔡俊琳;余俊磊;张庭辅
受保护的技术使用者:台湾积体电路制造股份有限公司
技术研发日:2020.11.05
技术公布日:2021.08.03

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