相关申请的交叉引用
该申请要求于2020年1月30日提交的韩国专利申请no.10-2020-0011060的优先权，该申请的公开内容以引用方式全文并入本文中。
本发明涉及半导体装置及其制造方法。
背景技术：
传统上已经将包括磁盘的硬盘驱动器(hdd)用作电子系统(诸如，计算机系统)的数据存储装置。随着半导体技术和便携式装置的发展，硬盘驱动器逐渐被包括非易失性存储器(诸如，闪速存储器(例如，nand型闪速存储器)的固态驱动器(ssd)装置所取代。
与硬盘驱动器相比，固态驱动器装置产生的更少的热量和噪声。此外，与硬盘驱动器相比，固态驱动器装置可以具有更快的访问速率、更高的集成度以及更高的抗外部冲击稳定性。此外，固态驱动器装置的数据传输速率可以比硬盘驱动器的数据传输速率快。
固态驱动装置可以包括多个非易失性存储器芯片和多个通道，其中每个通道连接到一个或多个非易失性存储器芯片。随着固态驱动器装置的存储容量增加，连接到多个通道中的每一个的多个非易失性存储器芯片的数量增加。然而，当许多非易失性存储器芯片连接到同一通道时，这些非易失性芯片中的一些可能在增加延迟并降低产品密度的距离处连接到存储器控制器。
技术实现要素：
本发明构思的至少一个示例性实施例提供了一种半导体封装件，在该半导体封装件中，在衬底内部形成有外部信号(例如，控制信号)被分叉的点，在衬底上放置有用于接收分叉出的信号的非易失性存储器芯片。
本发明构思的至少一个示例性实施例还提供了一种用于制造半导体封装件的方法，在该半导体封装件中，在衬底内部形成有外部信号(例如，控制信号)被分叉的点，在衬底上放置有用于接收分叉出的信号的非易失性存储器芯片。
根据本发明构思的示例性实施例，提供了一种半导体封装件，该半导体封装件包括：衬底；第一缓冲器芯片和第二缓冲器芯片，其位于衬底的上部上；多个非易失性存储器芯片，其位于衬底的上部上，并且包括第一非易失性存储器芯片和第二非易失性存储器芯片，第一非易失性存储器芯片电连接至第一缓冲器芯片，第二非易失性存储器芯片电连接至第二缓冲器芯片；多个外部连接端子，其连接至衬底的下部；以及再布线图案，其位于衬底内部。再布线图案被配置为将通过多个外部连接端子中的一个外部连接端子接收的外部电信号分叉为第一信号和第二信号，将第一信号发送至第一缓冲器芯片，并且将第二信号发送至第二缓冲器芯片。
根据本发明构思的示例性实施例，提供了一种半导体封装件，该半导体封装件包括：控制器，其发送包括第一通道信号和第二通道信号的控制信号；以及接收第一通道信号的第一子非易失性存储器封装件和接收第二通道信号的第二子非易失性存储器封装件，其中，第一子非易失性存储器封装件和第二子非易失性存储器封装件位于单个衬底上，并且在衬底中从控制信号分叉出第一通道信号和第二通道信号。
根据本发明构思的示例性实施例，提供了一种半导体封装件，该半导体封装件包括：衬底；第一缓冲器焊盘和第二缓冲器焊盘，其位于衬底的上部上；第一缓冲器芯片和第二缓冲器芯片，其电连接至第一缓冲器焊盘和第二缓冲器焊盘中的每一个；多个非易失性存储器芯片，其位于衬底的上部上，并且包括第一非易失性存储器芯片和第二非易失性存储器芯片，第一非易失性存储器芯片电连接至第一缓冲器芯片，第二非易失性存储器芯片电连接至第二缓冲器芯片；多个外部连接端子，其连接至衬底的下部；控制器，其将包括第一通道信号和第二通道信号的控制信号发送至多个外部连接端子中的一个外部连接端子；以及再布线图案，其位于衬底内部，将控制信号分叉为第一通道信号和第二通道信号，将第一通道信号发送至第一缓冲器芯片，并且将第二通道信号发送至第二缓冲器芯片。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思将变得更加清楚，在附图中：
图1是示出根据本发明构思的示例性实施例的包括半导体封装件的存储系统的示例性框图。
图2是示出根据本发明构思的示例性实施例的包括半导体封装件的存储装置的示例性框图。
图3是示出根据本发明构思的示例性实施例的包括半导体封装件的存储装置中的存储器单元阵列的示例性电路图。
图4是示出根据本发明构思的示例性实施例的半导体封装件的示例图。
图5是沿着线a-a’截取的根据示例性实施例的图4的半导体封装件的剖视图。
图6是沿着线b-b’截取的根据示例性实施例的图4的半导体封装件的剖视图。
图7至图12是示出根据本发明构思的一些示例性实施例的其它半导体封装件的示意图。
图13至图14是用于说明根据本发明构思的示例性实施例的用于制造半导体封装件的方法的中间步骤的示例图。
具体实施方式
图1是示出根据本发明构思的示例性实施例的包括半导体封装件的存储系统的示例性框图。
参照图1，存储系统1000a包括主机1100(例如，主机装置)和存储装置1200。
根据一些实施例，存储装置1200包括多个非易失性存储器封装件(nvmpkg)100-1、100-2至100-n和控制器200(例如，控制电路)。多个非易失性存储器封装件100-1、100-2至100-n可用作存储装置1200的存储媒介。多个非易失性存储器封装件100-1、100-2至100-n中的每一个可包括多个非易失性存储器芯片。在示例性实施例中，多个非易失性存储器芯片中的每一个包括闪速存储器装置。
控制器200可通过多个通道ch1至chn连接至多个非易失性存储器封装件100-1、100-2至100-n中的每一个。例如，第一非易失性存储器封装件100-1可通过第一通道ch1连接至控制器200。第一非易失性存储器封装件100-1可包括多个子非易失性存储器封装件。每个子非易失性存储器封装件可包括多个非易失性存储器芯片。将通过图4详细描述这一点。
控制器200可通过信号连接器210将信号sgl发送至主机1100和从主机1100接收信号sgl。在一些实施例中，信号sgl可包括命令、地址和数据。根据主机1100的命令，控制器200可将数据写入至多个非易失性存储器封装件100-1、100-2至100-n，或者可从多个非易失性存储器封装件100-1、100-2至100-n中读取数据。
根据一些实施例的存储装置1200还可包括辅助电源300。辅助电源300可通过电力连接器310从主机1100接收电力pwr的输入，并且可将电力供应至控制器200。
在根据一些实施例的存储装置1200中，辅助电源300可位于存储装置1200内，或者可位于存储装置1200外。例如，辅助电源300可位于母板上，并且可将辅助电力提供至存储装置1200。辅助电源300可从控制器200接收存储装置1200的状态，并且可传输电力。
根据一些实施例的多个非易失性存储器封装件100-1、100-2至100-n和控制器200可位于同一印刷电路板(pcb)上。在示例性实施例中，多个非易失性存储器封装件100-1、100-2至100-n和控制器200通过形成在印刷电路板上的布线彼此连接。
图2是示出根据本发明构思的示例性实施例的包括半导体封装件的存储装置的示例性框图。
参照图2，根据本发明构思的示例性实施例的存储装置400包括存储器单元阵列410、地址解码器420(例如，解码器电路)、页缓冲器电路430、数据输入/输出(i/o)电路440、电压生成器450和控制电路460。
图3是示出根据本发明构思的示例性实施例的包括半导体封装件的存储装置中的存储器单元阵列的示例性电路图。
存储器单元阵列410可通过串选择线ssl、多条字线wl和地选择线gsl连接至地址解码器420。此外，存储器单元阵列410可通过多条位线bl连接至页缓冲器电路430。存储器单元阵列410可包括连接至多条字线wl和多条位线bl的多个存储器单元。
在一些实施例中，存储器单元阵列410可以是在衬底上形成为三维结构(或者竖直结构)的三维存储器单元阵列。在这种情况下，存储器单元阵列410可包括竖直存储器单元串，竖直存储器单元串包括通过堆叠在彼此上形成的多个存储器单元。然而，本发明构思的实施例不限于此，并且存储器单元阵列410可以是在衬底上形成为二维结构(或者水平结构)的二维存储器单元阵列。
将参照图3详细描述存储器单元阵列410。存储器单元阵列410可包括连接在位线bl1至bl3与共源极线csl之间的多个存储器单元串ns11至ns33。多个存储器单元串ns11至ns33中的每一个可包括串选择晶体管sst、多个存储器单元mc1、mc2、……、mc8和地选择晶体管gst。虽然图3示出了多个存储器单元串ns11至ns33中的每一个包括八个存储器单元mc1至mc8，但是存储器单元的数量和类型不限于此。
串选择晶体管sst可连接至对应的串选择线ssl。多个存储器单元mc1、mc2、……、mc8中的每一个可连接至对应的字线wl1、wl2、……、wl8。地选择晶体管gst可连接至对应的地选择线gsl1至gsl3中的一条。串选择晶体管sst可连接至位线bl1至bl3中的对应的一条，并且地选择晶体管gst可连接至共源极线csl。虽然图3示出了存储器单元阵列410连接至八条字线wl1至wl8和三条位线bl1至bl3，但是本发明构思的实施例不限于此。
再参照图1和图2，控制电路460可从控制器200接收命令信号cmd和地址信号addr，并且可基于命令信号cmd和地址信号addr控制存储器单元阵列410的编程操作、读取操作或擦除操作。
例如，控制电路460可基于命令信号cmd生成用于控制电压生成器450的控制信号con，并且可基于地址信号addr生成行地址r_addr和列地址c_addr。控制电路460可将行地址r_addr提供至地址解码器420，并且可将列地址c_addr提供至数据i/o电路440。
地址解码器420可通过串选择线ssl、多条字线wl和地选择线gsl连接至存储器单元阵列410。在编程操作和读取操作时，地址解码器420可基于从控制电路460提供的行地址r_addr将多条字线wl中的一条确定为选择字线，并且可将多条字线wl中的除选择字线(或选择的字线)之外的其余字线确定为未选择字线。
电压生成器450可基于从控制电路460提供的控制信号con生成存储装置1200的操作所需的字线电压vwl。从电压生成器450生成的字线电压vwl可通过地址解码器420被施加至多条字线wl。
在编程操作时，电压生成器450可生成编程电压和编程越过电压。编程电压可通过地址解码器420被施加至选择字线，并且编程越过电压可通过地址解码器420被施加至未选择字线。
此外，在读取操作时，电压生成器450可生成读取电压和读取越过电压。读取电压可通过地址解码器420被施加至选择字线，并且读取越过电压可通过地址解码器420被施加至未选择字线。
页缓冲器电路430可通过多条位线bl连接至存储器单元阵列410。
页缓冲器电路430可包括多个页缓冲器。在一些实施例中，位线bl中的一条位线可连接至一个页缓冲器。不限于此，在一些实施例中，位线bl中的两条或更多条位线可连接至一个页缓冲器。
页缓冲器电路430可在编程操作时临时存储将被编程在选择的页中的数据，并且可在读取操作时临时存储从选择的页读取的数据。
数据i/o电路440可通过数据线dl连接至页缓冲器电路430。在编程操作时，数据i/o电路440从控制器200接收程序数据data，并且可基于从控制电路460提供的列地址c_addr将程序数据data提供至页缓冲器电路430。在读取操作时，数据i/o电路440可基于从控制电路460提供的列地址c_addr将存储在页缓冲器电路430中的读取数据data提供至控制器200。
在示例性实施例中，从控制器200发送的外部电信号(例如，命令信号cmd、地址信号addr和/或数据data)可通过一个通道从控制器200发送。然后，根据一些实施例，通过一个通道发送的外部电信号可分叉(diverge)和转移至非易失性存储器封装件。此时，通过将分叉点(diverged/diverging/diversionpoint)置于根据本发明构思的示例性实施例的非易失性存储器封装件中的衬底内，可提高半导体封装件的密度，并且也可提高从控制器200发送外部电信号的速度。将参照以下附图详细描述这一点。
图4是示出根据本发明构思的示例性实施例的半导体封装件的示意图。
参照图4，根据本发明构思的示例性实施例的半导体封装件包括第一子非易失性存储器封装件101-1和第二子非易失性存储器封装件101-2。
在示例性实施例中，第一子非易失性存储器封装件101-1和第二子非易失性存储器封装件101-2放置在单个同一衬底102上。多个外部连接端子170可形成在衬底102下方，以接收外部电信号。外部连接端子170可直接接触衬底102。例如，多个外部连接端子170中的至少一个可通过第一通道ch1从控制器200接收外部电信号(例如，命令信号、地址信号和/或数据信号)。
第一子非易失性存储器封装件101-1和第二子非易失性存储器封装件101-2可分别包括第一非易失性存储器芯片(nvm)110-1和第二非易失性存储器芯片110-2。第一子非易失性存储器封装件101-1和第二子非易失性存储器封装件101-2中的每一个中包括的第一非易失性存储器芯片110-1和/或第二非易失性存储器芯片110-2可包括nand闪速存储器、竖直nand闪速存储器(vnand)、nor闪速存储器、电阻随机存取存储器(rram)、相变存储器(pram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(fram)或自旋转移转矩随机存取存储器(stt-ram)。另外，根据一些实施例的第一非易失性存储器芯片110-1和/或第二非易失性存储器芯片110-2可包括三维阵列结构。
第一非易失性存储器芯片110-1和第二非易失性存储器芯片110-2放置在衬底102上，并且第一非易失性存储器芯片110-1和第二非易失性存储器芯片110-2中的每一个可包括多个非易失性存储器芯片。上面形成有第一非易失性存储器芯片110-1和第二非易失性存储器芯片110-2的多个非易失性存储器芯片的形状不限于附图。
第一子非易失性存储器封装件101-1和第二子非易失性存储器封装件101-2可分别包括第一缓冲器芯片160-1和第二缓冲器芯片160-2。第一缓冲器芯片160-1和第二缓冲器芯片160-2可放置在衬底102上。第一缓冲器芯片160-1和第二缓冲器芯片160-2可分别电连接至第一非易失性存储器芯片110-1和第二非易失性存储器芯片110-2。在示例性实施例中，缓冲器芯片临时存储将被写入至非易失性存储器芯片的或者从非易失性存储器芯片中读取的数据。
在示例性实施例中，第一缓冲器芯片160-1通过第一导线112-1电连接至第一组多个第一非易失性存储器芯片110-1。另外，在该实施例中，第一缓冲器芯片160-1通过第二导线112-2电连接至另一第二组多个第一非易失性存储器芯片110-1。在示例性实施例中，第二缓冲器芯片160-2通过第四导线112-4电连接至第一组多个第二非易失性存储器芯片110-2。另外，在该实施例中，第二缓冲器芯片160-2通过第五导线112-5电连接至另一第二组多个第二非易失性存储器芯片110-2。虽然图4示出了每个子非易失性存储器封装件包括堆叠在彼此顶部上的两组半导体芯片，但是在替代实施例中，每个子非易失性存储器封装件仅包括单个组，并且省略了导线112-2和112-5。
第一缓冲器焊盘162-1和第二缓冲器焊盘162-2可放置在衬底102上。第一缓冲器焊盘162-1和/或第二缓冲器焊盘162-2可包括导电物质。例如，第一缓冲器焊盘162-1和第二缓冲器焊盘162-2可包括金(au)、银(ag)、铜(cu)、镍(ni)或铝(al)。在示例性实施例中，第一缓冲器焊盘162-1通过第三导线112-3电连接至第一缓冲器芯片160-1。在示例性实施例中，第二缓冲器焊盘162-2通过第六导线112-6电连接至第二缓冲器芯片160-2。
第一缓冲器焊盘162-1和第二缓冲器焊盘162-2可连接至再布线图案140-1、140-2、140-3、141-1、141-2和141-3。在示例性实施例中，再布线图案140-1、140-2、140-3、141-1、141-2和141-3布置在衬底102内部。再布线图案140-1、140-2、140-3、141-1、141-2和141-3还可电连接至多个外部连接端子170中的至少一些。再布线图案140-1、140-2、140-3、141-1、141-2和141-3和多个外部连接端子170可包括金(au)、银(ag)、铜(cu)、镍(ni)或铝(al)。
在以下附图中，虽然多个外部连接端子170示为焊料球，但是本发明构思的实施例不限于此。例如，多个外部连接端子170可为焊料凸块、网格阵列或导电片。此外，多个外部连接端子170的数量和布置不限于该图中示出的数量和布置。
也就是说，可通过第一通道ch1将从控制器200发送的外部电信号(例如，第一通道信号)发送至外部连接端子170中的至少一个。外部连接端子170中的至少一个可电连接至再布线图案140-1、140-2、140-3、141-1、141-2和141-3。再布线图案140-1、140-2、140-3、141-1、141-2和141-3可电连接至第一缓冲器焊盘162-1和第二缓冲器焊盘162-2。结果，可分别通过第一缓冲器芯片160-1和第二缓冲器芯片160-2将从控制器200发送的外部电信号(例如，第一通道信号)发送至第一子非易失性存储器封装件101-1和第二子非易失性存储器封装件101-2。
发送至第一子非易失性存储器封装件101-1和第二子非易失性存储器封装件101-2中的每一个的信号可彼此不同。也就是说，从控制器200发送的第一通道信号ch1沿着第三竖直再布线图案140-3被发送，并且可在分叉点p被分叉为第1-1通道信号ch1-1和第1-2通道信号ch1-2。
更具体地，在分叉点p处从第一通道信号ch1分叉的第1-1通道信号ch1-1沿着第一水平再布线图案141-1行进，并且通过连接至第一水平再布线图案141-1的第一竖直再布线图案140-1被发送至第一缓冲器焊盘162-1。从第一通道信号ch1分叉的第1-2通道信号ch1-2通过第三水平再布线图案141-3、连接至第三水平再布线图案141-3的第二竖直再布线图案140-2和连接至第二竖直再布线图案140-2的第二水平再布线图案141-2被发送至第二缓冲器焊盘162-2。
也就是说，从控制器200接收到的第一通道信号ch1在衬底102中的分叉点p处被分叉，对应的分叉出的第1-1通道信号ch1-1被发送至包括第一非易失性存储器芯片110-1的第一子非易失性存储器封装件101-1，并且分叉出的第1-2通道信号ch1-2被发送至包括第二非易失性存储器芯片110-2的第二子非易失性存储器封装件101-2。
在根据本发明构思的示例性实施例的半导体封装件中，通过在衬底102内部将从控制器200接收到的外部信号(例如，控制信号等)分叉，可提高根据一些实施例的半导体封装件的集成度，可将从控制器200发送的信号分叉得更多，并且可提高包括根据一些实施例的半导体封装件的存储装置的操作速度。
在图4所示的实施例中，分叉点p位于第二方向y上的中心，在第二方向y上，第一缓冲器芯片160-1和第二缓冲器芯片160-2彼此间隔开。例如，分叉点p可位于衬底120的中心。在示例性实施例中，从分叉点p至第一缓冲器焊盘162-1与再布线图案140-1相遇或接触的点的第一长度d1与从分叉点p至第二缓冲器焊盘162-2与再布线图案141-2相遇或接触的点的第二长度d2相同。也就是说，第一通道信号ch1在分叉点p处被分叉，并且第1-1通道信号ch1-1和第1-2通道信号ch1-2分别被发送至第一缓冲器焊盘162-1和第二缓冲器焊盘162-2的长度可相等。
在示例性实施例中，路径141-1和140-1的长度等于路径141-3、140-2和141-2的长度，从第一通道信号ch1分叉的第1-1通道信号ch1-1沿路径141-1和140-1行进，从第一通道信号ch1分叉的第1-2通道信号ch1-2沿路径141-3、140-2和141-2行进。
第一缓冲器芯片160-1和/或第二缓冲器芯片160-2可包括多个i/o端子。如果在衬底102内部执行第一缓冲器芯片160-1和第二缓冲器芯片160-2之间的多个i/o端子之间的连接，则多个不同的i/o端子的连接线可变得彼此缠绕。在本发明构思的示例性实施例中，将连接至第一缓冲器芯片160-1的再布线图案141-1和连接至第二缓冲器芯片160-2的再布线图案141-2放置在彼此不同的层中，使得相同的i/o端子的连接彼此不缠绕。将在下面参照图5和图6详细地描述这一点。在示例性实施例中，在衬底102内，再布线图案141-1的深度与再布线图案141-2的深度不同。
图5是沿着线a-a’截取的根据本发明构思的示例性实施例的图4的半导体封装件的剖视图。图6是沿着线b-b’截取的根据本发明构思的示例性实施例的图4的半导体封装件的剖视图。在下文中，为了便于描述，沿着线a-a’截取的层被称作第一层，并且沿着线b-b’截取的层被称作第二层。
参照图5，第一缓冲器焊盘162-1和第二缓冲器焊盘162-2中的每一个包括多个i/o焊盘i/o0至i/o7。多个i/o焊盘i/o0至i/o7的形式和数量不限于图5所示的形式和数量。为了便于说明，对应的i/o焊盘i/o0至i/o7或其位于第一层上方的一些部分由虚线指示。
在第一层中，再布线图案(例如，141-2)形成在i/o焊盘i/o0至i/o7中的每一个上。在示例性实施例中，形成为连接至对应的i/o焊盘i/o0至i/o7的再布线图案彼此不交叉。在由i/o焊盘i/o0至i/o7中的每一个形成的再布线图案的端部，将被连接至下方的层(例如，第二层)的再布线图案在第一方向x上形成(例如，140-2)。如第一缓冲器焊盘162-1的第一i/o焊盘i/o0和第二缓冲器焊盘162-2的第八i/o焊盘i/o7，将被直接连接至下方的层的再布线图案(例如，140-1)也可形成在焊盘中。
将参照图6描述第二层的再布线图案。为了在衬底内部合并第一缓冲器焊盘162-1的i/o焊盘i/o0至i/o7和第二缓冲器焊盘162-2的i/o焊盘i/o0至i/o7，可由将第一层连接至第二层的再布线图案(例如，140-2)形成再布线图案(例如，141-1和141-3)。
作为示例，将详细描述第一缓冲器焊盘162-1的第一i/o焊盘i/o0和第二缓冲器焊盘162-2的第一i/o焊盘i/o0。第一缓冲器焊盘162-1的第一i/o焊盘i/o0具有形成在第一层中的第一竖直再布线图案140-1，以电连接第一层和第二层。第二缓冲器焊盘162-2的第一i/o焊盘i/o0连接至第一层中的第二水平再布线图案141-2，以通过第二竖直再布线图案140-2电连接第一层和第二层。
然后，在第二层中，第一i/o焊盘i/o0从第一竖直再布线图案140-1经第一水平再布线图案141-1连接至分叉点p，并且从第二竖直再布线图案140-2经第三水平再布线图案141-3连接至分叉点p。也就是说，形成在第二层中的第一水平再布线图案141-1可不与形成在第一层中的再布线图案(虚线所示的部分)缠绕。
也就是说，由于形成在一层(例如，第二层)中的分叉点p低于通过使第一缓冲器焊盘162-1和第二缓冲器焊盘162-2直接相遇形成的再布线图案层(例如，第一层)，因此当连接第一缓冲器焊盘162-1和第二缓冲器焊盘162-2中的彼此不同的i/o焊盘i/o0至i/o7时，它们可彼此不连接。这里例示的层不限于此，而是可包括各种形式的层。
图7至图12是示出根据本发明构思的一些示例性实施例的其它半导体封装件的示意图。下文中，将不再提供对前述内容的重复说明，并且将主要描述不同之处。
参照图7，与图4不同，第一缓冲器芯片160-1和/或第二缓冲器芯片160-2可按照倒装芯片的形式电连接至再布线图案140-1、140-2、140-3、141-1、141-2和141-3。
在示例性实施例中，连接至第一缓冲器芯片160-1的第一连接端子168-1电连接至第一缓冲器焊盘162-1。在实施例中，连接至第二缓冲器芯片160-2的第二连接端子168-2电连接至第二缓冲器焊盘162-2。第一连接端子168-1和/或第二连接端子168-2可包括金(au)、银(ag)、铜(cu)、镍(ni)或铝(al)。例如，第一连接端子168-1和/或第二连接端子168-2可以是焊料球、焊料凸块或者它们的组合。
参照图8，与图4不同的是，多个外部连接端子170中的与从控制器200发送的第一通道信号ch1连接的至少一些外部连接端子170不是位于从分叉点p在第一方向x上竖直下降的方向上的外部连接端子170。也就是说，可在不限制一些路径的情况下从外部(例如，控制器200)发送外部信号被分叉之前的信号。例如，连接至分叉点p的连接端子170不需要直接位于分叉点p下方，而是如图8所示，可相对于中心的左侧偏移一定距离。可替代地，连接至分叉点p的连接端子170可相对于中心的右侧偏移一定距离。
参照图9，与图8不同，第一缓冲器芯片160-1和第二缓冲器芯片160-2分别按照倒装芯片的形式电连接至再布线图案140-1、140-2、140-3、141-1、141-2和141-3。
参照图10，根据本发明构思的示例性实施例的半导体封装件还包括分叉芯片164。
分叉芯片164可放置在衬底102上。例如，分叉芯片164的底表面可接触衬底102的上表面。
分叉芯片164可通过再布线图案142接收从控制器200接收到的第一通道信号ch1的发送。更具体地，分叉芯片164可电连接至第二分叉芯片焊盘166-2，并且可接收第一通道信号ch1。
然后，分叉芯片164可通过再布线图案143将第一通道信号ch1发送至分叉点p。在示例性实施例中，分叉芯片164电连接至第一分叉芯片焊盘166-1，并且将第一通道信号ch1发送至再布线图案143。在示例性实施例中，分叉芯片164经对应的导线连接至分叉芯片焊盘166-1和166-2。在示例性实施例中，由发送器实施分叉芯片164。在示例性实施例中，分叉芯片164包括可被用于在特定条件下增加第一通道信号ch1的强度的放大器。
第一分叉芯片焊盘166-1和/或第二分叉芯片焊盘166-2可包括金(au)、银(ag)、铜(cu)、镍(ni)或铝(al)。
也就是说，第一通道信号ch1可沿着形成在衬底102中的再布线图案143行进至分叉点p。行进至分叉点p的第一通道信号ch1可被分叉为第1-1通道信号ch1-1和第1-2通道信号ch1-2。分叉出的第1-1通道信号ch1-1可沿着第一水平再布线图案141-1和第一竖直再布线图案140-1被发送至第一子非易失性存储器封装件101-1。另外，分叉出的第1-2通道信号ch1-2可沿着第二水平再布线图案141-2和第二竖直再布线图案140-2被发送至第二子非易失性存储器封装件101-2。
在该附图中，虽然第一水平再布线图案141-1和第二水平再布线图案141-2示为形成在同一层中，但是这些图案可形成在不同的层中，如图4所示。
参照图11，与图10不同，分叉芯片164按照倒装芯片的形式电连接至再布线图案142和143。
在示例性实施例中，分叉芯片164通过第二分叉芯片连接端子169-2电连接至再布线图案142，并且可从控制器200接收第一通道信号ch1。在该实施例中，分叉芯片164通过第一分叉芯片连接端子169-1电连接至再布线图案143，并且可将从控制器200接收的第一通道信号ch1发送至分叉点p。第一分叉芯片连接端子169-1和第二分叉芯片连接端子169-2可包括金(au)、银(ag)、铜(cu)、镍(ni)或铝(al)。
参照图12，与图10和图11不同，分叉芯片164形成在衬底102内部。
根据本发明构思的示例性实施例的分叉芯片164形成在衬底102中，并且接收从控制器200发送的第一通道信号ch1。在示例性实施例中，分叉芯片164电连接至第三竖直再布线图案140-3，第三竖直再布线图案140-3电连接至多个外部连接端子170中的至少一个，并且从控制器200接收第一通道信号ch1。
然后，分叉芯片164可用作分叉点p。也就是说，分叉芯片164可接收第一通道信号ch1并且将其分叉(例如，分裂)为第1-1通道信号ch1-1和第1-2通道信号ch1-2。分叉出的第1-1通道信号ch1-1可沿着第一水平再布线图案141-1和第一竖直再布线图案140-1被发送至第一子非易失性存储器封装件101-1。此外，分叉出的第1-2通道信号ch1-2可沿着第三水平再布线图案141-3、第二竖直再布线图案140-2和第二水平再布线图案141-2被发送至第二子非易失性存储器封装件101-2。
在该图中，虽然第一水平再布线图案141-1和第二水平再布线图案141-2示为形成在同一层中，但是它们可形成在彼此不同的层中，如图4所示。
图13至图14是用于说明根据本发明构思的示例性实施例的用于制造半导体封装件的方法的中间步骤的示意图。
首先，参照图13，用于将外部电信号(例如，第一通道信号ch1)分叉的再布线图案形成在衬底102内部。在示例性实施例中，形成在分叉点p周围在第一方向x上竖直延伸的第三竖直再布线图案140-3，形成在分叉点p周围在第二方向y上延伸的第一水平再布线图案141-1和第三水平再布线图案141-3。在示例性实施例中，在衬底102的底表面中形成第一凹部，并且在第一凹部中形成第三竖直再布线图案140-3。虽然第一水平再布线图案141-1和第三水平再布线图案141-3在图13中示为形成在同一层上，但是本发明构思的实施例不限于此。
在实施例中，在衬底102内部形成连接至第一水平再布线图案141-1并且在第一方向x上延伸的第一竖直再布线图案140-1。在示例性实施例中，在衬底102的顶表面中形成第二凹部，并且在第二凹部中形成第一竖直再布线图案140-1。另外，在实施例中，形成连接至第三水平再布线图案141-3并且在第一方向x上延伸的第二竖直再布线图案140-2。在示例性实施例中，在衬底102顶表面中形成第三凹部，并且在第三凹部中形成第二竖直再布线图案140-2。然后，形成连接至第二竖直再布线图案140-2的第二水平再布线图案141-2。例如，可在衬底的顶表面中形成比第三凹部更宽并且邻近于第三凹部的第四凹部，并且可在第四凹部中形成第二水平再布线图案141-2。可通过执行蚀刻以去除衬底102的一些部分来形成上述的凹部。
再布线图案140-1、140-2、140-3、141-1、141-2和141-3可位于衬底102内部。另外，形成用于接收外部电信号(例如，从控制器200接收的第一通道信号ch1)的一个或多个外部连接端子170。
也就是说，多个外部连接端子170中的至少一个接收从控制器200发送的第一通道信号ch1，并且可将其发送至第三竖直再布线图案140-3。例如，外部连接端子170中的一个形成为接触第三竖直再布线图案140-3。
下文中，参照图14，第一子非易失性存储器封装件101-1和第二子非易失性存储器封装件101-2形成在衬底102上。第一子非易失性存储器封装件101-1和第二子非易失性存储器封装件101-2可形成为分别包括第一缓冲器芯片160-1和第二缓冲器芯片160-2，以及分别包括第一非易失性存储器芯片110-1和第二非易失性存储器芯片110-2。
在衬底102上也可形成分别电连接至第一非易失性存储器芯片110-1和第二非易失性存储器芯片110-2的第一缓冲器焊盘162-1和第二缓冲器焊盘162-2。例如，导线112-3可形成为将第一缓冲器焊盘162-1连接至第一缓冲器芯片160-1，导线112-1可形成为将第一缓冲器芯片160-1连接至第一子非易失性存储器封装件101-1中的第一组非易失性存储器芯片，导线112-2可形成为将第一缓冲器芯片160-1连接至第一子非易失性存储器封装件101-1中的第二组非易失性存储器芯片，导线112-6可形成为将第二缓冲器焊盘162-2连接至第二缓冲器芯片160-2，导线112-4可形成为将第二缓冲器芯片160-2连接至第二子非易失性存储器封装件101-2中的第一组非易失性存储器芯片，并且导线112-5可形成为将第二缓冲器芯片160-2连接至第二子非易失性存储器封装件101-2中的第二组非易失性存储器芯片。
作为对具体实施方式的总结，本领域技术人员应该认识到，在不实质上偏离本发明构思的原理的情况下，可对这些示例性实施例进行许多变更和修改。
1.一种半导体封装件，包括：
衬底；
位于所述衬底的上部上的第一缓冲器芯片和第二缓冲器芯片；
位于所述衬底的上部上的多个非易失性存储器芯片，所述多个非易失性存储器芯片包括第一非易失性存储器芯片和第二非易失性存储器芯片，所述第一非易失性存储器芯片电连接至所述第一缓冲器芯片，所述第二非易失性存储器芯片电连接至所述第二缓冲器芯片；
连接至所述衬底的下部的多个外部连接端子；以及
位于所述衬底内的再布线图案，所述再布线图案被构造为：将通过所述多个外部连接端子中的一个外部连接端子接收的外部电信号分叉为第一信号和第二信号，将所述第一信号发送至所述第一缓冲器芯片，并且将所述第二信号发送至所述第二缓冲器芯片。
2.根据权利要求1所述的半导体封装件，还包括：
分叉芯片，
其中，所述分叉芯片从所述一个外部连接端子接收所述外部电信号，并且将接收的外部电信号发送至所述再布线图案。
3.根据权利要求2所述的半导体封装件，其中，所述分叉芯片位于所述衬底的上部上。
4.根据权利要求2所述的半导体封装件，其中，所述分叉芯片位于所述衬底内。
5.根据权利要求1所述的半导体封装件，其中，所述外部电信号在所述再布线图案中的分叉点处被分叉为所述第一信号和所述第二信号，
所述第一缓冲器芯片和所述第二缓冲器芯片在第一方向上彼此间隔开，并且
所述分叉点在位于所述再布线图案的在所述第一方向上的中心处。
6.根据权利要求1所述的半导体封装件，还包括：
控制器，
其中，所述外部电信号是从所述控制器接收的控制信号。
7.根据权利要求1所述的半导体封装件，其中，所述再布线图案包括：
被构造为将所述第一信号发送至所述第一缓冲器芯片的第一竖直再布线图案和第一水平再布线图案，以及
被构造为将所述第二信号发送至所述第二缓冲器芯片的第二竖直再布线图案和第二水平再布线图案，
所述第一竖直再布线图案和所述第二竖直再布线图案在第一方向上延伸，
所述第一水平再布线图案和所述第二水平再布线图案在垂直于所述第一方向的第二方向上延伸，并且
所述第一水平再布线图案在所述第一方向上低于所述第二水平再布线图案。
8.根据权利要求7所述的半导体封装件，其中，所述再布线图案包括第三竖直再布线图案，所述第三竖直再布线图案包括连接至所述一个外部连接端子的第一端，并且所述第三竖直再布线图案在所述第一方向上延伸，并且
所述外部电信号在所述第三竖直再布线图案的另一第二端处被分叉。
9.根据权利要求1所述的半导体封装件，其中，所述第一缓冲器芯片和所述第二缓冲器芯片按照倒装芯片的形式连接至所述再布线图案。
10.一种半导体封装件，包括：
控制器，其发送包括第一通道信号和第二通道信号的控制信号；以及
接收所述第一通道信号的第一子非易失性存储器封装件和接收所述第二通道信号的第二子非易失性存储器封装件，
其中，所述第一子非易失性存储器封装件和所述第二子非易失性存储器封装件位于单个衬底上，并且
在衬底中从所述控制信号分叉出所述第一通道信号和所述第二通道信号。
11.根据权利要求10所述的半导体封装件，其中，所述第一通道信号的传输长度与所述第二通道信号的传输长度相同。
12.根据权利要求10所述的半导体封装件，还包括：
分叉芯片，
其中，所述分叉芯片接收所述控制信号并且将接收的控制信号分叉为所述第一通道信号和所述第二通道信号。
13.根据权利要求12所述的半导体封装件，其中，所述分叉芯片位于所述衬底的上部上。
14.根据权利要求12所述的半导体封装件，其中，所述分叉芯片位于所述衬底内。
15.根据权利要求10所述的半导体封装件，其中，所述第一通道信号通过第一水平路径和第一竖直路径被发送至所述第一子非易失性存储器封装件，
所述第二通道信号通过第二水平路径和第二竖直路径被发送至所述第二子非易失性存储器封装件，
所述第一竖直路径和所述第二竖直路径在第一方向上延伸，
所述第一水平路径和所述第二水平路径在垂直于所述第一方向的第二方向上延伸，并且
所述第一水平路径在所述第一方向上低于所述第二水平路径。
16.根据权利要求15所述的半导体封装件，其中，所述控制信号在被分叉之前通过在所述第一方向上延伸的第三竖直路径被发送。
17.根据权利要求10所述的半导体封装件，其中，所述衬底包括在垂直于所述衬底的所述第一方向上位于彼此不同的高度处的第一层和第二层，
所述第一通道信号和所述第二通道信号通过所述第一层和所述第二层二者被发送，并且
通过所述第一层发送的所述第一通道信号的传输长度比通过所述第一层发送的所述第二通道信号的传输长度长。
18.一种半导体封装件，包括：
衬底；
位于所述衬底的上部上的第一缓冲器焊盘和第二缓冲器焊盘；
电连接至所述第一缓冲器焊盘的第一缓冲器芯片和电连接至所述第二缓冲器焊盘的第二缓冲器芯片；
位于所述衬底的上部上的多个非易失性存储器芯片，所述多个非易失性存储器芯片包括第一非易失性存储器芯片和第二非易失性存储器芯片，所述第一非易失性存储器芯片电连接至所述第一缓冲器芯片，所述第二非易失性存储器芯片电连接至所述第二缓冲器芯片；
连接至所述衬底的下部的多个外部连接端子；
控制器，其将包括第一通道信号和第二通道信号的控制信号发送至所述多个外部连接端子中的一个外部连接端子；以及
位于所述衬底内的再布线图案，所述再布线图案将所述控制信号分叉为所述第一通道信号和所述第二通道信号，将所述第一通道信号发送至所述第一缓冲器芯片，并且将所述第二通道信号发送至所述第二缓冲器芯片。
19.根据权利要求18所述的半导体封装件，其中，所述再布线图案包括：
第一竖直再布线图案和第一水平再布线图案，所述第一通道信号在所述第一竖直再布线图案和所述第一水平再布线图案中被发送至所述第一缓冲器芯片，
第二竖直再布线图案和第二水平再布线图案，所述第二通道信号在所述第二竖直再布线图案和所述第二水平再布线图案中被发送至所述第二缓冲器芯片，
所述第一竖直再布线图案和所述第二竖直再布线图案在第一方向上延伸，
所述第一水平再布线图案和所述第二水平再布线图案在垂直于所述第一方向的第二方向上延伸，并且
所述第一水平再布线图案在所述第一方向上低于所述第二水平再布线图案。
20.根据权利要求19所述的半导体封装件，其中，所述再布线图案还包括第三竖直再布线图案，所述第三竖直再布线图案包括连接至所述一个外部连接端子的第一端，并且所述第三竖直再布线图案在所述第一方向上延伸，并且
所述控制信号在所述第三竖直再布线图案的另一第二端被分叉。
技术总结