本发明总体上涉及用于静电放电(esd)保护的系统和方法。
背景技术：
半导体集成电路由于其器件结构的小几何形状而通常对esd事件敏感。这对于耦接至esd敏感器件结构(例如，金属氧化物半导体(mos)晶体管的栅极)的外部引脚或接口而言尤其是这种情况。因此，使用各种esd电路和方法来保护到半导体集成电路的外部接口。例如，在esd敏感接口的情况下，使用所谓的主esd保护网络来限定高电流esd放电路径。该主esd保护网络通常连接在输入引脚与电源轨之间，并且被配置成在esd事件期间分流大量电流。除了主esd保护网络之外，还可以使用附加的局部辅助esd保护级来进一步降低esd事件期间的间隔电压和电流，以避免由诸如电介质击穿和扩散过热的机制对敏感器件结构造成的局部损坏。
一个常见的辅助esd保护网络包括：串联电流限制电阻器，其耦接在集成电路的外部引脚与敏感内部节点之间；以及一个或更多个二极管，其连接在敏感内部节点与电源之间。然而，对于诸如要求接收具有超过电源电压的电压的输入信号的有线通信接收器的系统而言，这样的辅助esd保护网络的设计变得具有挑战性。在这样的系统中，在正常工作期间，耦接在信号引脚与电源之间的二极管可能会正向偏置，从而导致信号失真以及动态范围减小。
技术实现要素：
根据实施方式，一种用于保护电路的方法包括：从第一节点接收由静电放电(esd)事件引起的应力；使用耦接在第一节点与连接至电路的第二节点之间的电流限制元件来限制电流；以及使用保护电路来限制由esd事件引起的第二节点上的电压，该保护电路包括：至少一个mos晶体管，其具有耦接至第二节点的负载路径，其中，至少一个mos晶体管被设置在阱中；以及偏置电路，其耦接至至少一个mos晶体管的栅极和体连接以及电源节点。
根据另一实施方式，一种静电放电(esd)电路包括辅助esd保护电路，该辅助esd保护电路耦接在第一节点与第二节点之间，该第二节点被配置成耦接至要保护的第一电路，辅助esd保护电路包括：电流限制元件，其耦接在第一节点与第二节点之间；第一mos晶体管，其具有耦接在第一电源节点与第二节点之间的第一负载路径；第二mos晶体管，其具有耦接在第二节点与第二电源节点之间的第二负载路径，其中，第一mos晶体管和第二mos晶体管被设置在至少一个阱中；以及偏置电路，其耦接至第一mos晶体管的第一栅极、第一mos晶体管的第一体连接、第二mos晶体管的第二栅极以及第二mos晶体管的第二体连接。
根据又一实施方式，一种集成电路包括：要保护的第一电路，其具有耦接至输入节点的第一输入端子；主静电放电(esd)保护电路，其耦接至输入节点以及耦接至第一电源节点或第二电源节点中的至少一者；以及辅助esd电路，其耦接在输入节点与第一输入端子之间，该辅助esd电路包括耦接在输入节点与第一输入端子之间的电流限制元件、具有耦接至第一输入端子的负载路径的至少一个mos晶体管、以及耦接至至少一个mos晶体管的栅极和体连接的电阻偏置电路。
附图说明
为了更完整地理解本发明及其优点，现在结合附图参考以下描述，在附图中：
图1a、图1c和图1d示出了实施方式esd保护系统的示意图，并且图1b示出了将实施方式esd保护系统的准静态tlp行为与常规esd保护系统进行比较的曲线图；
图2示出了实施方式esd保护系统的示意图，其中，使用电阻器来实现辅助esd保护电路的esd偏置电路；
图3a和图3b示出了实施方式esd保护系统的示意图，其中，辅助esd保护电路的esd偏置电路与主esd保护电路对接；
图4a、图4b、图4c、图4d和图4e示出了实施方式esd保护系统的示意图，其中，辅助esd保护电路的esd偏置电路与可控硅整流器(scr)对接；
图5a、图5b、图5c和图5d示出了实施方式esd保护系统的示意图，其中，使用晶体管来实现辅助esd保护电路的esd偏置电路；
图6a、图6b、图6c、图6d、图6e和图6f示出了实施方式esd保护系统的示意图，其中，辅助esd保护电路与耦接至不同电源域的内部电路对接；
图7a和图7b示出了实施方式esd保护系统的示意图，其中，辅助esd保护电路还和与较高电压电源域相关联的电路对接；以及
图8示出了保护电路的实施方式方法的流程图。
除非另外指出，否则不同图中的对应附图标记通常指代对应的部分。附图被绘制成清楚地示出优选实施方式的相关方面，并且不一定按比例绘制。为了更清楚地示出某些实施方式，指示相同结构、材料或处理步骤的变型的字母可以在附图标记之后。
具体实施方式
下面详细讨论当前优选实施方式的制造和使用。然而，应当理解，本发明提供了可以在各种特定上下文中实施的许多可应用的发明构思。所讨论的特定实施方式仅说明制造和使用本发明的特定方式，并且不限制本发明的范围。
将针对特定的上下文中的优选实施方式、用于在集成电路的辅助esd保护电路的上下文中的监控开关晶体管的系统和方法来描述本发明。然而，本发明可以应用于向其他类型的电路和系统提供电压和电流限制功能。
根据实施方式，辅助esd保护电路包括电流限制元件和一个或更多个mos晶体管，一个或更多个mos晶体管具有耦接在要保护的电路的节点与一个或更多个电源节点之间的负载路径，一个或更多个电源节点被配置成耦接至电源电压或地。偏置电路用于偏置mos晶体管的栅极和主体。通过偏置mos晶体管的栅极和主体两者，有利地降低了寄生双极晶体管(也被称为双极结型晶体管)的触发电压。在一些实施方式中，降低的触发电压有利地放松了辅助esd保护电路的mos晶体管的布局几何形状约束，并且提供了减少或避免硅化物阻挡的扩散扩展的能力。此外，使辅助esd保护电路的mos晶体管的栅极和主体两者偏置有利地允许其电流处理能力随着器件尺寸而更好地缩放，以及在esd事件期间实现对敏感电路和器件的更好电压保护。这样的esd事件可以包括例如电气过应力(eos)事件、快速电流注入esd事件(例如，充电器件模型(cdm)和系统水平esd事件)以及具有中等瞬态电流注入的esd事件(例如人体模型(hbm)esd事件)。
图1a示出了根据本发明的实施方式的esd保护系统100，该esd保护系统100用于保护电路108免受由集成电路(ic)引脚103上发生的esd事件引起的应力。如所示出的，esd保护系统100包括主esd电路102、104和106以及辅助esd保护电路110。在ic引脚103处的esd事件期间，主esd电路102和/或104使esd电流的大部分分流，而辅助esd保护电路110提供了限制电路108的输入的附加电流和电压。因此，可以保护对电路108内的高电流和电压敏感的电路免受esd事件。在一些实施方式中，辅助esd保护电路110连接至电路108的输入节点或输入端子，该输入节点或输入端子直接连接至mos器件的栅极或其他esd敏感器件结构。在各种实施方式中，ic引脚103用作耦接至电路108的外部接口。ic引脚103可以使用本领域已知的外部接口结构来实现，包括但不限于被配置成耦接至接合线、焊球、再分布层或被配置成与封装和电路板对接的其他结构的ic焊盘。
尽管图1a示出了三个主esd保护电路，即，在ic引脚103与电源节点vdd之间提供esd保护路径的主esd保护电路102、在ic引脚103与电源节点vss之间提供esd保护路径的主esd保护电路104以及用于在电源节点vdd与电源节点vss之间提供esd保护路径的主esd电路106，应当理解，三个主esd电路102、104和106仅被示出为说明性示例。在一些实施方式中，可以使用多于或少于三个的主esd电路。例如，主esd电路102是可选的，并且在一些实施方式中可以被省略。如以下关于图1d所描述的，主esd电路102、104和106可以使用本领域已知的主esd电路来实现，例如二极管、可控硅整流器(scr)、双极和基于mos的esd器件。
辅助esd保护电路110包括电流限制元件112，该电流限制元件112在节点v1处耦接至ic引脚103，并且在节点v2处耦接至电路108。节点v1也可以被称为第一节点或输入节点，而节点v2也可以被称为第二节点或输出节点。在各种实施方式中，电流限制元件112可以使用电阻器或其他电流限制电路或装置来实现，如下面关于图1c所描述的。第一mos晶体管m1具有耦接在节点v2与vdd之间的负载路径，并且第二mos晶体管m2具有耦接在节点v2与vss之间的负载路径。辅助esd电路110还包括偏置电路114，该偏置电路114被配置成在栅极偏置节点vg处向mos晶体管m1和m2的栅极提供栅极偏置信号，并且在主体偏置节点vb处向mos晶体管m1和m2的体连接提供主体偏置信号。
在各个实施方式中，电源节点vdd和vss向电路108以及与其耦接的其他电路和装置提供电源电压。在一些实施方式中，节点vdd被配置成具有比节点vss高的电压。例如，节点vdd可以被配置成提供正电压，并且节点vss耦接至地。替选地，节点vss可以被配置成提供相对于系统接地(未示出)的负电压。
在各个实施方式中，可以在诸如单个单片半导体基板的半导体基板上实现esd保护系统100。可以使用各种半导体工艺和制造技术。例如，在一个实施方式中，可以使用三阱cmos工艺，使得mos晶体管m1和m2被设置在它们自己的各自独立的p阱中，或者共享与半导体基板分离的p阱，以便使mos晶体管m1和m2的体连接分别偏置。替选地，可以使用绝缘体上硅(soi)工艺将mos晶体管m1和m2设置在它们自己的阱中。尽管使用nmos器件示出了mos晶体管m1和m2，但是应当理解，在替选实施方式中，也可以使用pmos器件代替nmos器件。在这样的实施方式中，可以使用标准的cmos工艺。
在各个实施方式中，偏置电路114被配置成提供到mos晶体管m1和m2的栅极的栅极偏置节点vg以及到mos晶体管m1和m2的体连接的主体偏置电压vb。在一些实施方式中，偏置电路114向栅极偏置节点vg和主体偏置节点vb提供单独的信号。在其他实施方式中，偏置电路114向耦接至mos晶体管m1和m2的栅极和体连接的公共节点提供相同的信号。在这样的实施方式中，该公共节点被指定为偏置节点vg/vb。
在一些实施方式中，当电路108在标称条件下操作时，esd偏置电路114经由低欧姆连接将mos晶体管m1和m2的栅极和体连接耦接至vss。然后，应当认识到，在esd事件期间，esd接地参考不一定是vss，因为esd接地参考可能是ic的任何外部节点。例如，当vdd引脚暴露于诸如hbm型esd事件的esd应力时，vdd引脚可能成为esd接地。在这种情况下，电流从vss流向vdd，从而使局部vss连接比用于偏置ic基板的实际vss高一个二极管压降(由于主esd电路106中的二极管)。因此，在esd事件期间，相对于esd接地基准，esd偏置电路114促进相对于esd地参考的到mos晶体管m1和m2的栅极和体连接的正偏置电压，该esd地参考可以是vss或另一外部连接的节点。在esd事件期间，esd偏置电路114还可以在mos晶体管m1和m2的栅极和体连接与电源节点vss之间提供较高的欧姆连接。在一些实施方式中，esd偏置电路114从电路的其他部分接收输入和/或触发信号(也被称为esd触发信号)。例如，esd偏置电路114可以从主esd电路104、从耦接至ic引脚103的节点v1、从耦接至电路108的节点v2以及/或者从电源节点vdd接收输入。这些连接以虚线示出，以指示这些连接是可选的和/或实施方式特定的。在替选实施方式中，esd偏置电路114可以从其上设置esd偏置电路144的ic的其他部分接收触发信号和其他输入信号。例如，esd偏置电路114可以从连接至与图1a所示的电源节点vdd和vss所限定的电力域不同的电力域的电路和esd器件和结构接收触发信号。还应当理解，在一些实施方式中，辅助esd保护电路可以被配置成向ic的内部信号而不是外部连接的ic引脚提供保护。在一些实施方式中，这些内部信号可以由以与由电源节点vdd和vss所限定的电力域不同的电力供电的电路生成。电路108还可以由与辅助esd保护电路110的电力域不同的电力域供电，如以下实施方式中更详细地说明的。
在esd事件期间，增加的电压和/或增加的连接阻抗栅极偏置节点vg和主体偏置节点vb用于激活与mos晶体管m1和m2相关联的寄生双极操作以及/或者增强与mos晶体管m1和m2相关联的寄生双极操作的激活。在图1a中，该寄生双极操作通过明确表示耦接至mos晶体管m1的寄生双极器件qp1和与mos晶体管m2相关联的寄生双极器件qp2来说明。然而，应当理解，寄生双极器件qp1和qp2隐含地包括在mos晶体管m1和m2的器件结构中。例如，对于nmos器件，nmos器件的n型扩散形成发射极，nmos器件的n型扩散形成集电极，并且其中设置有n型源极和漏极的nmos的p型体(bulk)或主体(body)形成为npn寄生双极晶体管的基极。在各种实施方式中，寄生双极器件qp1和/或qp2是对称器件。例如，当节点v2的电压大于vdd的电压时，耦接至节点v2的寄生双极器件qp1的一部分用作集电极(而不是如图1a所描绘的发射极)，并且耦接至vss的寄生双极型器件q1的一部分用作发射极(而不是如图1a所描绘的集电极)。
在利用pmos器件的实施方式中，pmos器件的p型源极形成发射极、pmos器件的p型源极形成集电极、并且其中设置有p型源极和漏极的pmos器件的n型体或主体形成pnp寄生双极晶体管的基极。
在ic引脚103处的ic引脚103电压相对于电源节点vss电压增加的esd事件期间，主esd电路104被激活，并且潜在的大电流ip2在ic引脚103与电源节点vss之间流动。尽管主esd电路通常负责吸收esd电流的大部分，但ic引脚103处增加的电压使电流icl流过电流限制电路112，从而将电流icl的大小限制为安全电流电平。尽管被认为是安全电流电平的大小根据所使用的具体实现电路108和器件技术而变化，但是通常认为安全电流电平在高达几毫安的范围内。
即使电流icl受电流限制电路112限制，电流icl的存在也可能引起节点v2处的电压增加。随着电压v2相对于电源节点vss增加，mos晶体管m2中所得到的增加的电场引起碰撞电离，这使电流流过mos晶体管m2的主体。该基于碰撞电离的电流引起mos晶体管(其也形成寄生双极晶体管qp2的基极)的主体中得到的电压增加，并且有效地使寄生双极晶体管qp2导通，从而降低了节点v2的电压。此外，由esd偏置电路114提供的电阻或增加的电阻进一步增加了寄生双极晶体管qp2的体连接的电压，这进一步有助于寄生双极晶体管qp2的导通。例如，由esd偏置电路114促进的在mos晶体管栅极处的增加的电压进一步使mos晶体管m2导通，从而使电流is2流动。增加的栅极和主体电压的这种组合使得mos晶体管m2处于能够处理大量电流的状态，并且有效地降低了节点v2处激活寄生双极晶体管qp2所需的电压电平。在一些实施方式中，对于给定的晶体管尺寸和几何形状，与不利用实施方式技术的常规实施方式相比，通过使用esd偏置电路114，mos晶体管m2能够吸收大量的esd电流并且具有较低的触发电压。由于电流处理能力的这种增加，在一些情况下，与常规实施方式相比，可以使用较小的晶体管来实现相同水平的esd保护。
在ic引脚103处的ic引脚103电压相对于电源节点vdd电压减小的esd事件期间，主esd电路102被激活，并且潜在的大电流ip1在电源节点vdd与ic引脚103之间流动。电流限制电路112限制从节点v2流向节点v2的电流icl的大小。随着节点v2处的电压减小，mos晶体管m1和寄生双极型晶体管qp1经由以上关于mos晶体管m2和寄生双极晶体管qp2说明的类似机制而被激活，从而使电流is1流动。
图1b示出了展示与常规esd保护电路相比，实施方式辅助esd保护电路的准静态传输线脉冲(tlp)脉冲行为的曲线图。曲线130表示实施方式辅助esd保护电路的mos晶体管(例如，图1a中所示的晶体管m2)，而曲线132和134表示常规辅助esd保护电路中的具有相同器件宽度的mos晶体管，其中，体连接接地，同时施加两个不同的栅极偏置。一个栅极偏置使其栅极接地134，并且另一个栅极偏置使其栅极经由电阻器132软连接接地。曲线图的x轴表示施加至mos晶体管的漏极的电压，并且y轴表示由mos晶体管传导的电流。水平虚线表示辅助esd保护电路的示例电流目标，并且垂直虚线表示在其下电路108(例如，要由辅助esd保护电路保护的电路)经受故障或损坏的示例电压。由各种曲线表示的实际大小是器件、技术和实现相关的。
如所示出的，由曲线130表示的实施方式器件能够比常规器件传导更高的电流，在常规器件中，最大电流受到不均匀的双极电流流动的限制，从而导致更早的热故障水平。此外，可以看出，触发电压(例如，需要施加至mos晶体管的漏极以激活寄生双极器件的最大电压)高于实施方式器件的触发电压。这样，在一些实施方式中，与常规实施方式相比，实施方式辅助esd级可以被配置成以较低的电压被触发。较低的触发电压是有利的，因为在esd事件期间暴露于较小电压偏移的敏感电路不太可能由于esd事件而被损坏和/或失效。
图1c示出了可以用于实现图1a所示的电流限制元件112的四个示例电路。这四个示例电路包括电路112a中的电阻器r、电路112b中的电容器c、电路112c中的传输晶体管mp和电路112d中的基于变压器的平衡-不平衡变换器(balun)。在各种实施方式中，取决于特定实施方式及其实现，电路112a的电阻器r可以具有在大约100ω与大约10kω之间的电阻，并且电路112b的电容器c可以具有在大约100ff与20pf之间的电容，但也可以使用这些范围之外的值。在一些实施方式中，电容器c还可以用作ac耦接电容器。
虽然将电路112c中的传输晶体管mp示出为nmos晶体管，但应当理解，可以使用pmos晶体管或其他晶体管类型。在一些实施方式中，可以使用多个电路元件来实现电流限制元件112。例如，可以使用包括并联耦接的nmos器件和pmos器件的cmos传输门。
电路112d的基于变压器的平衡-不平衡变换器可以具有连接至两个单独的输入引脚的输入v1p和v1n，并且可以被配置成基于输入差分信号在节点v2处生成单端信号。替选地，电路112d的平衡-不平衡变换器可以用于将ic输入处的单端信号转换为差分信号。
应当理解，图1c所示的电路112a、112b、112c和112d是可以用于实现电流限制元件112的许多可能电路中的四个。在替选实施方式中，可以使用本领域中已知的其他电路。
图1d示出了可以用于实现图1a所示的主esd电路104以及主esd电路102和106的七个示例电路。这五个示例电路包括电路104a和104c的npn双极晶体管、电路104b和104d的nmos晶体管、电路104e的二极管电路、电路104f的二极管以及电路104g的硅控制器整流器(scr)电路。电路104a、104b、104c、104d、104e、104f和104g中的每一个示出了它们各自的耦接在节点n1与n2之间的器件，节点n1和n2表示ic上的任何两个节点，在这两个节点之间，esd保护是合适的。在实施方式中，可以将使其基极连接至其发射极的npn晶体管(电路104a)或使其栅极连接至其源极的mos器件(电路104b)用作主esd电路。当器件暴露于高电压时被激活时，可以使用本领域中称为“骤回(snapback)”机制的方式来激活电路104a和104b。在一些实施方式中，附加偏置电路统可以耦接在电路104a的双极晶体管的基极与发射极之间，或者耦接在电路104b的mos晶体管的栅极与源极之间。该附加偏置电路可以包括一个或更多个电阻器或电容器，以及本领域已知的其他类型的偏置电路。在一些实施方式中，可以使用mos晶体管来实现主esd电路104，该双极晶体管或mos晶体管是使用触发电路来激活的，如关于电路104c和104d所示的。在替选实施方式中，触发电路可以耦接至电路104c的双极晶体管的集电极、基极和发射极，并且触发电路可以耦接至电路104d的mos晶体管的漏极、栅极和源极。这些触发电路可以使用本领域已知的esd触发电路来实现。
电路104e可以包括单个二极管或串联耦接的多个二极管。当一个或更多个二极管在esd事件期间被正向偏置时，它们可以传导电流。电路104f包括当反向偏置电压达到预定电压时传导电流以及当被正向偏置时传导电流的二极管。这样的二极管可以是齐纳二极管(如所示的)或另一种类型的二极管，当以特定电压反向偏置时，该二极管会经历结击穿或雪崩击穿。基于scr的电路104g包括由耦接至pnp晶体管的npn双极晶体管表示的scr。电路104g还包括触发电路，该触发电路被示出为耦接至npn双极晶体管的基极；然而，在替选实施方式中，代替npn双极晶体管的基极或除了npn双极晶体管的基极之外，触发电路还可以耦接至pnp晶体管的基极。可以使用本领域已知的触发电路来实现触发电路，或者可以使用关于以下描述的实施方式详细说明的触发电路来实现触发电路。在一些实施方式中，可以使用具有p-n-p-n结的器件来实现scr。
应当理解，图1d所示的电路104a、104b、104c、104d、104e、104f和104g是可以用于实施方式主esd保护电路的许多可能的电路中的几种。在替选实施方式中，可以使用本领域中已知的其他电路。
图2示出了包括辅助esd保护电路210的esd保护系统200的示意图，其中，esd偏置电路114使用耦接在节点vg/vb与电源节点vss之间的电阻偏置电路(例如，偏置电阻rb)来实现。因此，在图2的实施方式中，单个节点vg/vb连接至mos晶体管m1和m2的栅极和体连接。如所示出的，主esd电路104耦接在ic引脚103与电源节点vss之间，并且主esd电路106耦接在电源节点vdd与电源节点vss之间。然而，应当理解，其他主esd电路可以耦接至ic引脚103和其他电源节点。
在esd事件期间，当节点v2处的电压增加时，在mos晶体管m1和m2的主体中感应的主体电流流过偏置电阻器rb，从而引起节点vg/vb上的电压增加。电压的这种增加进一步使与mos晶体管m1和m2相关联的寄生双极晶体管导通，以及增加了这些晶体管上的栅极驱动。在各种实施方式中，取决于特定实施方式、器件技术以及其实现，偏置电阻器rb的电阻可以在大约500ω与大约100kω之间。在一些情况下，可以使用该范围之外的值。应当理解，在适当的情况下，在以下描述的其他实施方式中，可以使用偏置电阻器rb来实现esd偏置电路114。
图3a和图3b示出了esd保护系统，在该esd保护系统中esd偏置电路114从主esd保护电路104接收触发信号。例如，图3a示出了具有辅助esd保护302的esd保护300，在该esd保护300中，esd偏置电路114使用偏置电阻器rb来实现，其操作已在以上关于图2描述了，并且主esd保护电路104使用npn晶体管qesd来实现。此外，节点vg/vb也连接至npn晶体管qesd的基极，该npn晶体管qesd具有连接在ic引脚103与电源节点vss之间的负载路径。在esd操作期间，由于esd事件而在ic引脚103处增加的电压激活晶体管qesd，从而增加了晶体管qesd的基极上的电压。该增加的电压被中继到mos晶体管m1和m2的栅极和体连接，这进一步增强了辅助esd保护电路302的esd操作。
图3b所示的esd保护电路310类似于图3a所示的esd保护电路300；除了使用nmos晶体管mesd代替npn晶体管qesd来实现esd保护电路104。esd保护电路310以与图3a所示的esd保护电路300相似的方式进行操作。
图4a至图4e示出了其中使用基于scr的保护器件来实现esd偏置元件114的esd保护系统。在一些实施方式中，该基于scr的保护器件的功能可以与主esd电路104的功能共享。图4a示出了包括具有基于scr的偏置和保护电路的辅助esd保护电路401的esd保护系统400。如所示出的，scr402经由串联元件412耦接至节点v1，并且经由串联元件406和阻抗元件408耦接至电源节点vss。在各个实施方式中，辅助esd保护401可以包括耦接在scr402与节点v1之间的触发元件410和/或耦接在scr402与电源节点vss之间的触发元件404。mos晶体管m1和m2的栅极和体连接在nmos晶体管的基极处连接至阻抗元件408和scr402。在一些实施方式中，阻挡元件414也可以连接在scr402与电源节点vdd之间。如以上所提及的，scr402还可以用作主esd保护。然而，在一些实施方式中，附加的主esd保护电路104可以与基于scr的电路并联耦接。
在各个实施方式中，可以使用电阻器、晶体管的负载路径或其他电路元件或其组合来实现阻抗元件408；串联元件412可以包括一个或更多个二极管、二极管连接的晶体管、双极晶体管、其他电路元件或其组合；并且阻挡元件414可以包括一个或更多个二极管、二极管连接的晶体管、电阻器、其他电路元件或其组合。触发元件404和410可以使用本领域已知的触发元件来实现。在图4a至图4e的特定示例中给出了串联元件412、串联元件406、阻抗元件408、触发元件410、触发元件404和阻挡元件414的特定示例。然而，应当理解，实施方式实现不限于本文所公开的特定示例。
在基于scr的辅助esd保护电路401的esd操作期间，当ic引脚103的电压超过基于scr的电路的触发电压时，scr402传导电流，并且节点vg/vb的电压增加。如以上实施方式中所描述的，节点vg/vb的增加的电压增强了mos晶体管m1和m2的操作和电流处理能力。
图4b示出了包括具有基于scr的电路的辅助esd保护电路421的esd保护系统420。如所示出的，基于scr的电路包括scr402、二极管422、串联连接的二极管424、二极管426和阻抗元件408。在各个实施方式中，二极管422用于实现串联元件412，串联连接的二极管424用于实现触发元件404，并且二极管426用于实现图4a的实施方式的串联元件406。在图4b的实施方式中，触发元件410和阻挡元件414被示出为被省略。然而，这些块也可以包括在本发明的替选实施方式中。在工作期间，当ic引脚的电压增加时，scr402在ic引脚103与电源节点vss之间的电压接近大约六个二极管压降时被触发，这取决于辅助esd保护电路421的特定结构和实现而对应于大约3.5v至5v之间的电压。这六个二极管压降对应于二极管422、scr402的npn晶体管的基极发射极结和四个串联耦接的二极管424。在本发明的替选实施方式中，串联连接的二极管424的数目可以大于或小于四。因此，可以通过增加串联连接的二极管424的数目来增加基于scr的电路的触发电压，并且可以通过减少串联连接的二极管424的数目来降低基于scr的电路的触发电压。
图4c示出了包括具有基于scr的电路的辅助esd保护电路431的esd保护系统430。如所示出的，基于scr的电路包括scr402、二极管422、二极管426、可选的二极管432、阻抗元件408和齐纳二极管434。在各个实施方式中，二极管422用于实现串联元件412，齐纳二极管434用于实现触发元件410，可选的二极管426用于可选地实现串联元件406，并且二极管432用于实现图4a的实施方式的阻挡元件414。在图4c的实施方式中，省略了触发元件404；然而，该块也可以包括在本发明的替选实施方式中。在esd操作期间，当ic引脚的电压增加时，齐纳二极管434的击穿将电流传递至阻抗元件408，并且正向偏置scr402的npn器件的基极-发射极结，这激活scr402。在各个实施方式中，在ic标准操作期间用于偏置scr402的n阱的二极管432不提供esd放电路径。
图4d示出了包括具有基于scr的电路的辅助esd保护电路441的esd保护系统440。如所示出的，基于scr的电路包括scr402、二极管422、二极管426、串联连接的二极管444和阻抗元件408。在各个实施方式中，二极管422用于实现串联元件412，串联连接的二极管444用于实现触发元件410，二极管426用于实现串联元件406，并且二极管432用于实现图4a的实施方式的阻挡元件414。在图4d的实施方式中，省略了触发元件404；然而，该块也可以包括在本发明的替选实施方式中。在一些实施方式中，可以省略串联连接的二极管444或阻挡元件432。
在esd操作期间，当ic引脚的电压增加时，当ic引脚103与电源节点vss之间的电压由于二极管426、scr402的npn器件的基极-发射极结以及五个串联连接的二极管444而接近五个二极管压降时，scr402被触发，这对应于大约3v与大约4v之间的总电压。在本发明的替选实施方式中，串联连接的二极管444的数目可以大于或小于三个。因此，可以通过增加串联连接的二极管444的数目来增加基于scr的电路的触发电压，并且可以通过减少串联连接的二极管444的数目来降低基于scr的电路的触发电压。
图4e示出了包括具有基于scr的电路的辅助esd保护电路451的esd保护系统450。如所示出的，基于scr的电路包括scr402、二极管422、串联连接的二极管454、阻抗元件408和二极管452。在各个实施方式中，二极管422用于实现串联元件412，串联连接的二极管454用于实现串联元件406，并且二极管452用于实现图4a的实施方式的阻挡元件414。此外，触发元件404被实现为接地栅极nmos晶体管458。在图4e的实施方式中，省略了触发元件410；然而，该块也可以包括在本发明的替选实施方式中。
在esd操作期间，当ic引脚103经历电压上的快速增加时，scr402被触发。在实施方式中，节点v1上的所得到的瞬态信号经由二极管422耦接至晶体管458的漏极以及耦接至scr402的pnp晶体管的基极-发射极结。当nmos晶体管458经历寄生双极操作时，nmos晶体管458使触发电流流到scr402的pnp晶体管的基极，这激活scr402并且使节点vg/vb的电压如以上说明的那样增加。
应当理解，图4a至图4e的实施方式仅仅是可以与实施方式辅助esd保护器件和方法结合使用的scr电路的几个特定示例。在本发明的其他实施方式中，可以使用其他电路和方法来实现scr402。
图5a示出了包括辅助esd保护电路501的esd保护系统500的示意图，在该esd保护系统500中，esd偏置电路114使用晶体管msw(也被称为偏置晶体管)和开关偏置电路502来实现。如所示出的，晶体管msw的负载路径连接在节点vg/vb与电源节点vss之间。当使用nmos器件来实现mos晶体管msw时，晶体管msw的漏极连接至节点vg/vb，并且晶体管msw的源极连接至电源节点vss。晶体管msw的漏极和源极也可以被称为负载路径端子。主esd电路104耦接在ic引脚103与电源节点vss之间，并且主esd电路106耦接在电源节点vdd与电源节点vss之间。然而，应当理解，其他主esd电路可以耦接至ic引脚103和其他电源节点。
如由虚线连接所指示的，开关偏置电路502可以耦接至节点v1、节点v2、电源节点vdd和/或主esd电路104。开关偏置502也可以从其他源接收激活信号。在电路108的标称操作期间，晶体管msw的负载路径处于低阻抗状态(例如，晶体管导通)。然而，在esd事件期间，开关偏置502使晶体管msw关断，从而增加mos晶体管m1和m2的栅极和体连接至vss之间的阻抗。如以上实施方式中所述，阻抗的这种增加增强了mos晶体管m1和m2的esd操作。尽管示出了使用nmos晶体管实现的晶体管msw，但是应当理解，在本发明的替选实施方式中，可以使用诸如pmos晶体管和双极晶体管的其他晶体管类型来实现晶体管msw。
图5b至图5d示出了图5a的电路的特定实现。例如，图5b示出了包括辅助esd保护电路511的esd保护系统510。在实施方式中，使用连接在晶体管msw的栅极(也被称为控制节点)与电源节点vdd之间的电阻器512以及耦接在晶体管msw的栅极与电源节点vss之间的电容器514来实现开关偏置电路502。在标称操作期间，晶体管msw的栅极由于电阻器512而呈现电源节点vdd的电压电位，并且被导通。然而，在esd事件期间，在未供电的ic的情况下，触发电路的动态行为确保mswnmos的栅极经由电容器514接至vss。例如，该偏置电路对于icpin103处相对于vss的esd正应力或vdd上相对于icpin103的esd正应力有效。由晶体管msw的栅极或控制节点接收到的该信号也可以被称为esd激活信号。该瞬态或esd激活信号降低了晶体管msw的栅极源极电压，并且有效地使晶体管msw关断，并且增加了mos晶体管m1和m2的栅极和体连接与电源节点vss之间的阻抗。在各种实施方式中，电阻器512和514可以被配置成具有在大约1ns与大约1μs之间的rc时间常数。替选地，可以使用在该范围之外的rc时间常数。
图5c示出了包括辅助esd保护电路521的esd保护系统520。在实施方式中，通过将晶体管msw的栅极直接连接至电源节点vdd来实现开关偏置电路502。在标称操作期间，晶体管msw的栅极由于电阻512而呈现电源节点vdd的电压电位。然后，在电源节点vdd与vss之间的电压降低到晶体管msw的阈值电压以下的esd事件期间，晶体管msw被关断，从而增加了mos晶体管m1和m2的栅极和体连接与电源节点vss之间的阻抗。在vdd浮置时发生的esd应力的情况下，晶体管msw的栅极的电位动态地接至vss，这会增加mos晶体管m1和m2的栅极和体连接与电源节点vss之间的阻抗。
图5d示出了包括辅助esd保护电路531的esd保护系统530。在实施方式中，开关偏置电路502使用“接高(tie-high)”单元来实现，该“接高”单元包括：pmos晶体管532，其具有连接在晶体管msw的栅极与电源节点vdd之间的负载路径；以及二极管连接的nmos晶体管534，其在节点nfloat处耦接在电源节点vss与pmos晶体管532的栅极之间。在电路108的正常工作期间，晶体管534将pmos晶体管532的栅极拉至地，从而使pmos晶体管532导通并且在晶体管msw的栅极与电源节点vdd之间提供低阻抗路径，这有效地使晶体管msw导通。在vdd与vss之间的电压差减小的esd事件中，晶体管msw被关断，从而增加了栅极与体之间的阻抗。
应当理解，图5a至图5d的实施方式仅仅是可以与实施方式辅助esd保护器件和方法结合使用的开关晶体管和开关偏置电路的几个特定示例。在本发明的其他实施方式中，可以使用其他电路和方法来实现开关偏置电路502。
除了在单个电压域中操作之外，根据本发明的实施方式的辅助esd保护电路可以用于在多个电源域的部件之间提供辅助esd保护，如关于图6a至图6e所描述的。图6a示出了包括辅助esd保护电路601的实施方式esd保护系统600。如所示出的，辅助esd保护电路601包括向节点v2和esd偏置电路114提供辅助esd保护的电流限制电路112、mos晶体管m1和m2。代替如以上实施方式中所描述的那样将电流限制电路112耦接至ic输入引脚103，电流限制电路112耦接至由不同电压域供电的电路602。如所示出的，电路602耦接至包括电源节点vdd1和vss1的第一电压域，而辅助esd保护电路601和电路108耦接至包括电源节点vdd2和vss2的第二电压域。
在第一电力域内的esd事件的情况下，esd偏置电路114从esd电力钳位器604接收esd触发信号。响应于esd触发信号，esd偏置电路114向mos晶体管m1和m2的栅极和体连接提供适当的偏置信号，如以上实施方式中所描述的。在一些实施方式中，esd耦接电路608耦接在第一电力域的电源节点vss1与第二电力域的电源节点vss2之间。可以使用现有技术中已知的esd耦接电路来实现esd耦接电路608。例如，在一个实施方式中，可以使用一对或更多对背对背二极管。在一些实施方式中，esd电力钳位器606可以可选地耦接在第二电力域的电源节点vdd2与vss2之间。esd电力钳位器604和606可以例如使用本领域已知的esd电力钳位器结构来实现。可以使用上述已触发的esd偏置电路实施方式来实现esd偏置电路114。例如，esd偏置电路114及其相关联电路的实现可以如图2、图3a、图3b和图4a至图4e所示，可以应用于图6a和图6b的实施方式。
图6a的实施方式也可以扩展为在多个电压域上操作。图6b示出了esd保护620，该esd保护620包括esd触发器625和由与电源节点vdd1和vss1相关联的第一电力域供电的电路602，以及耦接至电路108(耦接至不同电源域)的辅助esd保护电路601的两个实例。如所示出的，辅助esd保护电路601和电路108的一个实例连接至与电源节点vdd2和vss2相关联的第二电力域，这类似于图6a的实施方式。除了与第二电源域相关联的辅助esd保护电路601和电路108之外，还示出了与附加电力域(与电源节点vddy和vssy相关联)相关联的辅助esd保护电路601和电路108的附加实例。类似于图6a的实施方式，第y个电源域的电源节点vssy经由esd耦接电路608耦接至第一电源域的电源vss1。在esd事件期间，esd触发器625向每个辅助esd保护电路601的esd偏置电路114和每个电源域提供esd触发信号trig。因此，在一个电源域中发生的esd事件可以用于增强其他电源域中的辅助esd保护电路的操作。尽管在图6b中仅示出了具有辅助esd保护电路601的两个电源域，但是应当理解，可以使用具有实施方式辅助esd保护电路的任何数量的电源域。在一些实施方式中，esd触发器625及其相关联的偏置电路(例如，esd偏置电路114的偏置部分)被合并在一起并且参考与电源节点vdd1和vdd2相关联的第一电力域，使得仅单个偏置节点vg/vb被路由到与电源节点vddy和vssy相关联的所有y电力域的第二esd保护级601。
还应当理解，以下关于图6c至图6f所描述的各种esd触发电路也可以应用于图6b的实施方式。
图6c示出了根据本发明的实施方式的包括辅助esd保护电路631的esd保护系统630。此处，esd触发电路625使用反相器633、连接在电源节点vdd1与反相器633的输入之间的电阻器632、以及连接在反相器633的输入与电源节点vss1之间的电容器636来实现的。在标称工作期间，电源节点vdd1的电压电位经由电阻器632施加至反相器633的输入。这使反相器633的输出处于电源节点vss1的电压电位，并在mos晶体管m1和m2的栅极与体连接之间提供低欧姆路径。如果发生引起节点vss1的电位迅速降低的esd事件，则电源节点vss1的这种瞬态干扰耦接至反相器633的输入节点，并且使反相器633的输出被拉高。在反相器633的输出处增加的电压增加了供应至辅助esd保护电路631内的mos晶体管m1和m2的栅极和体连接的电压，从而增强了辅助esd保护电路631的电流处理能力。在一些实施方式中，反相器633的输出还可以用于触发esd电力钳位器634，该esd电力钳位器634耦接在第一电源域的电源节点vdd1与vss1之间。
图6d示出了根据本发明的实施方式的包括辅助esd保护电路631的esd保护系统640。此处，esd触发电路625使用耦接在电源节点vss1与节点vg/vb之间的电阻器642以及耦接在电源节点vdd1与节点vg/vb之间的电容器646来实现。在标称操作期间，电源节点vss1的电压电位被施加至mos晶体管m1和m2的栅极和体连接。如果发生引起电源节点vdd1的电位相对于电源节点vss1的电位迅速降低/增加的esd事件，则该干扰将经由电容器646耦接至mos晶体管m1和m2的栅极和体连接。该耦接的干扰增加了mos晶体管m1和m2的栅极和体连接的电压，从而增强了辅助esd保护电路631的操作。
图6e示出了根据本发明的实施方式的包括辅助esd保护电路631的esd保护系统650。此处，esd触发电路625使用耦接在电源节点vss1与节点vg/vb之间的电阻器644以及耦接在电源节点vdd1与节点vg/vb之间的串联连接的二极管642来实现。在标称操作期间，电源节点vss1的电压电位被施加至mos晶体管m1和m2的栅极和体连接。如果发生引起电源节点vdd1的电位相对于电源节点vss1的电位迅速降低/增加的esd事件，则该干扰经由二极管642耦接至mos晶体管m1和m2的栅极和体连接。该耦接的干扰增加了mos晶体管m1和m2的栅极和体连接的电压，从而增强了辅助esd保护电路631的操作。尽管示出了串联耦接的三个二极管642，但是应当理解，可以取决于特定的实施方式及其规范来使用多于或少于三个二极管。
图6f示出了根据本发明的实施方式的可以用于实现触发电路625的触发电路660。如所示出的，触发电路包括耦接在第一电源域中的电源节点vdd1与vss1之间的分压器662、温度补偿电路664和放大器665。在一些实施方式中，可以使用与一个或更多个电阻器串联耦接的一个或更多个二极管或二极管连接的晶体管来实现分压器。温度补偿电路664被配置成补偿分压器662的温度相关性。在一些实施方式中，温度补偿电路664包括耦接至分压器662的输出的一个或更多个mos晶体管。放大器665可以包括例如一个或更多个级联的反相器。在一些实施方式中，可以使用在2020年1月30日提交的共同未决的美国专利申请第16/777,195号中公开的触发电路来实现触发电路660，该共同未决的美国专利申请的全部内容通过引用并入本文中。
本发明的实施方式还可以适于与具有不同电压电平的多个电源域一起工作。图7a示出了esd保护系统700，在该esd保护系统700中，辅助esd保护电路耦接至与电源节点vdd1和vss相关联的第一电力域以及与电源节点vdd2和vss相关联的第二较高电压电力域。在各种实施方式中，辅助esd保护电路110和主esd保护电路102、104和106按以上实施方式中所说明的那样来实现并且工作，并且被配置成向电路108提供esd保护。然而，除了电路108之外，附加电路702连接在第一电源域的电源节点vdd1与第二较高电压电力域的电源节点vdd2之间。在一些实施方式中，附加的主esd电路也可以耦接在vdd1与vss之间。
电路702可以包括诸如电压自适应电路的电路，该电路在第一电源域与第二电源域之间提供接口以及/或者可以与向一个或更多个电源域供电相关联。例如，在一个实施方式中，电路702可以包括用于在电源域之间对接模拟或数字信号的电平转换器电路或电流镜电路。电路702可以包含电平转换器电路，该电平转换器电路包括耦接至较低电压电源域(例如，与电源节点vdd1和vss相关联的电源域)的数字输入或输出，并且具有耦接至较高电源域(例如，与电源节点vdd2和vss相关联的电源域)内的电路的数字输入或输出。该电平转换器电路可以使用本领域已知的电平转换器电路来实现。类似地，模拟信号可以在电源域之间传送。在一个示例中，电路702是电流镜，其可以用于接受来自低压电源域的电流输入并且将该电流镜像至较高电源域，反之亦然。可以使用本领域已知的电流镜电路来实现这样的电流镜电路。
如以上所提及的，电路702还可以包括电源电路。这样的电源电路可以包括但不限于线性电压调节器、基于电荷泵的电源电路、开关模式电源电路和/或用于支持开关模式电源电路的电路。可以使用现有技术已知的电源电路和系统来实现这样的电路。
图7a中所示的esd保护系统700也可以适于与来自附加电源域的内部电路对接。图7b中所示的esd保护系统720与图7a中所示的esd保护系统700类似，除了辅助esd保护电路601与内部电路602对接，该内部电路602从与电源节点vdd3和vss3相关联的第三电源域接收电力。在一些实施方式中，节点vdd1是未连接至外部电源引脚的内部电源节点。在这样的实施方式中，节点vdd1耦接至诸如线性电压调节器的内部电源电路的输出，该线性电压调节器耦接至较高电压的电源节点，例如hvvdd2。以上关于图6a至图6f描述了esd保护电路601可以操作并且可以结合电路602及其相关联的单独的电源域来实现的方式。
应当理解，图6a至图6f的实施方式仅是在所使用的多个电力域中实现实施方式辅助esd保护电路的几个特定示例。在本发明的替选实施方式中，可以使用电力域的组合以及现有技术已知的不同触发电路。
图8示出了保护电路的方法800的流程图。在步骤802中，在第一节点处接收由esd事件引起的应力。在步骤804中，使用耦接在第一节点与第二节点之间的电流限制元件来限制由应力引起的电流。在一些实施方式中，可以使用以上关于实施方式描述的电流限制元件112来实现该电流限制元件。在步骤806中，使用保护电路来限制由esd事件引起的第二节点处的电压，该保护电路包括至少一个mos晶体管，该mos晶体管具有耦接至第二节点的负载路径，其中，至少一个mos晶体管被设置在阱中。保护电路还包括偏置电路，该偏置电路耦接至该至少一个mos晶体管的栅极和体连接以及电源节点。在各种实施方式中，可以使用mos晶体管m1和/或m2来实现至少一个mos晶体管，并且可以如本文的实施方式中所描述的那样使用偏置电路114来实现偏置电路。电源节点可以被配置成耦接至地或耦接至另一电源电压。应当理解，在一些实施方式中，方法800的步骤802、804和806不一定按顺序发生，并且实际上可以同时发生。
此处总结了本发明的实施方式。根据本文提交的整个说明书和权利要求书，也可以理解其他实施方式。
示例1.一种用于保护电路的方法包括：从第一节点接收由静电放电(esd)事件引起的应力；使用耦接在第一节点与连接至所述电路的第二节点之间的电流限制元件来限制电流；以及使用保护电路来限制由esd事件引起的第二节点上的电压，该保护电路包括具有耦接至第二节点的负载路径的至少一个mos晶体管，其中，至少一个mos晶体管被设置在阱中，并且该保护电路包括偏置电路，该偏置电路耦接至至少一个mos晶体管的栅极和体连接以及电源节点。
示例2.根据示例1所述的方法，其中，限制第二节点上的电压包括：激活至少一个mos晶体管的寄生双极晶体管。
示例3.根据示例1或2中之一所述的方法，其中，偏置电路包括偏置电阻器，该偏置电阻器具有连接至电源节点的第一端子以及耦接至至少一个mos晶体管的栅极和体连接的第二端子。
示例4.根据示例1至3中之一所述的方法，其中，偏置电路包括偏置晶体管，该偏置晶体管具有连接至电源节点的第一负载路径端子以及耦接至至少一个mos晶体管的栅极和体连接的第二负载路径端子。
示例5.根据示例4所述的方法，还包括：由偏置晶体管的控制节点接收指示esd事件的esd激活信号；以及响应于esd激活信号，而增加偏置晶体管的负载路径的阻抗。
示例6.根据示例5所述的方法，其中，电路与第一电压域相关联；并且接收esd激活信号包括：从耦接至第二电压域的电源节点的esd电路接收esd激活信号，该第二电压域与第一电压域不同。
示例7.根据示例1至6中之一所述的方法，其中，至少一个mos晶体管包括：第一mos晶体管，其具有耦接在第二节点与电源节点之间的第一负载路径；以及第二mos晶体管，其具有耦接在第二节点与另外的电源节点之间的第二负载路径。
示例8.根据示例7所述的方法，还包括：限制由esd事件引起的第一节点上的电压，限制第一节点上的电压包括：使用耦接在第一节点与电源节点和另外的电源节点中的至少一者之间的主esd保护电路。
示例9.一种静电放电(esd)电路，其包括辅助esd保护电路，该辅助esd保护电路耦接在第一节点与第二节点之间，该第二节点被配置成耦接至要保护的第一电路，辅助esd保护电路包括：电流限制元件，其耦接在第一节点与第二节点之间；第一mos晶体管，其具有耦接在第一电源节点与第二节点之间的第一负载路径；第二mos晶体管，其具有耦接在第二节点与第二电源节点之间的第二负载路径，其中，第一mos晶体管和第二mos晶体管被设置在至少一个阱中；以及偏置电路，其耦接至第一mos晶体管的第一栅极、第一mos晶体管的第一体连接、第二mos晶体管的第二栅极以及第二mos晶体管的第二体连接。
示例10.根据示例9所述的esd电路，还包括主esd保护电路，该主esd保护电路具有耦接至第一电源节点和第二电源节点中的至少一者的第一端子以及耦接至第一节点的第二端子。
示例11.根据示例9或10中之一所述的esd电路，其中，偏置电路包括偏置电阻器，该偏置电阻器具有连接至第一电源节点或第二电源节点中的一者的第一端子以及耦接至第一mos晶体管的第一栅极、第一mos晶体管的第一体连接、第二mos晶体管的第二栅极和第二mos晶体管的第二体连接的第二端子。
示例12.根据示例11所述的esd电路，还包括双极结型晶体管，该双极结型晶体管具有耦接至第一节点的集电极、耦接至第二电源节点的发射极以及耦接至偏置电阻器第二端子的基极。
示例13.根据示例9至12中之一所述的esd电路，其中，偏置电路包括偏置晶体管，该偏置晶体管具有连接至第一电源节点或第二电源节点中的一者的第一负载路径端子以及耦接至第一mos晶体管的第一栅极、第一mos晶体管的第一体连接、第二mos晶体管的第二栅极和第二mos晶体管的第二体连接的第二负载路径端子。
示例14.根据示例9至13中之一所述的esd电路，其中，第一电源节点和第二电源节点包括第一电压域的电源节点；并且第一节点耦接至要保护的第二电路，其中，要保护的第二电路被配置成从与第一电压域不同的第二电压域接收电力。
示例15.根据示例14所述的esd电路，其中，要保护的第一电路被配置成从与第一电压域和第二电压域不同的第三电压域接收电力。
示例16.根据示例9至15中之一所述的esd电路，其中，第一mos晶体管和第二mos晶体管包括nmos晶体管。
示例17.一种集成电路，包括：要保护的第一电路，其具有耦接至输入节点的第一输入端子；主静电放电(esd)保护电路，其耦接至输入节点以及耦接至第一电源节点或第二电源节点中的至少一者；以及辅助esd电路，其耦接在输入节点与第一输入端子之间，该辅助esd电路包括耦接在输入节点与第一输入端子之间的电流限制元件、具有耦接至第一输入端子的负载路径的至少一个mos晶体管、耦接至至少一个mos晶体管的栅极和体连接的电阻偏置电路。
示例18.根据示例17所述的集成电路，还包括耦接至输入节点的输入垫(pad)。
示例19.根据示例17或18中之一所述的集成电路，还包括耦接至输入节点的要保护的第二电路，其中，要保护的第一电路和要保护的第二电路由不同的电源域供电。
示例20.根据示例19所述的集成电路，还包括要保护的第三电路，该要保护的第三电路耦接在第一电源节点与第三电源节点之间，其中，要保护的第一电路耦接在第一电源节点与第二电源节点之间，其中，要保护的第三电路是电压适配电路。
虽然已经参考说明性实施方式描述了本发明，但是该描述并非旨在以限制性的意义来解释。在参考了本说明书之后，对本领域技术人员而言，说明性实施方式的各种修改和组合以及本发明的其他实施方式将是明显的。因此，所附权利要求意在涵盖任何这样的修改或实施方式。
1.一种用于保护电路的方法，所述方法包括：
从第一节点接收由静电放电esd事件引起的应力；
使用耦接在所述第一节点与连接至所述电路的第二节点之间的电流限制元件来限制电流；以及
使用保护电路来限制由所述esd事件引起的所述第二节点上的电压，所述保护电路包括：
至少一个mos晶体管，其具有耦接至所述第二节点的负载路径，其中，所述至少一个mos晶体管被设置在阱中，以及
偏置电路，其耦接至所述至少一个mos晶体管的栅极和体连接以及电源节点。
2.根据权利要求1所述的方法，其中，限制所述第二节点上的电压包括激活所述至少一个mos晶体管的寄生双极晶体管。
3.根据权利要求1所述的方法，其中，所述偏置电路包括偏置电阻器，所述偏置电阻器具有连接至所述电源节点的第一端子、以及耦接至所述至少一个mos晶体管的栅极和体连接的第二端子。
4.根据权利要求1所述的方法，其中，所述偏置电路包括偏置晶体管，所述偏置晶体管具有连接至所述电源节点的第一负载路径端子、以及耦接至所述至少一个mos晶体管的栅极和体连接的第二负载路径端子。
5.根据权利要求4所述的方法，还包括：
通过所述偏置晶体管的控制节点接收指示esd事件的esd激活信号；以及
响应于所述esd激活信号而增加所述偏置晶体管的负载路径的阻抗。
6.根据权利要求5所述的方法，其中：
所述电路与第一电压域相关联；并且
接收所述esd激活信号包括从耦接至第二电压域的电源节点的esd电路接收所述esd激活信号，所述第二电压域与所述第一电压域不同。
7.根据权利要求1所述的方法，其中，所述至少一个mos晶体管包括：
第一mos晶体管，其具有耦接在所述第二节点与所述电源节点之间的第一负载路径；以及
第二mos晶体管，其具有耦接在所述第二节点与另外的电源节点之间的第二负载路径。
8.根据权利要求7所述的方法，还包括：限制由所述esd事件引起的所述第一节点上的电压，限制所述第一节点上的电压包括使用耦接在所述第一节点与所述电源节点和所述另外的电源节点中的至少一者之间的主esd保护电路。
9.一种静电放电esd电路，包括：
辅助esd保护电路，其耦接在第一节点与第二节点之间，所述第二节点被配置成耦接至要保护的第一电路，所述辅助esd保护电路包括：
电流限制元件，其耦接在所述第一节点与所述第二节点之间；
第一mos晶体管，其具有耦接在第一电源节点与所述第二节点之间的第一负载路径；
第二mos晶体管，其具有耦接在所述第二节点与第二电源节点之间的第二负载路径，其中，所述第一mos晶体管和所述第二mos晶体管被设置在至少一个阱中；以及
偏置电路，其耦接至所述第一mos晶体管的第一栅极、所述第一mos晶体管的第一体连接、所述第二mos晶体管的第二栅极以及所述第二mos晶体管的第二体连接。
10.根据权利要求9所述的esd电路，还包括主esd保护电路，所述主esd保护电路具有耦接至所述第一电源节点和所述第二电源节点中的至少一者的第一端子以及耦接至所述第一节点的第二端子。
11.根据权利要求9所述的esd电路，其中，所述偏置电路包括偏置电阻器，所述偏置电阻器具有连接至所述第一电源节点或所述第二电源节点中的一者的第一端子、以及耦接至所述第一mos晶体管的第一栅极、所述第一mos晶体管的第一体连接、所述第二mos晶体管的第二栅极和所述第二mos晶体管的第二体连接的第二端子。
12.根据权利要求11所述的esd电路，还包括双极结型晶体管，所述双极结型晶体管具有耦接至所述第一节点的集电极、耦接至所述第二电源节点的发射极以及耦接至所述偏置电阻器的第二端子的基极。
13.根据权利要求9所述的esd电路，其中，所述偏置电路包括偏置晶体管，所述偏置晶体管具有连接至所述第一电源节点或所述第二电源节点中的一者的第一负载路径端子、以及耦接至所述第一mos晶体管的第一栅极、所述第一mos晶体管的第一体连接、所述第二mos晶体管的第二栅极和所述第二mos晶体管的第二体连接的第二负载路径端子。
14.根据权利要求9所述的esd电路，其中：
所述第一电源节点和所述第二电源节点包括第一电压域的电源节点；并且
所述第一节点耦接至要保护的第二电路，其中，所述要保护的第二电路被配置成从与所述第一电压域不同的第二电压域接收电力。
15.根据权利要求14所述的esd电路，其中，所述要保护的第一电路被配置成从与所述第一电压域和所述第二电压域不同的第三电压域接收电力。
16.根据权利要求9所述的esd电路，其中，所述第一mos晶体管和所述第二mos晶体管包括nmos晶体管。
17.一种集成电路，包括：
要保护的第一电路，其具有耦接至输入节点的第一输入端子；
主静电放电esd保护电路，其耦接至所述输入节点并且耦接至第一电源节点或第二电源节点中的至少一者；以及
辅助esd电路，其耦接在所述输入节点与所述第一输入端子之间，所述辅助esd电路包括：
电流限制元件，其耦接在所述输入节点与所述第一输入端子之间；
至少一个mos晶体管，其具有耦接至所述第一输入端子的负载路径；
电阻偏置电路，其耦接至所述至少一个mos晶体管的栅极和体连接。
18.根据权利要求17所述的集成电路，还包括耦接至所述输入节点的输入垫。
19.根据权利要求17所述的集成电路，还包括耦接至所述输入节点的要保护的第二电路，其中，所述要保护的第一电路和所述要保护的第二电路由不同的电源域供电。
20.根据权利要求19所述的集成电路，还包括要保护的第三电路，其耦接在所述第一电源节点与第三电源节点之间，其中，所述要保护的第一电路耦接在所述第一电源节点与所述第二电源节点之间，其中，所述要保护的第三电路是电压适配电路。
技术总结