本发明实施例涉及半导体结构，尤其涉及隔离结构与其制作方法。
背景技术：
半导体技术中的进展对更高储存能力、更快处理系统、更高效能与更低成本的半导体装置需求也增加。为符合这些需求，半导体产业持续缩小半导体装置(如金属氧化物半导体场效晶体管，包含平面金属氧化物半导体场效晶体管、鳍状场效晶体管或纳米片场效晶体管)的尺寸。尺寸缩小会增加半导体制造工艺的复杂度。
技术实现要素：
本发明实施例的目的在于提供一种半导体结构，以解决上述至少一个问题。
在一些实施例中，半导体结构可包括基板；第一垂直结构与第二垂直结构，形成于基板上；以及隔离结构，位于第一垂直结构与第二垂直结构之间。隔离结构包括中心区与多个基脚区形成于中心区的两侧上。每一基脚区为自每一基脚区的第一末端至第二末端朝向中心区的锥形。
在一些实施例中，场效晶体管结构可包括基板；第一垂直结构与第二垂直结构，形成于基板上；栅极结构，位于第一垂直结构与第二垂直结构的部分上；以及隔离结构，位于第一垂直结构与第二垂直结构之间。第一垂直结构与第二垂直结构的每一者包括通道层。隔离结构可包括第一侧壁、第二侧壁与垂直地位于第一侧壁与第二侧壁之间的基脚区。第一侧壁与第二侧壁可位于隔离结构的上表面与下表面之间。基脚区可为自第二侧壁至第一侧壁的锥形。
在一些实施例中，半导体结构的形成方法可包括形成第一鳍状结构与第二鳍状结构于基板上；横向地形成隔离结构于第一鳍状结构与第二鳍状结构之间；以及移除隔离结构的一部分，以形成自隔离结构的侧壁至隔离结构的上表面的锥形的基脚区。隔离结构可包括第一绝缘层与第一绝缘层上的第二绝缘层。
本发明实施例的有益效果在于，上侧区包含基脚于下侧区上。具有基脚的上侧区的顶部宽度，比下侧区的底部宽度窄。基脚的优点为提供狭窄的隔离结构顶部宽度与宽广的隔离结构底部宽度，以用于高密度集成电路所用的紧密且坚固的切割金属栅极方案。
附图说明
图1a及图1b分别为一些实施例中，半导体装置的等角图。
图1c至图1f为一些实施例中，半导体装置的剖视图。
图2为一些实施例中，制作半导体装置的方法的流程图。
图3a至图3c与图4a至图4c为一些实施例中，半导体装置于制作工艺的多种阶段的等角图。
图5至图16为一些实施例中，半导体装置于制作工艺的多种阶段的剖视图。
图17a及图17b与图18a及图18b为一些实施例中，半导体装置于制作工艺的多种阶段的剖视图。
附图标记如下：
c-c,d-d:剖线
gl,l1,w1,w2,848:水平尺寸
gh,h1,h2,138h:垂直尺寸
ht:总高度
h3,h4,h5:高度
s108,s1081,s1082,s1083,125:分隔距离
t116,t118,t142,t538,122t:厚度
w104h,w104h1,w104h2,w104h3:顶部宽度
w104l,w104l1,w104l2,w104l3:底部宽度
w14041,w14043:宽度
100:半导体装置
102:场效晶体管
103:锐角
104,1041,1042,1043,704,7041,7042,7043:隔离结构
104h:上侧区
104l:下侧区
105:水平位移
106:基板
107:垂直错位
108,1081,1082,1083:鳍状结构
108a:鳍状物基底部分
108b:堆叠鳍状物部分
109,111,1111,1112,1113,113,1131,1132,1133,117,121:上表面
110:源极/漏极区
112:栅极结构
112a:氧化物层
112b:栅极介电层
112c,1712:栅极
114:栅极间隔物
115,1151,1152,1153:下表面
116:蚀刻停止层
118:层间介电层
122:通道层
122s:间隙
129:第二末端
131:第一末端
133,1331,1332,1333,135,1351,1352,1353:侧壁
138:浅沟槽隔离区
140:内连线结构
142:内侧间隔物
152:衬垫层
154:基体区
156:中心区
158,158l,158r:基脚区
162,164,538,602:层状物
174:中段工艺的绝缘层
178:沟槽导体
200:方法
205,210,215,220,225:步骤
224:源极/漏极结构
308b:堆叠层
320:第一半导体层
320t,322t:垂直厚度
322:第二半导体层
420:第三半导体层
440,442,814:硬掩模层
503,903,1201:凹陷结构
812:多晶硅结构
846:空间
1402:牺牲层
1404:掩模层
具体实施方式
值得注意的是，下述内容的“一实施例”、“一例示性的实施例”、“例示性”或类似用语所述的实施例可包含特定的特征、结构或特性，但每一实施例可不必包含特定的特征、结构或特性。此外，这些用语不必视作相同实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确说明，本技术领域中技术人员自可结合其他实施例以实施这些特征、结构或特性。
应理解的是，此处的措词或用语的目的为说明而非限制，因此本技术领域中技术人员可依此处说明解释下述说明的措词或用语。
空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
与鳍状场效晶体管或全绕式栅极场效晶体管相关的鳍状物的图案化方法可为任何合适方法。举例来说，鳍状物的图案化方法可采用一或多道光刻工艺，包括双重图案化工艺或多重图案化工艺。一般而言，双重图案化工艺或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距小于采用单一的直接光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。采用自对准工艺以沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，并可采用保留的间隔物以图案化鳍状物。
此处采用的用语“基本上”指的是在产品或工艺的设计阶段中，用于构件或工艺操作的特性或参数的期望值或目标值，以及高于及/或低于所需值的数值。数值范围通常来自于工艺或公差中的细微变化。
在一些实施例中，用语“大约”和“基本上”指的是在5％之内变化的给定数值(比如目标数值±1％、±2％、±3％、±4％或±5％)。
此处采用的用语“垂直”指的是大致垂直于基板表面。
此处采用的用语“选择性”指的是相同蚀刻条件下，对两种不同材料的蚀刻速率之间的比例。
此处采用的用语“第一层与第二层的蚀刻选择性大于或等于n倍”指的是相同蚀刻条件下，对第一层的蚀刻速率比对第二层的蚀刻速率大至少n倍。
此处采用的用语“高k”指的是高介电常数。在半导体装置结构与其工艺的领域中，高介电常数为大于氧化硅的介电常数的介电常数(比如大于3.9)。
此处采用的用语“p型”定义的结构、层状物及/或区域掺杂p型掺杂如硼。
此处采用的用语“n型”定义的结构、层状物及/或区域掺杂n型掺杂如磷。
此处采用的用语“绝缘层”指的是作为电性绝缘的层状物(如介电层)。
半导体产业中的技术进展造成对更高装置密度、更高效能与更低成本的集成电路的追求。在集成电路演进的过程中，已采用多种三维场效晶体管如鳍状场效晶体管与全绕式栅极场效晶体管，以达更高装置密度的集成电路。此外，切割多晶硅栅极方案的目的在于选择性移除栅极结构，以分开集成电路中的晶体管之间的金属栅极线路，以进一步增加集成电路装置密度。举例来说，切割多晶硅栅极方案可采用为影工艺以选择性露出多晶硅栅极结构的一部分，并采用蚀刻工艺移除多晶硅栅极结构的露出部分。然而随着晶体管尺寸缩小，与尺寸相关的个别多晶硅栅极结构亦缩小。如此一来，光刻工艺无法完全露出切割多晶硅栅极方案中选定的多晶硅栅极结构，造成良率切割多晶硅栅极方案的良率下降，并造成集成电路失效。
本发明实施例关于隔离结构与其制作方法，其可提供切割金属栅极方案以隔离集成电路中的晶体管之间的栅极金属线路隔离物。隔离结构可形成于基板上的相邻鳍状结构之间。隔离结构的上表面可大于隔离结构的下表面。举例来说，隔离结构的上侧部分可包含基脚结构形成于隔离结构的下侧部分上。如此一来，基脚结构可将隔离结构的尺寸由较宽的下表面转换成较窄的上表面。在一些实施例中，隔离结构的上侧部分与下侧部分可分别由第一绝缘材料与第二材料所组成。在一些实施例中，第一绝缘材料与第二绝缘材料对蚀刻工艺的蚀刻选择性可大于5，比如介于约5至约10之间。本发明实施例的优点之一为采用基脚结构以有效分开鳍状结构之间的栅极金属线路连接，进而避免集成电路中的晶体管失效。
在一些实施例中，半导体装置100具有多个场效晶体管102，此将搭配图1a至1g说明。在一些实施例中，每一场效晶体管102可为鳍状场效晶体管或全绕式栅极场效晶体管。图1a及1b为一些实施例中，半导体装置100的等角图。图1c显示一些实施例中，半导体装置100沿着栅极结构(如图1a的剖线c-c及/或图1b的剖线c-c)的剖视图。图1d至图1f为一些实施例中，沿着场效晶体管102的通道(如图1a的剖线d-d及/或图1b的剖线d-d)的剖视图。即使图1a及1b中的每一鳍状结构108中具有两个场效晶体管102，半导体装置100可具有任何数目的鳍状结构108，其各自含有任何数目的场效晶体管102。此外，半导体装置100的等角图与剖视图中的多种标示单元的尺寸与形状，仅用于说明目的而非局限于此。
每一场效晶体管102可包含沿着x轴延伸的鳍状结构108，以及沿着y轴穿越过鳍状结构108的栅极结构112。虽然图1a显示每一场效晶体管102具有一鳍状结构，但每一场效晶体管102所用的半导体装置100中可包含任何数目的鳍状结构108。每一场效晶体管102可形成于基板106上。基板106可为半导体材料，比如但不限于硅。在一些实施例中，基板106可包含结晶硅基板(如晶片)。在一些实施例中，基板106可包含(i)半导体元素耴硅或锗；(ii)半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；(iii)半导体合金如碳化硅锗、硅锗、磷砷化镓、磷化镓铟、砷化镓铟、磷砷化镓铟、砷化铝铟及/或砷化铝镓；或(iv)上述的组合。此外，基板106可依设计需求掺杂(比如p型基板或n型基板)。在一些实施例中，基板106可掺杂p型掺杂(如硼、铟、铝或镓)或n型掺杂(如磷或砷)。
如图1a及图1c所示，每一鳍状结构108(比如鳍状结构1081至1083)可包含鳍状物基底部分108a与位于鳍状物基底部分108a之上的堆叠鳍状物部分108b。鳍状物基底部分108a包含的材料可与基板106类似，比如晶格常数实质上接近基板106的晶格常数的材料(比如晶格不匹配在5％以内)。在一些实施例中，鳍状物基底部分108a包含的材料可与基板106相同。举例来说，鳍状物基底部分108a的形成方法可为光刻图案化与蚀刻基板106。堆叠鳍状物部分108b可包含半导体层以作为场效晶体管102的通道层122，以及水平(在x方向中)接触通道层122的源极/漏极区110。在一些实施例中，堆叠鳍状物部分108b可包含多个通道层122，其组成可彼此相同或不同。在一些实施例中，堆叠鳍状物部分108b可包含多个通道层122，其各自具有厚度122t且彼此之间隔有间隙122s。厚度122t与间隙122s各自为约3nm至约20nm，且可彼此相同或不同。
鳍状物基底部分108a与堆叠的鳍状物部分108b沿着z轴的垂直尺寸h1及h2(如高度)，可各自为约40nm至约60nm。垂直尺寸h1及h2可彼此相同或不同。垂直尺寸h1及h2的总和如鳍状结构108的总高度ht，可为约80nm至约120nm。在一些实施例中，鳍状结构108沿着x轴的水平尺寸l1(长度，如图1c所示的水平尺寸l1)可为约100nm至约1μm。鳍状结构108的水平尺寸l1可为至少100nm，以避免鳍状结构108中的应力松弛，进而避免栅极结构112之下的通道层122中的应力松弛。鳍状结构108所用的其他尺寸与材料亦属本发明实施例的范畴与精神中。
源极/漏极区110可成长于不在栅极结构112之下的鳍状物基底部分108a上。场效晶体管102的每一通道层122可夹设于一对源极/漏极区110之间。源极/漏极区110可包含外延成长的半导体材料。在一些实施例中，外延成长的半导体材料可与基板106的材料相同。在一些实施例中，外延成长的半导体材料可与基板106的材料类似。举例来说，外延成长的半导体材料的晶格常数可实质上接近基板106的材料的晶格常数(比如晶格不匹配在5％以内)。在一些实施例中，外延成长的半导体材料可包含:(i)半导体材料如锗或硅；(ii)半导体化合物材料如砷化镓及/或砷化铝镓；或(iii)半导体合金如硅锗及/或磷砷化镓。源极/漏极区110可掺杂p型掺杂或n型掺杂。p型掺杂可包含硼、铟、铝或镓。n型掺杂可包含磷或砷。在一些实施例中，半导体装置100上的鳍状结构108(如鳍状结构1081)的源极/漏极区110可掺杂为n型，而半导体装置100上的另一鳍状结构108(如鳍状结构1082)的另一源极/漏极区可掺杂为p型。在一些实施例中，源极/漏极区110可具有多个子区(未图示)，其可包含硅锗且掺杂浓度、外延成长工艺条件及/或者相对于硅的锗浓度可彼此不同。举例来说，最靠近堆叠的鳍状物部分108b的子区中的锗原子％可小于最远离堆叠的鳍状物部分108b的子区中的锗原子％。
通道层122包含的半导体材料可与基板106类似。举例来说，通道层122包含的半导体材料的晶格常数实质上近似于基板106的晶格常数(比如晶格不匹配在5％以内)。在一些实施例中，通道层122可包含硅或硅锗。在一些实施例中，通道层122可包含硅锗，其锗浓度为约25原子％至约50原子％，且其余原子％为硅。通道层122亦可包含硅而实质上不含锗。在一些实施例中，通道层122与基板106包含的半导体材料可具有彼此不同的氧化速率及/或蚀刻选择性。通道层122可未掺杂、掺杂p型掺杂或掺杂n型掺杂。p型掺杂可包含硼、铟、铝或镓。n型掺杂可包含磷或砷。在一些实施例中，场效晶体管102的鳍状结构108(如鳍状结构1081)上的通道层122可掺杂为n型，而另一场效晶体管102的另一鳍状结构108(如鳍状结构1082)上的另一通道层122可掺杂为p型。
栅极结构112可为多层结构，其包覆一或多个鳍状结构108的部分。举例来说，栅极结构112可包覆场效晶体管102的通道层122(如半导体层)，以调整场效晶体管102的通道层122的导电性。在一些实施例中，栅极结构112可视作全绕式栅极结构，而场效晶体管102可视作全绕式栅极场效晶体管。栅极结构112沿着x轴的水平尺寸gl(如图1a所示的栅极长度)可为约3nm至约1000nm。
栅极结构112可包含氧化物层112a、氧化物层112a上的栅极介电层112b、栅极介电层112b上的栅极112c、以及栅极112c的侧壁上的栅极间隔物114。氧化物层112a与栅极介电层112b可包覆每一通道层122，因此可使通道层122彼此电性隔离，并使通道层122与栅极112c电性隔离。氧化物层112a与栅极介电层112b可位于栅极112c与源极/漏极区110之间，以避免两者之间的电性短路。
氧化物层112a可为夹设于每一通道层122与栅极介电层112b之间的界面介电层。在一些实施例中，氧化物层112a可包含半导体的氧化物材料(如氧化硅或氧化硅锗)，且厚度可为约1nm至约10nm。
栅极介电层112b可包含氧化硅，其形成方法可为化学气相沉积、原子层沉积、物理气相沉积、电子束蒸镀或其他合适工艺。在一些实施例中，栅极介电层112b可包含(i)氧化硅、氮化硅及/或氮氧化硅，(ii)高介电常数的介电材料如氧化铪、氧化钛、氧化铪锆、氧化钽、硅酸铪、氧化锆或硅酸锆，(iii)高介电常数材料如锂、铍、镁、钙、锶、钪、钇、锆、铝、镧、铈、镨、铌、钐、铕、钆、铽、镝、钬、铒、铥、镱或镏的氧化物，或(iv)上述的组合。高介电常数的介电层的形成方法可为原子层沉积及/或其他合适方法。在一些实施例中，栅极介电层112b可包含单层或堆叠的绝缘材料层。栅极介电层112b的厚度可为约1nm至约5nm。栅极介电层112b所用的其他材料与形成方法亦属本发明实施例的范畴与精神中。
栅极112c可设置为场效晶体管102的栅极端。栅极112c可包含金属堆叠，其可大致包覆每一通道层122。填入相邻通道层122之间的空间之一或多层的栅极112c可包覆每一通道层122，端视相邻的通道层122与栅极结构112的层状物厚度而定。在一些实施例中，栅极112c可包含栅极阻挡层(未图示于图1a至图1g)、栅极功函数层(未图示于图1a至图1g)、以及栅极金属填充层(未图示于图1a至1g)。栅极阻挡层可作为后续形成栅极功函数层所用的成核层。栅极阻挡层可进一步实质上避免金属(如铝)自栅极功函数层扩散至下方层(如栅极介电层112b或氧化物层112a)。栅极阻挡层可包含钛、钽、氮化钛、氮化钽或其他合适的扩散阻挡材料。栅极功函数层可包含单一金属层或金属层堆叠。金属层堆叠可包含功函数彼此相同或不同的金属。在一些实施例中，栅极功函数层可包含铝、同、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物、银、碳化钽、氮化钽硅、碳氮化钽、钛铝、氮化钛铝、氮化钨、金属合金及/或上述的组合。在一些实施例中，栅极功函数层可包含掺杂铝的金属如掺杂铝的钛、掺杂铝的氮化钛、掺杂铝的钽或掺杂铝的氮化钽。栅极金属填充层可包含单一金属层或金属层堆叠。金属层堆叠可包含彼此不同的金属。在一些实施例中，栅极金属填充层可包含合适的导电材料，比如钛、银、铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、氮化钽、钌、钼、氮化钨、铜、钨、钴、镍、碳化钛、碳化钛铝、碳化钽铝、金属合金及/或上述的组合。栅极阻挡层、栅极功函数层与栅极金属填充层所用的其他材料亦属本发明实施例的范畴与精神中。
在一些实施例中，栅极间隔物114可物理接触氧化物层112a与栅极介电层112b。栅极间隔物114可具有介电常数低于约3.9的低介电常数材料。举例来说，栅极间隔物114可包含绝缘材料如氧化硅、氮化硅、低介电常数材料或上述的组合。在一些实施例中，栅极间隔物114的厚度可为约2nm至约10nm。栅极间隔物114所用的其他材料与厚度亦属本发明实施例的范畴与精神中。
如图1a及图1c所示，每一场效晶体管102可进一步包含多个内侧间隔物142、多个蚀刻停止层116与多个层间介电层118。内侧间隔物142可位于栅极结构112与源极/漏极区110之间。举例来说，一些实施例的内侧间隔物142可接触栅极介电层112b及/或氧化物层112a。在一些实施例中，内侧间隔物142可垂直地(在z方向中)位于相邻的通道层122之间。内侧间隔物142可具有介电常数低于约3.9的低介电常数材料。举例来说，内侧间隔物142可包含绝缘材料如氧化硅、氮化硅、低介电常数的材料或上述的组合。在一些实施例中，内侧间隔物142的厚度可为约2nm至约10nm。内侧间隔物142所用的其他材料与厚度亦属本发明实施例的范畴与精神中。
蚀刻停止层116可设置以保护栅极结构112及/或源极/漏极区110。在形成层间介电层118及/或源极/漏极接点结构(未图示)时，可提供上述保护。蚀刻停止层116可位于栅极间隔物114的侧壁及/或源极/漏极区110上。在一些实施例中，蚀刻停止层116可包含氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅、氮化硼、硼氮化硅、碳硼氮化硅或上述的组合。在一些实施例中，蚀刻停止层116的厚度可为约3nm至约30nm。蚀刻停止层116所用的其他材料与厚度亦属本发明实施例的范畴与精神中。
层间介电层118可位于蚀刻停止层116上，且可包含适用于可流动的介电材料的沉积方法所沉积的介电材料(比如可流动的氧化硅、可流动的氮化硅、可流动的氮氧化硅、可流动的碳化硅或可流动的碳氧化硅)。举例来说，可流动的氧化硅的沉积方法可采用可流动的化学气相沉积。在一些实施例中，介电材料可为氧化硅。在一些实施例中，层间介电层118的厚度可为约50nm至约200nm。层间介电层118所用的其他材料、厚度与形成方法亦属本发明实施例的范畴与精神。
如图1a及图1c所示，半导体装置100可进一步包含浅沟槽隔离区138。浅沟槽隔离区138可设置为提供水平(如在y方向中)相邻的鳍状结构108之间的电性隔离。举例来说，浅沟槽隔离区138可电性隔离鳍状结构1081与鳍状结构1082。如此一来，浅沟槽隔离区138可设置以提供不同鳍状结构108上的场效晶体管102之间的电性隔离。此外，浅沟槽隔离区138可设置以提供场效晶体管102与整合至基板106上(或沉积于基板106上)的相邻有源与无源单元(未图示)之间的电性隔离。在一些实施例中，浅沟槽隔离区138可包含多层，比如氮化物层、位于氮化物层上的氧化物层与位于氮化物层上的绝缘层。在一些实施例中，绝缘层可包含氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃、低介电常数的介电材料及/或其他合适的绝缘材料。在一些实施例中，浅沟槽隔离区138沿着z轴的垂直尺寸138h(如高度)可为约40nm至约60nm。在一些实施例中，垂直尺寸138h可为鳍状结构108的总高度ht的一半。
如图1a所示，半导体装置100可进一步包含多个隔离结构104(比如隔离结构1041至1043)，其各自沿着x轴延伸穿过栅极结构112，并位于浅沟槽隔离区138上。每一隔离结构104可位于两个水平(在y方向中)相邻的鳍状结构108之间。举例来说，隔离结构1041可位于鳍状结构1081与鳍状结构1082之间。类似地，隔离结构1042可位于鳍状结构1082与鳍状结构1083之间。在一些实施例中，蚀刻停止层116与层间介电层118均可位于栅极结构112之外的隔离结构104的部分上。此外，蚀刻停止层116与层间介电层118均可位于隔离结构104以及与隔离结构104相邻的鳍状结构108之间。在一些实施例中，蚀刻停止层116可覆盖隔离结构104的侧壁的一部分，而隔离结构104的侧壁的另一部分可埋置于浅沟槽隔离区138下。
每一隔离结构104可具有顶部宽度w104h(如顶部宽度w104h1至w104h3)与底部宽度w104l(如底部宽度w104l1至w104l3)。顶部宽度w104h可与隔离结构104所提供的切割金属栅极方案的关键尺寸相关，而切割金属栅极方案的关键尺寸与半导体装置100的场效晶体管102的间距尺寸相关。底部宽度w104l可与鳍状结构108与相邻的隔离结构104之间的分隔距离s108(如分隔距离s1081至s1083)相关。举例来说，分隔距离s108越大，则底部宽度w104l越大。在一些实施例中，鳍状结构1081及1082彼此分开的距离较远，而鳍状结构1082及1083彼此分开的距离较近(比如分隔距离s1081大于分隔距离s1082)，使隔离结构1041的底部宽度大于隔离结构1042的底部宽度(比如底部宽度w104l1大于底部宽度w104l2)。在一些实施例中，每一分隔距离s108可为约5nm至约500nm。在一些实施例中，每一底部宽度w104l可为约5nm至约500nm。顶部宽度w104h可实质上小于或等于底部宽度w104l。在一些实施例中，顶部宽度w104h可介于约10nm至约100nm之间。
每一隔离结构104可包含一或多层，且每一层包括绝缘材料如氧化硅、氮化硅、高介电常数的介电层或低介电常数的介电层，以电性隔离位于隔离结构104的两侧的鳍状结构108。在一些实施例中，一或多个隔离结构104可进一步设置以电性隔离被隔离结构104穿过的栅极结构112。以图1a为例，隔离结构1041的上表面可高于栅极结构112的上表面。因此隔离结构1041可电性隔离被隔离结构1041越过的栅极结构112。如此一来，与鳍状结构1081上的场效晶体管102相关的栅极结构112的一部分，可与鳍状结构1082上的场效晶体管102相关的栅极结构112的另一部分电性绝缘。在一些实施例中，半导体装置100可包含隔离结构1041与隔离结构1042延伸穿过栅极结构112，其中隔离结构1041的顶部可高于栅极结构112，以电性隔离被隔离结构1041越过的栅极结构112的部分，而栅极结构112可埋置隔离结构1042，因此被隔离结构1042穿过的栅极结构112的另一部分可维持彼此电性连接。
如图1b、图1d及图1e所示，半导体装置100上的每一隔离结构104可包含下侧区104l，其具有上表面111(如上表面1111至1113)、下表面115(如下表面1151至1153)、以及上表面111与下表面115之间的侧壁135(如侧壁1351至1353)。每一下侧区104l可包含一或多层，且每一层可包含绝缘材料。以图1e为例，下侧区104l可包含基体区154与围绕基体区154的衬垫层152。基体区154与衬垫层152可包含不同的绝缘材料。在一些实施例中，衬垫层152包含的绝缘材料的介电常数，大于基体区154中包含的另一绝缘材料的介电常数。举例来说，基体区154可包含氧化硅或氮化硅，而衬垫层152可包括含碳的绝缘材料。每一下侧区104l可埋置于被下侧区104l越过的栅极结构112之下。举例来说，上表面111可低于栅极结构112的上表面109。在一些实施例中，上表面111可与通道层122的上表面121实质上共平面(如图1d所示)。每一下侧区104l可部分埋置于浅沟槽隔离区138中。举例来说，接触浅沟槽隔离区138的下表面115可低于浅沟槽隔离区138的上表面117。在一些实施例中，浅沟槽隔离区138的上表面117可高于下表面115并低于上表面111。下侧区104l可具有高度h3(1比如上表面111与下表面115之间的分隔距离)。在一些实施例中，高度h3可小于堆叠鳍状物部分108b的垂直尺寸h2(如图1a所示)。在一些实施例中，高度h3可介于约20nm至约100nm之间。在一些实施例中，下侧区104l的下表面115的宽度可实质上等于底部宽度w104l。在一些实施例中，底部宽度w104l可实质上等于侧壁135之间的分隔距离。
在一些实施例中，半导体装置100上的一或多个隔离结构104可进一步包含上侧区104h位于下侧区104l上。上侧区104h可具有上表面113(如上表面1131及1133)与低于上表面113的侧壁133(如侧壁1331及1333)。上表面113可高于被上侧区104h越过的栅极结构112的上表面109。因此每一上侧区104h提供的切割金属栅极方案，可电性绝缘被上侧区104h穿过的栅极结构112。在一些实施例中，上表面113可为隔离结构104的上表面。在一些实施例中，上侧区104h的上表面113的宽度可实质上等于顶部宽度w104h。在一些实施例中，顶部宽度w104h可实质上等于侧壁133之间的分隔距离。上侧区104h的高度h4(比如上表面113与下侧区104l的下表面115之间的分隔距离)可介于约5nm至约20nm之间。在一些实施例中，上表面113可比上表面109高出高度h5，其可为约10nm至约30nm。上侧区104h与下侧区104l各自包含的绝缘材料，对蚀刻工艺的蚀刻选择性可彼此不同。举例来说，上侧区104h可包含氮化硅，且下侧区104l可包含氧化硅，其中氧化硅与氮化硅在干蚀刻工艺中可具有彼此不同的蚀刻选择性。在一些实施例中，上侧区104h与下侧区104l可分别包含第一绝缘材料与第二绝缘材料。对干蚀刻工艺而言，第二绝缘材料与第一绝缘材料之间的蚀刻选择性大于至少约5。在一些实施例中，上侧区104h可包含多层，且每一层可包含绝缘材料。多层的至少一者所包含的绝缘材料，可与下侧区104l具有不同的蚀刻选择性。以图1e为例，上侧区104h可包含层状物162，与位于层状物162上的层状物164。对干蚀刻工艺而言，层状物162及164的至少一者的蚀刻选择性与下侧区104l的蚀刻选择性不同。在一些实施例中，层状物162可接触下侧区104l。对干蚀刻工艺而言，层状物162包含的绝缘材料的蚀刻速率比下侧区104l的绝缘材料的蚀刻速率大至少约5倍。
如图1a及图1b所示的一些实施例中，半导体装置100上的一或多个隔离结构104可进一步包含基脚区158，其形成隔离结构104所用的斜向侧壁。以图1a为例，隔离结构1041可包含基脚区158位于隔离结构1041的两侧上，以形成隔离结构1041所用的斜向侧壁。在一些实施例中，基脚区158可沿着隔离结构104。以图1a为例，基脚区158可水平地延伸(比如沿着x轴)并穿过栅极结构112。在一些实施例中，基脚区158可选择性地位于隔离结构104的部分(其与栅极结构相交)上。以图1b为例，基脚区158可选择性地位于被每一栅极结构112越过的隔离结构1041的部分，而被隔离结构1041越过的每一栅极结构112可埋置每一基脚区158。包含基脚区158的一或多个隔离结构104可具有较窄的顶部宽度w104h与较宽的底部宽度w104l。举例来说，隔离结构1041的基脚区158可使隔离结构1041自较宽的底部宽度w104l1转换到较窄的顶部宽度w104h1。较窄的顶部宽度w104h1的优点在于隔离结构1041可提供场效晶体管102所用的紧密切割金属栅极方案，以符合尺寸需求(比如摩尔定律)。此外，较宽的底部宽度w104l1可让隔离结构1041提供场效晶体管102所用的坚固切割金属栅极方案，以确保可信的电性隔离可用于被隔离结构1041越过的金属栅极结构。在一些实施例中，对排除基脚区158的每一隔离结构104(如隔离结构1042或1043)而言，其顶部宽度w104h可与底部宽度w104l实质上相同。举例来说，隔离结构1042及1043可各自排除基脚区158。因此顶部宽度w104h2及w104h3可各自与底部宽度w104l2及w104l3实质上相同。
如图1d所示的一些实施例，半导体装置100可包含第一组隔离结构104、第二组隔离结构104与第三组隔离结构104。第一组隔离结构104(如隔离结构1041)可各自包含下侧区104l与具有基脚区158的上侧区104h。第一组隔离结构104可各自包括上表面(如上表面1131)，其高于栅极结构112的上表面121。第二组隔离结构104(如隔离结构1042)可各自包括下侧区104l以接触栅极结构112。如此一来，第二组隔离结构104可各自埋置于栅极结构112之下，且其上表面(如上表面1132)低于栅极结构112的上表面121。此外，第二组隔离结构104可各自具有顶部宽度(如顶部宽度w104h2)，其实质上等于其底部宽度(如底部宽度w104l2)。第三组隔离结构104(如隔离结构1043)可包含下侧区104l，与经由实质上垂直的侧壁连接至下侧区104l的上侧区104h。如此一来，第三组隔离结构104可各自具有顶部宽度(如顶部宽度w104h3)，其实质上等于其底部宽度(如底部宽度w104l3)。此外，第三组隔离结构104可各自包含高于栅极结构112的上表面121的上表面(如上表面1133)。
每一隔离结构104(如隔离结构1041)包含的基脚区158，可进一步包含中心区156夹设于基脚区158之间。举例来说，中心区156可为隔离结构104的两侧(如侧壁133及/或侧壁135)之间的隔离结构104的中心部分。基脚区158(如基脚区158l及158r)可位于中心区156的两侧上。每一基脚区158可为自每一基脚区158的第一末端131至第二末端129朝向中心区156的锥形。如图1d所示，隔离结构1041的底部(如下表面1151)可较靠近第一末端131而非第二末端129，而隔离结构1041的顶部(如上表面1131)可较靠近第二末端129而非第一末端131。在一些实施例中，由于干蚀刻工艺等离子体相关的平均自由路径，第一末端131与第二末端129之间可形成垂直错位107(比如在z方向中)，其可介于约1nm至约10nm之间。此外，基脚区158(如基脚区158l及158r)的第一末端131之间的分隔距离，可大于基脚158(如基脚区158l及158r)的第二末端129之间的另一分隔距离。在一些实施例中，第一末端131与第二末端129之间的水平位移105(比如在y方向中)可介于约1nm至约5nm之间，端视干蚀刻能力而定。如此一来，每一基脚区158可为锥形，且朝向中心区156的角度为锐角103。在一些实施例中，锐角103可为约1度至约45度。
在一些实施例中，隔离结构104(如隔离结构1041)可包含下侧区104l与上侧区104h，且上侧区104h可包含中心区156与基脚区158。如图1d所示，上侧区104h可包含隔离结构1041的上表面1131，其中上侧区104h的侧壁133可为中心区156的侧壁且可高于基脚区158。此外，基脚区158可高于下侧区104l，因此高于下侧区104l的侧壁135。在一些实施例中，第一末端131可与下侧区104l的上表面111实质上共平面。在一些实施例中，第一末端131可与鳍状结构108的上表面121实质上共平面。因此每一基脚区158可位于侧壁135与侧壁133之间。此外，每一基脚区158可为自侧壁135朝向侧壁133的锥形，而侧壁133与侧壁135可分别与隔离结构104的顶部(如上表面1131)与底部(如下表面1151)相邻。在一些实施例中，侧壁133及/或侧壁135可实质上垂直于基板106。在一些实施例中，第一末端131可水平地(比如在y方向中)与下侧区104l的侧壁135错开。举例来说，第一末端131与侧壁135所隔的分隔距离125介于约1nm至约5nm之间。在一些实施例中，第一末端131可实质上水平地(比如在y方向中)对准侧壁135，使分隔距离125可实质上等于约0(此实施例未图示于图1d中)。
如图1e所示的一些实施例，每一基脚区158(如基脚区158l及158r)可包含一或多层(其接触下侧区104l)与绝缘材料，且绝缘材料与下侧区104l对蚀刻工艺的蚀刻选择性不同。举例来说，每一基脚区158可包含层状物162，其可包含第一末端131。在一些实施例中，每一基脚区158的第二末端129可包含于层状物162中，而此实施例未图示于图1e中。在一些实施例中，每一基脚区158可进一步包含层状物164，其可包含第二末端129。
如图1f所示的一些实施例，下侧区104l可包含基脚区158(如基脚区158l及158r)。举例来说，每一基脚区158可包含基体区154及/或衬垫层152。第一末端131与第二末端129可低于下侧区104l的上表面111。如此一来，基脚区158包含的绝缘材料与上侧区104h对蚀刻工艺具有不同的蚀刻选择性。举例来说，基体区154可包含第一末端131与第二末端129。在一些实施例中，衬垫层152可包含第一末端131，而基体区154可包含第二末端129。
在一些实施例中，基脚区158可包含于上侧区104h与下侧区104l中，但此实施例未图示于图1b至图1f中。举例来说，第一末端131可包含于下侧区104l中，而第二末端129可包含于上侧区104h中。如此一来，下侧区104l的上表面111可高于第一末端131并低于第二末端129。此外，第一末端131与第二末端129可包含绝缘材料层(分别为基体区154与层状物162)，其对蚀刻工艺的蚀刻选择性可彼此不同。
如图1a至图1f所示的一些实施例中，半导体装置100可进一步包含内连线结构140形成于栅极结构112与层间介电层118上。内连线结构140可设置以连接下方的栅极结构112与下方的源极/漏极区110至集成电路的其他单元(未图示于图1a至图1f中)。内连线结构140可包含中段工艺的绝缘层174，与沟槽导体178埋置于中段工艺的绝缘层174中。在一些实施例中，内连线结构140中可包含层间介电层118的部分及/或蚀刻停止层116的部分。中段工艺的绝缘层174的组成可为任何合适的绝缘材料，比如低介电常数的介电材料。沟槽导体178可接触下方的栅极结构112的栅极112c及/或下方的源极/漏极区110。沟槽导体178的组成可为导电材料如钨、铝、铜或钴。在一些实施例中，沟槽导体178可进一步包括阻挡衬垫层(未图示)，其设置为扩散阻挡层，且可包含单层或堆叠的导电材料层如氮化钛、钛、镍、氮化钽、钽或上述的组合。中段工艺的绝缘层174可具有平均垂直尺寸(比如z方向中的高度)，其可为约30nm至约600nm。沟槽导体178可具有平均水平尺寸(比如x方向或y方向中的宽度)，其可为约15nm至约25nm。沟槽导体178可具有平均垂直尺寸(如z方向中的高度)，其可为约400nm至约600nm。在一些实施例中，阻挡衬垫层的厚度可为约1nm至约2nm。基于此处公开的内容，中段工艺的绝缘层174、沟槽导体178与阻挡衬垫层所用的其他材料与尺寸亦属本发明实施例的范畴与精神中。
图2为一些实施例中，制作半导体装置100的方法200的流程图。为了说明目的，图2所示的步骤将搭配图3a至图3c、图4a至图4c、图5至图16、图17a及图17b与图18a至图18b中制作半导体装置100所用的工艺说明。在一些实施例中，图3a及图4a为一些实施例中，半导体装置100于多种制作阶段的等角图。在一些实施例中，图3b及图4b分别为沿着图3a及图4a的剖线c-c的剖视图。图5至图12与图17a及18a为图4a的结构于形成半导体装置100的多种制作阶段中，沿着剖线c-c的剖视图。在一些实施例中，图3c及图4c分别为沿着图3a及图4a的剖线d-d的剖视图。图13至图16与图17b及图18b为图4a的结构于形成半导体装置100的多种制作阶段中，沿着剖线d-d的剖视图。可由不同顺序进行步骤，或不进行一些步骤，端视特定应用而定。值得注意的是，方法200可不产生完整的半导体装置100。综上所述，应理解在方法200之前、之中与之后可提供额外工艺，且一些其他工艺仅简述于此。此外，图1a至图1f、图3a至图3c、图4a至图4c、图5至图16、图17a及图17b与图18a及图18b中具有相同标号的单元的说明可互通，除非另外说明。
在步骤205中，形成多个鳍状结构于基板上。以图4a为例，具有鳍状物基底部分108a与堆叠鳍状物部分108b的鳍状结构108(如鳍状结构1081至1083)可形成于基板106上，如搭配图3a至图3c与图4a至图4c说明的内容。形成鳍状结构108的方法可包含形成堆叠层308b于基板106上，如图3a至图3c所示。堆叠层308b可包含交错堆叠的第一半导体层320与第二半导体层322。第一半导体层320与第二半导体层322包含的半导体材料可彼此不同。在一些实施例中，第一半导体层320与第二半导体层322包含的半导体材料，可具有彼此不同的氧化速率及/或蚀刻选择性。第一半导体层320与第二半导体层322可各自外延成长于对应的下方层上。在一些实施例中，第一半导体层320与第二半导体层322的每一者的外延成长法可采用(i)化学气相沉积工艺如低压化学气相沉积、原子层化学气相沉积、超高真空化学气相沉积、远端等离子体化学气相沉积或任何合适的化学气相沉积工艺；(ii)分子术外延工艺；(iii)任何合适的外延工艺；或(iv)上述的组合。
在一些实施例中，第一半导体层320与第二半导体层322包含的材料可与基板106类似(比如晶格不匹配在5％以内)或不同。在一些实施例中，第一半导体层320与第二半导体层322可各自包含硅(实质上不含任何锗)或硅锗(锗浓度为约25原子％至约50原子％，比如约30原子％、35原子％或约45原子％，且其余原子％为硅)。
第一半导体层320与第二半导体层322可未掺杂，或在外延成长工艺时采用(i)p型掺杂如硼、铟或镓；及/或(ii)n型掺杂如磷或砷进行原位掺杂。对p型原位掺杂而言，可采用p型掺杂前驱物如乙硼烷、三氟化硼及/或其他p型掺杂前驱物。对n型原位掺杂而言，可采用n型掺杂前驱物如膦、胂及/或其他n型掺杂前驱物。第一半导体层320与第二半导体层322沿着z轴可分别具有垂直厚度320t及322t，其各自为约6nm至约10nm。垂直厚度320t及322t可彼此实质上相同或不同。
形成鳍状结构108的方法可还包括经由图案化的硬掩模层440及442(如图4a至图4c所示)蚀刻图3a的结构，以形成鳍状物基底部分108a与堆叠鳍状物部分108b。硬掩模层440及442(如图4a至4c所示)可形成于图3a的堆叠层308b上。在一些实施例中，硬掩模层440可为热氧化工艺所形成的氧化硅薄膜。在一些实施例中，硬掩模层442可为低压化学气相沉积工艺或等离子体辅助化学气相沉积工艺所形成的氮化硅。蚀刻图3a的结构的方法可包含干蚀刻、湿蚀刻或上述的组合，且每一蚀刻工艺可分开第一半导体层320与第二半导体层322，以形成第三半导体层420与通道层122。干蚀刻采用的蚀刻剂可为含氧气体、含氟气体(如四氟化碳、六氟化硫、二氟甲烷、氟仿及/或六氟乙烷)、含氯气体(如氯气、氯仿、四氯化碳及/或三氯化硼)、含溴气体(如溴化氢及/或溴仿)、含碘气体、其他合适的蚀刻气体及/或等离子体或上述的组合。湿蚀刻工艺可采用稀氢氟酸、氢氧化钾溶液、氨、含氢氟酸、硝酸与醋酸的溶液或上述的组合。
在一些实施例中，鳍状结构108沿着yz平面可各自具有锥形剖面，鳍状物基底部分108a沿着y轴的水平尺寸w1(比如鳍状结构108靠近基板106的宽度)，可大于堆叠鳍状物部分108b沿着y轴的水平尺寸w2(比如鳍状结构108靠近上表面121的宽度)。水平尺寸w1及w2可为约6nm至约20nm。
如图2所示的步骤210中，形成隔离结构于每一鳍状结构之间。以图7为例，每一隔离结构704(如隔离结构7041至7043)可形成于相邻的鳍状结构108之间。形成隔离结构704的方法可包括(i)形成绝缘材料的层状物538(如图5所示)于图4a的结构上，(ii)形成下侧区104l于绝缘材料的层状物538上(如图5所示)，(iii)形成绝缘材料的层状物602于下侧区104l上(如图6所示)，以及(iv)使绝缘材料的层状物538凹陷，以形成图7的结构。
如图5所示，形成绝缘材料的层状物538的方法可包含沉积一或多层的绝缘材料(未图示于图5中)于图4a的结构上。一或多层的绝缘材料可包含一或多层的保护衬垫层(未图示于图5中)及/或氧化物材料或氮化物材料的层状物，比如氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃或低介电常数的介电材料。形成层状物538所用的一或多层绝缘材料的沉积方法可采用适于沉积介电材料的工艺，比如原子层沉积工艺或化学气相沉积工艺。举例来说但不限于此，一或多个绝缘材料层的沉积方法可包含采用硅烷与氧气作为反应前驱物的高密度等离子体的化学气相沉积工艺，采用四乙氧基硅烷及/或臭氧的次压化学气相沉积工艺、采用四乙氧基硅烷及/或臭氧的高深宽比工艺或可流动的化学气相沉积工艺。在一些实施例中，形成绝缘材料的层状物538的方法可进一步包含湿式退火工艺。举例来说但不限于此，湿式退火工艺可包含在蒸汽中退火沉积的一或多层的绝缘材料，其温度为约200℃至约700℃，且历时约30分钟至约120分钟。如图5所示，最终层状物538可顺应性地形成于鳍状结构108与基板106上的凹陷结构503中。在一些实施例中，最终凹陷结构503可各自具有底部宽度，其实质上与隔离结构104的底部宽度w104l(如图1a及图5所示的底部宽度w104l1至w104l3)一致。在一些实施例中，最终层状物538的厚度t538可为约1000nm至约2000nm。在一些实施例中，厚度t538可与图5的结构共形。举例来说，层状物538的一部分沿着鳍状结构108的侧壁形成，其可具有实质上一致的厚度t538(如形成于基板106上的层状物538的另一部分的厚度)。层状物538所用的其他材料、形成方法与尺寸亦属本发明实施例的范畴与精神中。
形成下侧区104l的方法可包含(i)沉积一或多层的介电材料于每一凹陷结构503上，以及(ii)回蚀刻沉积的一或多层的介电材料。一或多层的介电材料可包含低介电常数的介电材料及/或高介电常数的介电材料，其蚀刻选择性与层状物538不同。举例来说但不限于此，一或多层的介电材料可包含氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氧化锆铝或氧化铪。一或多层的介电材料的沉积方法可采用合适的沉积工艺，比如化学气相沉积工艺、高密度等离子体化学气相沉积工艺、次压化学气相沉积工艺、原子层沉积工艺、高深宽比工艺或可流动的化学气相沉积工艺。
回蚀刻一或多层的介电材料的方法，可为干蚀刻工艺、湿蚀刻工艺或上述的组合。干蚀刻工艺与湿蚀刻工艺各自对下侧区104l所用的一或多层的介电材料与层状物538的蚀刻选择性可为约5至约10。在一些实施例中，干蚀刻工艺可采用等离子体干蚀刻，其采用的混合气体具有八氟环丁烷、氩气、氧气与氦气的混合气体，氟仿与氦气的混合气体，四氟化碳、二氟甲烷、氯气与氧气的混合气体，溴化氢、氧气与氦气的混合气体，或上述的组合，其压力可为约1mtorr至约5mtorr。在一些实施例中，湿蚀刻工艺可采用稀氢氟酸处理、氨与过氧化氢的混合物、硫酸与过氧化氢的混合物、热去离子水或上述的组合。在一些实施例中，干蚀刻可采用氨与氢氟酸作为蚀刻剂，以及惰性气体如氩气、氙气、氦气或上述的组合。在一些实施例中，干蚀刻工艺中采用的氢氟酸与氨的流速可各自为约10sccm至约100sccm。在一些实施例中，干蚀刻工艺的压力可为约5mtorr至约100mtorr，且温度为约50℃至约120℃。在回蚀刻工艺之后，下侧区104l的高度h3可各自介于上表面111与下表面115之间。在一些实施例中，形成下侧区104l的方法亦可在回蚀刻工艺之前进行研磨工艺如化学机械研磨，以平坦化沉积的一或多个介电材料层的上表面。
如图6所示，形成层状物602的方法包括:(i)沉积一或多层的介电材料于图5的结构上，(ii)采用化学机械研磨工艺研磨沉积的一或多层的介电材料，以形成层状物602，以及(iii)移除图案化的硬掩模层440及442。一或多层的介电材料可包含低介电常数的介电材料及/或高介电常数的介电材料，其蚀刻选择性不同于下侧区104l。在一些实施例中，层状物602的介电材料的一或多层与下侧区104l之间的蚀刻选择性可大于或等于约5。举例来说但不限于此，形成层状物602所用的一或多层介电材料可包含氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氧化锆铝或氧化铪。形成层状物602所用的一或多层的介电材料的合适沉积方法可采用化学气相沉积工艺、高密度等离子体化学气相沉积工艺、次压化学气相沉积工艺、原子层沉积工艺、高深宽比工艺或可流动的化学气相沉积工艺。移除图案化的硬掩模层440及442的方法可为湿蚀刻工艺或干蚀刻工艺。在一些实施例中，蚀刻硬掩模层440及442所用的每一湿蚀刻工艺或干蚀刻工艺对鳍状结构108具有不同的蚀刻选择性。
如图7所示，使绝缘材料的层状物538凹陷的方法，可包含在研磨的层状物538上进行回蚀刻工艺。使层状物538凹陷的回蚀刻工艺可包含干蚀刻制成或湿蚀刻工艺，其对层状物538的蚀刻选择性比对下侧区104l与层状物602的蚀刻选择性高约5至10倍。在一些实施例中，干蚀刻工艺可采用等离子体干蚀刻，其混合气体具有八氟环丁烷、氩气、氧气、氨、氟仿、氦气、四氟化碳、二氟甲烷、氯气或上述的组合，且混合气体的压力为约1mtorr至约5mtorr。在一些实施例中，湿蚀刻工艺可采用稀氢氟酸处理、氨与过氧化氢的混合物、硫酸与过氧化氢的混合物、去离子水或上述的组合。在一些实施例中，干蚀刻工艺的压力可为约5mtorr至约100mtorr，且温度可为约50℃至约120℃。因此回蚀刻工艺可形成浅沟槽隔离区138，其上表面117高于下侧区104l的下表面115，并露出第三半导体层420与通道层122。此外，回蚀刻工艺可造成多个隔离结构704，其中每一隔离结构704可包含层状物602，其露出的上表面(如图7所示的侧壁1331至1333)具有顶部宽度w104h(如图1a及7所示的顶部宽度w104h1至w104h3)，且其露出的侧壁133具有高度h4。最终的隔离结构704可各自进一步包含下侧区104l，其具有部分露出的侧壁135(如图7所示的侧壁1351至1353)。在一些实施例中，形成下侧区104l的方法在回蚀刻工艺之前，可进一步包含研磨工艺如化学机械研磨工艺，以平坦化沉积的一或多个介电材料层的上表面。
如图2所示的步骤215中，形成多个牺牲栅极结构与源极/漏极区于多个鳍状结构上。以图11为例，多个多晶硅结构812与源极/漏极区110可形成于每一鳍状结构108上，如图8至图11所示。形成多晶硅结构812与源极/漏极区110的方法可包含(i)形成一或多个多晶硅结构812于鳍状结构108上(如图8所示)，(ii)形成栅极间隔物114于多晶硅结构812的侧壁上(如图8所示)，(iii)形成内侧间隔物142，其各自位于多晶硅结构812的两侧上并垂直地(在z方向中)位于相邻的通道层122之间(如图11所示)，(iv)形成源极/漏极区110(如图10所示)，以及形成层间介电层118及/或蚀刻停止层116于图10的结构上(如图11所示)。
如图8所示，形成多晶硅结构812的方法可包含毯覆性沉积多晶硅材料层于鳍状结构108上，并经由多晶硅材料层上的图案化的硬掩模层814蚀刻多晶硅材料层。在一些实施例中，多晶硅材料层可未掺杂，且硬掩模层814可包含氧化物层及/或氮化物层。氧化物层的形成方法可采用热氧化工艺，而氮化物层的形成方法可为低压化学气相沉积或等离子体辅助化学气相沉积。硬掩模层814可保护多晶硅结构812免于后续工艺步骤(比如形成栅极间隔物114、内侧间隔物142、源极/漏极区110、层间介电层118及/或蚀刻停止层116的工艺)影响。
毯覆性沉积多晶硅材料层的方法可包含化学气相沉积、物理气相沉积、原子层沉积或其他合适的沉积工艺。蚀刻沉积的多晶硅材料层以形成多晶硅结构的方法，可包含干蚀刻、师蚀刻或上述的组合。多晶硅结构各自具有水平尺寸gl(在x方向中)与垂直尺寸gh(在z方向中)。在一些实施例中，蚀刻沉积的多晶硅材料层以形成多晶硅结构812的方法，可包含四个蚀刻步骤。第一多晶硅蚀刻步骤可包含采用溴化氢、氧气、氟仿与氯气的混合气体。第二多晶硅蚀刻步骤可包含采用溴化氢、氧气、氯气与氮气的混合气体，其压力可为约45mtorr至约60mtorr。第三多晶硅蚀刻步骤可包含采用溴化氢、氧气、氯气、氮气与氩气的混合气体，其压力可为约45mtorr至约60mtorr。第四多晶硅蚀刻步骤可包含采用溴化氢、氧气、氯气与氮气的混合气体，其压力可为约45mtorr至约60mtorr。第一多晶硅蚀刻步骤对多晶硅的蚀刻速率，可高于第二、第三及/或第四多晶硅蚀刻步骤对多晶硅的蚀刻速率。第一多晶硅蚀刻步骤用于蚀刻毯覆性沉积于鳍状结构108上的多晶硅材料层的不想要的部分。第二、第三及第四多晶硅蚀刻步骤用于蚀刻毯覆性沉积于空间846中的多晶硅材料层的不想要的部分，且空间846的深宽比大于约1:15。
在一些实施例中，多晶硅结构812的垂直尺寸gh可为约100nm至约150nm。多晶硅结构812的高宽比如垂直尺寸gh与水平尺寸gl的比例，可大于约等于约9。在一些实施例中，相邻的多晶硅结构812之间的水平尺寸848(在x方向中)可为约40nm至约90nm。水平尺寸848与水平尺寸gl的总和可视作一个接触间距(cpp)。在一些实施例中，每一鳍状结构108的水平尺寸l1(在x方向中，如图1c所示)为至少3接触间距，以避免鳍状结构108中的应力松弛，进而避免栅极结构112之下且形成于堆叠鳍状物部分108b之中的通道层122中的应力松弛。
形成栅极间隔物114的方法可包含以化学气相沉积、物理气相沉积或原子层沉积等工艺毯覆性沉积绝缘材料层(如氧化物或氮化物材料)于基板106上，接着进行蚀刻工艺(比如反应性离子蚀刻或采用氯或氟为主的蚀刻剂的其他干蚀刻工艺)。在一些实施例中，栅极间隔物114的水平厚度(比如在x方向中)可为约3nm至约10nm。
如9及10所示，形成内侧间隔物142的方法可包括(i)形成凹陷结构903(如图9所示)于多晶硅结构812之下的每一第三半导体层420的两侧，以及(ii)将一或多层的绝缘材料填入每一凹陷结构903(如图10所示)。如图9所示，形成凹陷结构903的工艺可包括经由回蚀刻工艺移除第三半导体层420的部分，且回蚀刻工艺采用多晶硅结构812与栅极间隔物114作为硬掩模。蚀刻工艺可采用干蚀刻工艺、湿蚀刻工艺或上述的组合，且每一蚀刻工艺中的第三半导体层420与通道层122之间的蚀刻选择性大于至少约10。举例来说但不限于此，通道层122可为硅层，第三半导体层420可为硅锗层，而蚀刻工艺可为对硅锗具有选择性的干蚀刻工艺。举例来说，卤素为主的化学剂对锗的蚀刻选择性较高，而对硅的蚀刻选择性较低。因此卤素气体蚀刻硅锗的速率大于蚀刻硅的速率。因此选择性蚀刻工艺可设计为在形成凹陷结构903之后不移除通道层122。在一些实施例中，卤素为主的化学剂可包含氟为主及/或氯为主的气体。在其他实施例中，可采用对硅锗具有高选择性的湿蚀刻化学剂。举例来说但不限于此，湿蚀刻化学剂可包含硫酸与过氧化氢的混合物，或氨与过氧化氢的混合物。
如图10所示，填入每一凹陷结构903的方法可包含沉积毯覆性膜于凹陷结构903中，并移除凹陷结构903之外的毯覆性膜的部分。形成与移除毯覆性膜的工艺可与形成栅极间隔物114的技术类似。举例来说，形成毯覆性膜的工艺可包含采用化学气相沉积或原子层沉积以沉积介电材料。移除毯覆性膜的部分的工艺可采用干蚀刻工艺、湿蚀刻工艺或上述的组合。在一些实施例中，每一内侧间隔物142的厚度t142可为约1nm至约9nm。
源极/漏极区110可成长于不在多晶硅结构812与栅极间隔物114之下的基板106的区域上。举例来说，源极/漏极区110可成长于通道层122及/或鳍状物基底部分108a上。形成源极/漏极区110的方法可包含外延成长半导体材料，其晶格常数实质上近似于基板106的材料的晶格常数(比如晶格不匹配在5％以内)。在一些实施例中，外延成长的半导体材料可与基板106、鳍状物基底部分108a、通道层122或第三半导体层420的材料相同。在一些实施例中，外延成长的半导体材料可包含(i)半导体材料如锗或硅；(ii)半导体化合物材料如砷化镓及/或砷化铝镓；或(iii)半导体合金如硅锗及/或磷砷化镓。在一些实施例中，源极/漏极区110的成长方法可为(i)化学气相沉积如低压化学气相沉积、原子层化学气相沉积、超高真空化学气相沉积、远端等离子体化学气相沉积或任何化学气相沉积；(ii)分子束外延工艺；或(iv)上述的组合。在一些实施例中，源极/漏极区110的成长方法可为外延沉积与部分蚀刻工艺，其可重复至少一次的外延沉积与部分蚀刻工艺。这些重复的沉积与部分蚀刻工艺亦可视作循环沉积与蚀刻工艺。
源极/漏极区110可均为p型或n型，或每一导电型态的外延鳍状物区的一者。在一些实施例中，p型源极/漏极区110可包含硅锗，且可在外延成长工艺时采用p型掺杂前驱物(比如但不限于乙硼烷、三氟化硼及/或其他p型掺杂前驱物)进行原位掺杂。在一些实施例中，n型源极/漏极区110可包含硅，且可在外延成长工艺时采用n型掺杂前驱物(比如但不限于膦、胂及/或其他n型掺杂前驱物)进行原位掺杂。多个n型及/或p型子区所用的其他材料与掺杂浓度亦属本发明实施例的范畴与精神中。
在一些实施例中，形成源极/漏极区110的方法在外延成长源极/漏极区110之前，可进一步包括回蚀刻多晶硅结构812与栅极间隔物114未覆盖的堆叠鳍状物部分108b的部分。在一些实施例中，可进行偏电压的蚀刻工艺，以回蚀刻多晶硅结构812与栅极间隔物114之外的堆叠鳍状物部分108b的部分。举例来说但不限于此，蚀刻工艺的压力可为约1mtorr至约1000mtorr，功率可为约50w至约1000w，偏电压可为约20v至约500v，温度可为约40℃至约60℃，且可采用溴化氢及/或氯气作为蚀刻气体。在蚀刻工艺时，硬掩模层814可保护多晶硅结构812免于蚀刻。
如图11所示，形成蚀刻停止层116的方法可包含毯覆性沉积蚀刻停止层116所用的材料层于图10的结构上，且合适的沉积方法可为等离子体辅助化学气相沉积、次压化学气相沉积、低压化学气相沉积、原子层沉积、高密度等离子体化学气相沉积、等离子体辅助原子层沉积、分子层沉积或等离子体脉冲化学气相沉积。举例来说但不限于此，蚀刻停止层116所用的材料层可包含氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅、氮化硼、氮硼化硅、氮硼碳化硅或上述的组合。
毯覆性沉积蚀刻停止层116所用的材料层之后，可毯覆性沉积层间介电层118所用的介电材料层。在一些实施例中，介电材料可为氧化硅。介电材料层的沉积方法可适用于沉积可流动的介电材料，比如可流动的氧化硅、可流动的氮化硅、可流动的氮氧化硅、可流动的碳化硅或可流动的碳氧化硅。举例来说，可流动的氧化硅的沉积方法可采用可流动的化学气相沉积工艺。毯覆性沉积工艺之后可在蒸汽中热退火沉积的介电材料层，其温度可为约200℃至约700℃，且可历时约30分钟至约120分钟。
热退火之后可进行化学机械研磨工艺，使蚀刻停止层116、层间介电层118、栅极间隔物114与多晶硅结构812的上表面彼此共平面，如图9所示。在化学机械研磨工艺时，可移除硬掩模层814。在一些实施例中，蚀刻停止层116在源极/漏极区110与栅极间隔物114上的厚度t116可为约3nm至约30nm。在一些实施例中，层间介电层118的厚度t118可为约50nm至约200nm。
此外，步骤215在形成蚀刻停止层116及/或层间介电层118之后，可移除多晶硅结构812。如图12及13所示，形成凹陷结构1201的工艺可包含经由干蚀刻工艺(如反应性离子蚀刻)或湿蚀刻工艺移除多晶硅结构812，且蚀刻工艺对多晶硅结构的蚀刻速率较高，而对鳍状结构108与隔离结构704的蚀刻速率较低(比如蚀刻选择性大于1)。在一些实施例中，干蚀刻工艺所用的气体蚀刻剂可包含氯、氟、溴或上述的组合。在一些实施例中，可采用氢氧化铵、氢氧化钠及/或氢氧化钾的湿蚀刻移除多晶硅结构812。移除多晶硅结构812可露出多晶硅结构812之下的隔离结构704与鳍状结构108的部分，以及栅极间隔物114的侧表面。
如图2所示的步骤220中，形成一或多个隔离结构所用的基脚区。以图16为例，基脚区158l及158r形成于隔离结构1041上，如搭配图14至16说明的内容。形成基脚区158(如基脚区158l及158r)的方法可包含(i)以牺牲堆叠掩模一或多个隔离结构704(如图14所示)，以及(ii)移除牺牲堆叠所定义的隔离结构704(如图15及16所示)。
如图14所示，掩模一或多个隔离结构704的方法可包括采用光刻形成掩模层1404于至少一隔离结构704(如隔离结构7041及7043)上。在一些实施例中，掩模一或多个隔离结构704的工艺可进一步包括形成牺牲层1402于掩模层1404与图13的结构之间。举例来说但不限于此，形成牺牲层1402的工艺可包含毯覆性的旋转涂布有机材料如聚合物材料、毯覆性沉积介电材料或上述的组合。举例来说但不限于此，掩模层1404可包含光敏材料如光刻胶。在一些实施例中，可选择性图案化掩模层1404于一些组的隔离结构704(如隔离结构7041及7043)上，并露出其他组的隔离结构704(如隔离结构7042)。在一些实施例中，可选择性图案化掩模层1404于第一组的隔离结构704(如隔离结构7041)与第二组的隔离结构704(如隔离结构7043)上，其中(i)第一组隔离结构704上的图案化的掩模层1404的水平宽度(在y方向中)可小于第一组隔离结构704的水平顶部宽度(在y方向中)，且(ii)第二组隔离结构704上的图案化的掩模层1404的水平宽度(在y方向中)可大于第二组隔离结构704的水平顶部宽度(在y方向中)。以图15为例，可分别图案化掩模层1404以具有宽度w14041及w14043于隔离结构7041及7043上，而宽度w14041及w14043可分别小于与大于隔离结构7041的顶部宽度w104h1与隔离结构7043的顶部宽度w104h3。
如图15及16所示，移除隔离结构704的工艺可经由掩模层1404蚀刻隔离结构704，以形成隔离结构104。在一些实施例中，移除隔离结构704的工艺可额外经由掩模层1404蚀刻牺牲层1402，而移除隔离结构704的工艺可进一步经由蚀刻的牺牲层1402与掩模层1404的堆叠蚀刻隔离结构704。蚀刻隔离结构704的方法可包含干蚀刻工艺，其可自下方的下侧区104l选择性蚀刻每一隔离结构704的层状物602。如此一来，干蚀刻工艺可蚀刻较窄的掩模层1404所覆盖的隔离结构7041以形成隔离结构1041，其上侧区104h具有基脚区158。在一些实施例中，干蚀刻工艺可同时蚀刻掩模层1404所露出的隔离结构7042，以形成隔离结构104(如隔离结构1042)，其可露出下侧区104l的表面(如上表面1112)。举例来说，干蚀刻工艺可移除隔离结构7042的层状物602。在一些实施例中，干蚀刻工艺可同时蚀刻较宽的掩模层1404所覆盖的隔离结构704(如隔离结构7043)，以形成含下侧区104l与上侧区104h的隔离结构104(如隔离结构1043)。下侧区104l与上侧区104h均具有实质上垂直且沿着z轴彼此共平面的侧壁(如侧壁1333及1353)，比如隔离结构1043不具有基脚区158。举例来说但不限于此，干蚀刻工艺可包含采用含溴及/或氯的分子的混合气体的等离子体干蚀刻工艺以形成基脚区158，因为这些混合气体可作为沉积气体以调整干蚀刻的方向性。在一些实施例中，干蚀刻工艺可包含氯与溴化氢的流速各自为约100sccm至约300sccm的等离子体干蚀刻工艺以形成基脚区158。在一些实施例中，干蚀刻工艺可包含压力为约50mtorr至约300mtorr的等离子体干蚀刻以形成基脚区158。在一些实施例中，干蚀刻工艺可包含温度为约25℃至约200℃的等离子体干蚀刻以形成基脚区158，因为通道层122的热预算与蚀刻速率之间的权衡得失。
如图2所示的步骤225中，可形成一或多个金属栅极结构于多个鳍状结构与隔离结构上。以图18a及18b为例，可形成栅极结构112以包覆鳍状结构108的堆叠的鳍状物部分108b的通道层122，如图17a及17b与图18a及18b所示。形成栅极结构112的方法可包括(i)进行氧化工艺以形成氧化物层112a于图16的结构中的每一凹陷结构1201中的堆叠鳍状物部分108b的通道层122的表面上，(ii)采用湿蚀刻工艺自通道层122选择性移除第三半导体层420，(iii)沉积栅极介电层112b所用的介电材料(如图17a及17b所示)，以及(iv)沉积栅极1712所用的导电材料(如图17a及17b所示)。在一些实施例中，形成栅极结构112的方法可进一步使栅极1712凹陷，以形成栅极112c(如图18a及18b所示)。
形成氧化物层112a的氧化工艺可包含热氧化或臭氧为主的氧化工艺，其温度可为约400℃至约600℃，且可历时约2分钟至约4小时。可成长氧化物层112a，以在选择性移除每一凹陷结构1201中的堆叠鳍状物部分108b的第三半导体层420时保护通道层122。在氧化工艺时，可同时成长厚度可忽略的另一氧化物层(未图示)于第三半导体层420上。不过这些成长于第三半导体层420上的氧化物层的厚度可忽略，而与通道层122相关的氧化速率高于与第三半导体层420相关的氧化速率。
栅极介电层112b可包含单一绝缘材料层或绝缘材料的堆叠。栅极介电层112b所用的介电材料层可包含(i)低介电常数的介电材料，比如氧化硅、氮化硅或氮氧化硅，(ii)高介电常数的介电材料，比如氧化铝、氧化铪、氧化钛、氧化铪锆、氧化钽、硅酸铪、氧化锆或硅酸锆，(iii)高介电常数的介电材料如锂、铍、镁、钙、锶、钪、钇、锆、铝、镧、铈、镨、铌、钐、铕、钆、铽、镝、钬、铒、铥、镱或镏的氧化物，或(iv)上述的组合。在一些实施例中，栅极介电层112b的沉积方法可为化学气相沉积、原子层沉积、物理气相沉积、电子束蒸镀或其他合适工艺。在一些实施例中，沉积栅极介电层112b的工艺可形成顺应性的栅极介电层112b于每一凹陷结构1201上，以包覆每一通道层122。
栅极1712可包含单一金属层或金属层堆叠。在一些实施例中，栅极1712可包含合适的导电材料如钛、银、铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、氮化钽、钌、钼、氮化钨、铜、钨、钴、镍、碳化钛、碳化钛铝、碳化钽铝、金属合金及/或上述的组合。栅极1712的形成方法可为原子层沉积、物理气相沉积、化学气相沉积或其他合适的沉积工艺。在一些实施例中，沉积栅极1712的材料的工艺可形成顺应性的栅极1712于每一凹陷结构1201上，以包覆每一通道层122。
使栅极1712凹陷的工艺可包含由研磨工艺(如化学机械研磨)平坦化沉积的栅极1712，以形成栅极112c。在一些实施例中，研磨工艺可使栅极112c的上表面与层间介电层118的上表面共平面。如图18a及18b所示的一些实施例中，使栅极1712凹陷的工艺可进一步包含回蚀刻栅极112c至低于隔离结构104的最顶部表面(比如上表面1131及1133)，且回蚀刻可采用任何合适的干蚀刻工艺及/或任何合适的湿蚀刻工艺，以蚀刻栅极介电层112b与栅极112c。
此外，步骤225可形成内连线结构于栅极结构112与源极/漏极区110上。以图18a及18b为例，内连线结构140可形成于栅极结构112与源极/漏极区110上。举例来说但不限于此，形成内连线结构140的工艺可包含沉积中段工艺的绝缘层174(如图1d至1f所示)于栅极结构112与源极/漏极结构224上，形成多个沟槽开口于中段工艺的绝缘层174之中以露出栅极112c的一部分与源极/漏极区110的一部分，以及形成沟槽导体178至沟槽开口中以接触栅极112c与源极/漏极区110。
本发明实施例提供具有基脚的例示性隔离结构与其形成方法。隔离结构可电性隔离不同鳍状结构之间的栅极结构。在一些实施例中，隔离结构可包含上侧区与下侧区。上侧区与下侧区包含的材料具有彼此不同的蚀刻选择性。在一些实施例中，上侧区包含基脚于下侧区上。具有基脚的上侧区的顶部宽度，比下侧区的底部宽度窄。基脚的优点为提供狭窄的隔离结构顶部宽度与宽广的隔离结构底部宽度，以用于高密度集成电路所用的紧密且坚固的切割金属栅极方案。
在一些实施例中，半导体结构可包括基板；第一垂直结构与第二垂直结构，形成于基板上；以及隔离结构，位于第一垂直结构与第二垂直结构之间。隔离结构包括中心区与多个基脚区形成于中心区的两侧上。每一基脚区为自每一基脚区的第一末端至第二末端朝向中心区的锥形。
在一些实施例中，基脚区的下表面与第一垂直结构与第二垂直结构的每一者的上表面实质上共平面。
在一些实施例中，基脚区包括对向的第一基脚区与第二基脚区，其中第一基脚区的第一末端与第二基脚区的第一末端之间的分隔距离，小于第一基脚区的第二末端与第二基脚区的第二末端之间的分隔距离。
在一些实施例中，中心区的上表面高于第一垂直结构与第二垂直结构的上表面。
在一些实施例中，中心区的侧壁实质上垂直于基板，其中中心区的侧壁垂直地位于基脚区与中心区的上表面之间。
在一些实施例中，半导体结构还包括第三垂直结构形成于基板上，以及其他隔离结构横向地位于第三垂直结构与第二垂直结构之间，其中其他隔离结构的上表面低于隔离结构的上表面；以及其他隔离结构的上表面与第一垂直结构、第二垂直结构及第三垂直结构的每一者的上表面实质上共平面。
在一些实施例中，半导体结构还包括其他隔离结构位于隔离结构之下，其中其他隔离结构的上表面与第一垂直结构及第二垂直结构的每一者的上表面实质上共平面。
在一些实施例中，半导体结构还包括介电层位于基板之上与第一垂直结构及第二垂直结构之间，其中介电层的上表面位于其他隔离结构的上表面与其他隔离结构的下表面之间。
在一些实施例中，场效晶体管结构可包括基板；第一垂直结构与第二垂直结构，形成于基板上；栅极结构，位于第一垂直结构与第二垂直结构的部分上；以及隔离结构，位于第一垂直结构与第二垂直结构之间。第一垂直结构与第二垂直结构的每一者包括通道层。隔离结构可包括第一侧壁、第二侧壁与垂直地位于第一侧壁与第二侧壁之间的基脚区。第一侧壁与第二侧壁可位于隔离结构的上表面与下表面之间。基脚区可为自第二侧壁至第一侧壁的锥形。
在一些实施例中，隔离结构的上表面高于金属栅极结构的上表面。
在一些实施例中，栅极结构横向地位于隔离结构与第一垂直结构之间，并横向地位于隔离结构与第二垂直结构之间。
在一些实施例中，基脚区包括第一末端与第一末端上的第二末端，其中第一垂直结构与第二垂直结构的每一者的上表面在第一末端与第二末端之间。
在一些实施例中，第一末端与第二侧壁横向错位。
在一些实施例中，第一末端与第一垂直结构及第二垂直结构横向地共平面。
在一些实施例中，隔离结构包括下侧区，且下侧区包括第二侧壁，其中下侧区与基脚区包括不同的绝缘材料。
在一些实施例中，场效晶体管结构还包括：第三垂直结构，包括通道层；以及其他隔离结构，位于第二垂直结构与第三垂直结构之间，其中栅极结构的上表面高于其他隔离结构的上表面。
在一些实施例中，半导体结构的形成方法可包括形成第一鳍状结构与第二鳍状结构于基板上；横向地形成隔离结构于第一鳍状结构与第二鳍状结构之间；以及移除隔离结构的一部分，以形成自隔离结构的侧壁至隔离结构的上表面的锥形的基脚区。隔离结构可包括第一绝缘层与第一绝缘层上的第二绝缘层。
在一些实施例中，上述方法还包括：第三垂直结构，包括通道层；以及其他隔离结构，与第三垂直结构横向地相邻，其中其他隔离结构的侧壁为接触其他隔离结构的上表面与下表面的垂直表面，且其中其他隔离结构的顶部高于栅极结构的上表面。
在一些实施例中，移除隔离结构的部分的步骤包括：形成硬掩模层于隔离结构的上表面上；以及采用硬掩模层并选择性蚀刻第二绝缘层。
在一些实施例中，选择性蚀刻第二绝缘层的步骤包括干蚀刻，且干蚀刻对第二绝缘层与第一绝缘层的蚀刻选择性大于或等于约5。
上述内容已说明几个实施例的特征，以利本技术领域中技术人员理解详细说明。本技术领域中技术人员应理解，本发明实施例明显可作为设计或调整其他工艺和结构的基础，以实现此处介绍的实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效构造并未脱离本发明实施例的精神与范畴，且在不脱离本发明实施例的精神与范畴的前提下，可进行多种改变、取代或变更。
1.一种半导体结构，包括：
一基板；
一第一垂直结构与一第二垂直结构，形成于该基板上；以及
一隔离结构，位于该第一垂直结构与该第二垂直结构之间，其中该隔离结构包括一中心区与多个基脚区形成于该中心区的两侧上，每一多个所述基脚区为自每一多个所述基脚区的一第一末端至一第二末端朝向该中心区的锥形。
技术总结