本公开一般涉及半导体器件和半导体器件探测的领域，并且特别是涉及制造具有用于晶片探测的对准焊盘的半导体器件的领域。
背景技术：
晶片制造的最终阶段包括要在将晶片分离成管芯(芯片)之前执行的若干个测试。这些测试中的一些是在所谓的晶片探测器中执行的。在晶片探测期间，探测针头被向下触碰并且被接触按压到晶片上的管芯焊盘，以电连接到管芯焊盘和形成在晶片中的集成电路(ic)。为了确保管芯焊盘和探测针头的正确对准，通过光学检查来观察探测针头在管芯焊盘上的压痕并且针对对准来对压痕的位置进行评估。
如果焊盘金属化太硬，则压痕是不可见的或者仅是几乎不可见的。在这种情况下，不能测量或者只能以不足的置信度测量针头向下触碰在管芯焊盘上的位置。
技术实现要素：
根据本公开的方面，半导体器件包括半导体衬底，半导体衬底包括主表面，在主表面上布置有多个管芯焊盘和用于针对半导体晶片探测的光学处理控制的至少一个对准焊盘。对准焊盘具有比多个管芯焊盘的硬度小的硬度。
根据本公开的另一方面，一种制造半导体器件的方法包括在半导体晶片的主表面上形成多个管芯焊盘。方法进一步包括在半导体晶片的主表面上形成用于针对半导体晶片探测的光学处理控制的至少一个对准焊盘。对准焊盘具有比多个管芯焊盘的硬度小的硬度。
根据本公开的又一方面，一种执行针对半导体晶片探测的光学处理控制的方法包括将探测针头接触按压在被布置在半导体晶片的主表面上的多个管芯焊盘和至少一个对准焊盘上。至少一个对准焊盘具有比多个管芯焊盘的硬度小的硬度。方法进一步包括通过光学检查来确定在至少一个对准焊盘上的针头压痕的位置。
附图说明
附图中的元素未必相对于彼此成比例。同样的参考标号指明对应的相似部件。各种所图示的实施例的特征可以被组合，除非它们彼此排斥和/或可以被选择性地省略(如果未被描述为必定要求的话)。在附图中描绘了实施例，并且在以下的描述中示例性地详述了实施例。
图1a是示例性的半导体器件的示意性的横截面示图。
图1b是示例性的半导体器件的示意性的横截面示图。
图2是示例性的半导体晶片的示意性的顶视图。
图3是图2的示例性的半导体晶片的放大的顶视图。
图4a至图4b是图示在将探针卡向下触碰在晶片上之前和之后的用于晶片探测的示例性的晶片测试设备的示意性的横截面视图。
图5是图4a至图4b的晶片测试设备的示例性的光学检查控制单元的示意性的横截面示图。
图6是示出如通过光学检查可观察到的在对准焊盘上的可见的压痕的示图。
图7是包括结构化的压痕层的示例性的对准焊盘的示意性的横截面视图和示意性的顶视图。
图8是示例性的对准焊盘的结构化的压痕层的示例性的层堆叠的示意性的横截面视图。
图9a至图9b是在通过探测针头进行接触按压之前和之后的结构化的压痕层的轮廓跟踪扫描电子显微镜图像。
图10是包括非结构化的压痕层的示例性的对准焊盘的示意性的横截面视图和示意性的顶视图。
图11是包括非结构化的压痕层和被构形成框的顶层的示例性的对准焊盘的示意性的横截面视图和示意性的顶视图。
图12是包括结构化的第一压痕层和连续的第二压痕层的示例性的对准焊盘的示意性的横截面视图和示意性的顶视图，其中对准焊盘是通过暴露的衬底来成框的。
图13是包括结构化的第一压痕层和连续的第二压痕层的示例性的对准焊盘的示意性的横截面视图和示意性的顶视图，其中对准焊盘是通过连续的第二压痕层来成框的。
图14是包括结构化的第一压痕层和非结构化的第二压痕层的对准焊盘的示意性的横截面视图和示意性的顶视图，其中对准焊盘是通过非结构化的第二压痕层来成框的。
图15是包括非结构化的第一压痕层和非结构化的第二压痕层的对准焊盘的示意性的横截面视图和示意性的顶视图，其中对准焊盘是通过非结构化的第二压痕层来成框的。
图16是描绘执行针对半导体晶片探测的光学处理控制的方法的各阶段的流程图。
具体实施方式
要理解的是，除非另外具体指明，否则在此描述的各种示例性的实施例和示例的特征可以被彼此组合。
如在本说明书中使用的那样，术语“沉积”、“覆盖”或“施加”或类似的术语不意味着意指各元件或层必须直接接触在一起；中间元件或层可以被相应地提供在“沉积的”、“覆盖的”或“施加的”元件之间。然而，根据本公开，上面提到的和类似的术语可以可选地还具有各元件或层直接接触在一起的特定含义，即没有中间元件或层被相应地提供在“沉积的”、“覆盖的”或“施加的”元件之间。
进一步地，关于被形成或被定位或被布置在表面“上方”或“下方”的部件、元件或材料层的用语“上方”或“下方”在此可以被用于意指部件、元件或材料层被定位(例如放置、形成、布置、沉积等)为“直接在…上方”或“直接在…下方”，例如与所指的表面直接接触。然而，关于被形成或被定位或被布置在表面“上方”或“下方”的部件、元件或材料层而使用的用语“上方”或“下方”在此也可以被用于意指部件、元件或材料层被定位(例如放置、形成、布置、沉积等)为“间接地在所指的表面上”或“间接地在所指的表面下方”，其中一个或多个附加的部件、元件或层被布置在所指的表面与部件、元件或材料层之间。
参照图1a，半导体器件100_1可以包括半导体衬底110和布置在半导体衬底110的主表面110a上的多个管芯焊盘120。进一步地，对准焊盘150被布置在半导体衬底110的主表面110a上。对准焊盘150具有比多个管芯焊盘120的硬度小的硬度。半导体衬底110的主表面110a可以例如包括半导体材料或者由半导体材料制成，所述半导体材料特别是单晶硅(例如外延硅)、多晶硅或非晶硅。
半导体衬底110之前已经被处理，从而集成电路(ic)被提供在半导体衬底110中或者被提供在半导体衬底110上。ic(未示出)可以是晶体管、二极管等。ic可以单片地集成在半导体衬底110中。每个ic可以被电连接到多个管芯焊盘120。也就是，管芯焊盘120可以充当用于ic的输入/输出(i/o)连接、电源连接等。
半导体衬底110可以是晶片，例如已经在半导体生产线的前端中被处理过的晶片。根据另外的可能性，半导体衬底110可以是芯片，即已经被从半导体晶片切出的半导体管芯。
ic(未示出)可以例如表示功率ic、逻辑ic、光学ic、mems(微机电系统)ic等。
如将在下面更详细地解释的那样，管芯焊盘120由相对硬的导电材料制成。通过示例的方式，管芯焊盘120可以包括钨或钨合金或者钛或钛合金或者多晶硅的层。
另一方面，对准焊盘150由比管芯焊盘120的材料软的材料制成。如将在下面更详细地解释的那样，包括“软的”对准焊盘150允许在半导体晶片探测期间的改进的处理控制。
更具体地，对准焊盘150被配置为在半导体晶片探测中在被探测针头接触按压时生成可见的压痕。这种可见的压痕允许检测和控制半导体晶片相对于(多个)探测针头被附接在其处的探针卡的位置。另一方面，管芯焊盘120可以是那样硬的以便在半导体晶片探测中在被探测针头接触按压时不生成可见的压痕或者仅生成几乎不可见的压痕。
换句话说，“正规的”管芯焊盘120可以不被用于执行针对半导体晶片探测的光学处理控制，因为它们在被探测针头接触按压时不生成对于通过光学检查来可靠地确定针头在管芯焊盘120上的位置而言充分地可见的压痕。更具体地，利用包括按压在具有200nm的管芯焊盘厚度的钨管芯焊盘120上的钨探测针头的探针卡的向下触碰测试揭示了在从大约17nm(在50μm的过驱动下)到大约22nm(在100μm的过驱动下)的范围内的凹陷深度。这样的压痕仅在高放大率扫描电子显微镜(sem)或原子力显微镜(afm)的情况下是可见的，而不是通过光学检查可见的。
为了克服这个缺点，将(多个)更软的对准焊盘150添加在衬底110的主表面110a上，以便允许在衬底110上形成可以被用于确定并且(在适当的情况下)调整半导体衬底110相对于探针卡的位置的针头压痕。
在图1a中，对准焊盘150包括已经被特别地沉积在衬底110上以用于生成对准焊盘150的压痕层的材料。
对准焊盘150可以不具有任何电功能。也就是，即使对准焊盘150包括导电材料，对准焊盘150也可以未被电连接到实现在半导体衬底110中的任何ic。
图1b图示示例性的半导体器件100_2。半导体器件100_2类似于半导体器件100_1，除了半导体器件100_2中的对准焊盘150包括被形成为覆盖衬底110的主表面110a的预先存在的衬底层112的一部分的压痕层。通过示例的方式，预先存在的衬底层112可以是体半导体层，诸如例如单晶的、多晶的或非晶的半导体层。在其它示例中，预先存在的衬底层112可以是预先存在的平版印刷层和/或硬钝化层，诸如例如由基于氧化硅或氮化硅或其组合的材料制成的层。对准焊盘150可以是通过局部地处理预先存在的衬底层112以获得对准焊盘150的合期望的(例如减小的)硬度而由预先存在的衬底层112形成的。
半导体衬底100_2的其它的特征和特性可以与在上面针对半导体器件100_1描述的特征和特性相同，并且参考上面的描述以避免重复。
在半导体器件100_1和半导体器件100_2中，可以以各种不同的方式实现对准焊盘150的如与管芯焊盘120相比的更小的硬度。根据一种可能性，对准焊盘150包括如下的材料的压痕层：该材料具有与管芯焊盘120的材料的硬度相比固有地更小的硬度。也就是，对准焊盘150的压痕层可以简单地由与管芯焊盘120的焊盘材料相比固有地更软的材料制成。通过示例的方式，对准焊盘150的压痕层可以包括软金属材料(诸如alcu)或者由软金属材料制成，或者包括聚合物材料或者由聚合物材料制成。
根据另外的可能性，对准焊盘150的功能性压痕层也可以由被通过结构化的而软化的“硬”材料制成。在压痕层中生成足够小的结构宽度的结构通过使压痕层脆弱而降低压痕层的硬度。这引起(结构化的)压痕层在被探测针头接触按压时生成可见的压痕。压痕层的结构化可以是以许多方式执行的，例如通过平版印刷或其它微结构化技术或者通过专门地生成压痕层以提供多孔的结构。
将通过结合图7至图15描述的示例来更详细地解释前述的构思和进一步的方法。
图2图示示例性的半导体晶片200。如已经提到的那样，半导体衬底110可以是或者形成半导体晶片200的一部分。半导体晶片200可以由任何半导体材料制成，所述半导体材料例如为si、sic、sige、gaas、gan、algan、ingaas、inalas等。
多个ic210(半导体芯片)例如以栅格状的方式形成在半导体晶片200上。进一步地，半导体晶片200包括非芯片区220。非芯片区220通常位于半导体晶片200的外部外周部分上(参见图2)。然而，如在图3中描绘的那样，非芯片区220还可以由切口区320(即切分通道)形成和/或可以是围绕虚设芯片310提供的。例如，虚设芯片310是在晶片测试期间使用的测试芯片。
如在图3中示出那样，对准焊盘150可以位于这样的非芯片区220中。进一步地，对准焊盘150可以位于处理控制监控(pcm)块区330中。pcm块配备有不同大小的电阻器、电感器、电容器和晶体管，并且跨半导体晶片200分布在许多位置处。pcm块允许检查在整个半导体晶片200上的制备处理的质量。
进一步地，要注意pcm块区330可以与ic210的外周区212相交或重叠。也就是，在对准焊盘150位于pcm块区330中的情况下，以及可能地还在其它情况下，对准焊盘150或其一部分可以仍然存在于一些ic210处，即在从半导体晶片200切分出的一些半导体芯片处。
图4a图示用于半导体晶片探测的示例性的晶片测试设备400的横截面视图。晶片测试设备400可以包括保持器410、晶片支承体(卡盘)420和被配置为使保持器410和晶片支承体420之间的距离变化的操控器450。探针卡430可以被附接到保持器410。探针卡430可以包括探测针头载体431和固定在探测针头载体431处的多个探测针头432。探测针头432可以是具有悬臂区段432_1和尖端区段432_2的悬臂类型。
在晶片探测期间，晶片200被放置在晶片支承体420上。然后，如在图4b中示出那样，晶片测试设备400执行探针卡430在晶片200上的向下触碰。在向下触碰期间，在探测针头432的尖端区段432_2处的尖端被接触按压到管芯焊盘上。向下触碰可以是通过操控器450完成的。可以精确地测量和控制过驱动(即，从管芯焊盘接触上的初始探测针头到晶片测试设备400的设置位置的位移)。过驱动对应于由探测针头432的尖端施加在管芯焊盘上的力。
由于管芯焊盘的位置取决于要制备的半导体器件的类型而是可变的，因此需要针于不同类型的ic210或不同类型的要测试的半导体晶片200使用不同的探针卡430。进一步地，每次要测试不同类型的ic210或半导体晶片200时可能需要更换探针卡430。
当探针卡430被新引入到晶片测试设备400中以用于探测在对应的半导体晶片200上的ic210时，探针卡430可能需要被对准，从而在探测针头432(或者更具体地，其尖端)和半导体晶片200上的管芯焊盘之间建立正确的位置关系。需要进行这种对准以保证在晶片探测期间探测针头432的尖端被准确地接触按压在管芯焊盘上。
常规地，通过确定探测针头432的尖端在管芯焊盘上的压痕来完成探测针头432(或者当被附接到保持器410时探针卡430)的这样的对准。通过光学检查来完成对压痕在管芯焊盘上的位置的确定。为此，在已经如在图4b中示出那样执行探针卡430在半导体晶片200上的向下触碰之后，使在管芯焊盘上具有压痕的半导体晶片200经受光学检查以用于识别压痕并且用于确定压痕在管芯焊盘上的位置。
如在图5中示出那样，光学检查可以是在光学检查单元500中执行的，光学检查单元500可以例如被集成在晶片测试设备400中。光学检查单元500可以包括相机510，其被配置为捕获半导体晶片200(或者参照图1a至图1b，半导体衬底110的主表面110a)的图像(或部分图像)。光学检查单元500可以进一步包括压痕识别和位置计算单元(未示出)，其接收图像数据并且被配置为执行数字图像处理以用于检测管芯焊盘上的压痕并且用于确定它们的相应的位置。光学检查单元500可以被配置为检测在管芯焊盘上的在没有sem和/或afm的情况下可见的压痕，例如可以具有等于或大于50nm的凹陷深度的压痕。
进一步地，晶片测试设备400可以被提供有控制器(未示出)，控制器被配置为根据检测到的以及所计算的压痕在管芯焊盘上的位置来对准半导体晶片200。也就是，如果压痕具有从管芯焊盘的中心起的一定的横向偏移，则调整在保持器410处的探针卡430相对于半导体晶片200的位置和/或在晶片支承体420上的半导体晶片200的位置，以便正确地将探测针头432与半导体晶片200上的管芯焊盘对准。
该方法明显依赖于管芯焊盘在被探测针头432接触按压时生成(充分地)可见的压痕的能力。例如，已知常规地使用alcu管芯焊盘来生成这样的可见的压痕。然而，如果管芯焊盘是由具有更高一些的硬度的材料制成的(或者如果探测针头432是由更软的材料制成的和/或以更小的过驱动进行操作)，则正规的管芯焊盘上的压痕可能并不是充分地可见(或者根本不可见)以便确保光学检查单元500的可靠操作的(或者根本不操作)。要注意探测针头432可能是由与管芯焊盘120同样(硬)的材料制成的。例如，如果探测针头432由钨制成，则由钨制成的管芯焊盘120不提供具有充分的可见性的探测针头压痕。
根据本公开，在半导体晶片探测期间，将具有比多个管芯焊盘120的硬度小的硬度的(多个)对准焊盘150(参见图1至图3)使用于光学处理控制。对准焊盘150被配置为在被探测针头432接触按压时生成可见的压痕。这可以克服在常规的半导体晶片探测期间当管芯焊盘120不提供可见的压痕或者仅生成其质量可能不足以可靠地检测压痕和/或通过光学检查确定压痕的位置的几乎不可见的压痕时的上面描述的挑战。
可以以与上面针对常规的操作描述的相同的方式在晶片测试设备400中执行(多个)对准焊盘150的接触按压。进一步地，可以以与上面参照常规的操作描述的相同的方式在光学检查单元500中执行对在半导体晶片200上的(多个)对准焊盘150上的(多个)压痕的识别。进一步地，图像处理的后续步骤(例如对在对准焊盘150上的压痕的位置的光学识别和计算)以及通过使用控制器使半导体晶片200和/或探针卡430相对于彼此预对准可以是以与在上面描述的相同的方式执行的。因此，为了避免重复并且为了简洁起见，关于在(多个)对准焊盘150上产生的(多个)压痕，参照上面的描述(参照管芯焊盘120上的压痕)。
图6图示由接触按压在对准焊盘150上的探测针头432产生的可见的压痕610。如从图6显见的那样，压痕610从中心偏离一定的距离。可以确定该从中心偏离的距离，并且可以根据所测量的从中心偏离的距离来调整半导体晶片200的位置相对于探针卡430的位置的预对准。可以通过评估来自多个对准焊盘150(例如如在图6中例示的4个对准焊盘150的行620)的图像数据来改进统计。
本公开涵盖各种各样的不同的可能性来提供具有比多个管芯焊盘120的硬度小的硬度的对准焊盘150。贯穿于描述，用语“结构化的压痕层”被用于被提供有如下的内部结构的对准焊盘的压痕层：该内部结构引起对准焊盘的硬度降低以便引起对准焊盘在被探测针头432接触按压时产生(更)清楚地可见的压痕。另一方面，用语“轮廓被构形的压痕层”在此被用于意指对准焊盘150的压痕层的排它地涉及压痕层的外廓(即外部形状)的结构化处理。用语对准焊盘150的“连续的压痕层”意指相应的压痕层连续地覆盖对准焊盘150的至少内部区但是可以进行或可以未进行结构化(就层厚度而言)或轮廓构形(就横向外廓结构化而言)。
可以通过将硬材料平版印刷结构化成微观结构来有效地降低材料的硬度。图7除了其它方面之外还图示基于该方法的对准焊盘700(截面视图和顶视图)的示例。对准焊盘700包括结构化的压痕层750或者由结构化的压痕层750构成。结构化的压痕层750可以包括规则的图案化的结构，诸如例如柱形物图案(参见在图7的右侧上的顶视图)。柱形物752可以例如具有矩形形状或方形形状。已经发现，方形形状或矩形形状的柱形物752在被针头尖端接触按压时容易破坏。进一步地，它们并未示出产生中心—边缘效应，即由于因为“横向挤压”的剪切力的传输所致的压痕的加宽。换句话说，压痕610的形状精确地反映在其处结构化的压痕层750被探测针头的尖端击中的区带。
如在图7中图示那样，结构化的压痕层750可以是轮廓被构形的。轮廓构形允许限定对准焊盘700的如下的框状的区760：其可以有助于在光学检查期间找到或检测对准焊盘700并且可以进一步有利于图像数据处理，例如分析图像数据以及检出压痕610在对准焊盘700上的准确的中心位置。
所生成的框状的区760围绕结构化的压痕层750。取决于该框状的区的材料(在此：例如在半导体衬底110的主表面110a处的材料)和结构化的压痕层750的顶表面之间的光学对比度，具有框状的区的对准焊盘700可以被容易地通过光学检查检测到。
要注意的是，替代规则的图案化的结构(其可以是通过平版印刷生成的)，结构化的压痕层750也可以由多孔结构形成。多孔化可以类似地有效降低材料的硬度，以便能够在被探测针头接触按压时生成可见的压痕610。
结构化的压痕层750可以由各种材料制成。例如，结构化的压痕层750可以包括无机绝缘材料或者可以是无机绝缘材料，特别是基于氧化硅或氮化硅的材料。例如，可以对预先存在的平版印刷层(诸如例如覆盖整个半导体晶片的硬钝化层)进行局部地结构化和(可选地)进行轮廓构形，以形成对准焊盘700。也就是，在这种情况下，可以简单地通过执行对预先制备的硬钝化层进行平版印刷结构化和(可选地)进行轮廓构形来将硬钝化层用作为结构化的压痕层750。
与常规的处理相比，可以在不要求任何附加的半导体处理步骤的情况下生成对准焊盘700。相反，可以修改用于在ic的管芯焊盘处使硬钝化层(或者任何其它预先存在的层)开口的平版印刷步骤以还结构化硬钝化层(或者任何其它预先存在的层)，以便从常规的硬钝化层(或者从任何其它预先存在的平版印刷层)生成对准焊盘700的被结构化的(以及可选地轮廓被构形的)压痕层750。这样，生成对准焊盘可以完全是在现有的平版印刷步骤中可实现的。
在这种情况下，对准焊盘700可以被认为表示已经存在的硬钝化层或任何其它预先存在的层(例如图1b的预先存在的衬底层112)的“第二用途”。
结构化的压痕层750可以包括半导体材料或者是半导体材料，特别是单晶硅(例如外延硅)、多晶硅或非晶硅。通过示例的方式，结构化的压痕层750也可以被形成在半导体衬底110的体材料中。
如果结构化的压痕层750由非金属材料制成并且位于切口区中，则可以提供无金属的切口，这在改进半导体晶片的切分质量上是有效的。
根据另一示例，结构化的压痕层750可以包括导电材料或者是导电材料，例如是第一金属材料。该第一金属材料可以是例如与用于ic的管芯焊盘的相同的“硬”金属材料。然而，通过结构化的方法，其硬度被降低并且其生成可见的压痕的能力增加。
结构化的压痕层的结构宽度w可以等于或大于或小于0.1μm、0.25μm、0.5μm、0.75μm、1.0μm、2.5μm或5.0μm。结构元件(例如柱形物752)之间的空出距离s可以处于相同的范围内。
图8图示对准焊盘800。对准焊盘800是对准焊盘700的变型。下面在对准焊盘800的上下文中解释的所有特征可以被分离地或组合地应用于对准焊盘700。
图8图示结构化的压痕层(例如图7的结构化的压痕层750)的示例性的层堆叠。在该示例中，结构化的压痕层750包括siox的下部结构化层750_2和bpsg(硼磷硅玻璃)的上部结构化压痕层750_1。
bpsg的硬度是alcu的硬度的大约10至12倍高。在非结构化的bpsg层上几乎不能看到针头压痕。例如对于钨、钛或多晶硅管芯焊盘而言遭遇过度的硬度和不充分的压痕可见性的同样的问题。
在图8中示出的具体示例中，下部结构化压痕层752_2的厚度是250nm并且上部结构化压痕层750_1的厚度是700nm。结构宽度w是500nm并且相邻的柱形物752之间的空出距离s也为500nm。进一步地，注意的是在图8中结构化的压痕层750例如并非为轮廓被构形的(与图7中示出的变型相反)。
一般地，结构化的压痕层750的厚度(其对应于柱形物752的高度)可以例如等于或大于结构宽度w。特别是，结构化的压痕层750的厚度t可以等于或大于或小于0.5μm，1.0μm，1.5μm、2.0μm、3.5μm或5.0μm。
关于对准焊盘800的进一步的特征，参照对准焊盘700的描述以避免重复。
图9a和图9b是结构化的压痕层在被探测针头接触按压之前和之后的轮廓跟踪扫描电子显微镜(sem)图像。sem图像是按真实比例的。方形的对准焊盘轮廓的横向尺寸是45μm。对准焊盘结构包括45×45=2025个柱形物的阵列，其中每个柱形物具有500nm的方形的横向尺寸以及也为500nm的到相邻的柱形物的空出距离。如在图9b中可以看到的那样，针头的压痕是通过具有高的位置分辨率的结构化的压痕层来成像的。可以基于跨对准焊盘的缺陷密度分析来执行探测针头位置的压痕识别和/或确定。甚至可以以此方式检查探测针头的尖端的形状。要注意，在图9b中示出的针头压痕的识别和压痕位置的确定可以基于光学检查(而不是基于如在图9b中图示的sem图像)。
对准焊盘具有由半导体衬底的主表面形成的框状的区，与在图7中示出的类似。如在图8中示出那样，在图9a和图9b中描绘的对准焊盘被形成在bpsg/siox压痕层750中，并且位于硅晶片的切口区中。
在图10中图示了另一示例性的对准焊盘1000。对准焊盘1000包括非结构化的压痕层1070。如在图10中示例性地示出的那样，非结构化的压痕层1070可以是轮廓被构形的。关于轮廓构形的效果和可能的优点，参照上面的描述。
非结构化的压痕层1070可以包括聚合物材料或者是聚合物材料，特别是光敏酰亚胺(photoimide)材料或基于环氧树脂的材料。根据其它的可能性，非结构化的压痕层1070可以包括低k材料或金属材料或者可以是低k材料或金属材料，然而该金属材料不同于形成ic的管芯焊盘的金属材料。
一般地，如果使用非结构化的压痕层1070，则非结构化的压痕层的材料需要具有比形成ic的管芯焊盘的材料的硬度小的硬度，以便具有在被探测针头接触按压时生成可见的压痕610的能力。
在图11中例示了非结构化的压痕层1070的变型。在此，非结构化的压痕层1070可以并非是轮廓被构形的。例如其可以覆盖整个衬底110或晶片表面。被构形成框的层1110被布置在非结构化的压痕层1070上。可以例如通过平版印刷、印制等来施加被构形成框的层1110。被构形成框的层1110可以由对比于非结构化的压痕层1070的材料提供高的光学对比度的材料制成。这样，被构形成框的层1110限定压痕层1070的在光学检查期间容易检出的轮廓。这增加了在非结构化的压痕层1070上的压痕610的可检测性。例如，被构形成框的层1110可以由如上面提到的用于结构化的压痕层750的硬材料制成，并且可以被通过蚀刻而在非结构化的压痕层1070上方的所限定的区域中开口。
在并非轮廓被构形的压痕层上沉积被构形成框的层1110的构思也可以被应用于结构化的压痕层，诸如例如图8的压痕层750。
图12至图15分别图示示例性的对准焊盘1200、1300、1400和1500，每个对准焊盘包括不同材料的第一压痕层和第二压痕层。
更具体地，对准焊盘1200包括被结构化的第一压痕层1250和连续的第二压痕层1290。结构化的压痕层1250可以与结构化的压痕层750相同，并且为了避免重复，参照上面的描述。连续的压痕层1290是沉积在结构化的压痕层1250上的连续的压痕层。连续的压痕层1290(也可以被称为结构化的压痕层，因为其在厚度上被通过下方的结构化的压痕层1250结构化)可以由软材料制成，软材料诸如是在上面针对非结构化的压痕层1070提到的任何材料。进一步地，连续的压痕层1290可以由相对于结构化的压痕层1250的材料和/或相对于半导体衬底110的主表面110a的材料提供高的光学对比度的材料制成。这样，连续的压痕层1290的添加可以增加压痕610和/或对准焊盘1200的可见性。
例如，如在图12中图示那样，结构化的压痕层1250和/或连续的压痕层1290两者都可以是轮廓被构形的。在这种情况下，半导体衬底110的主表面110a可以是作为对准焊盘1200的框而可见的。
参照图13，对准焊盘1300可以与对准焊盘1200相同，除了连续的压痕层1290并非是轮廓被构形的之外。在这种情况下，对准焊盘1300是通过连续的压痕层1290的可以提供高的光学对比度的材料来成框的。
图14图示下部非结构化压痕层1470和布置在非结构化的压痕层1470上的结构化的压痕层1450。结构化的压痕层1450可以是根据在上面针对结构化的压痕层750描述的特征来配置的。非结构化的压痕层1470可以是例如根据在上面针对非结构化的压痕层1070描述的特征来配置的。
如从图14可以看到的那样，非结构化的压痕层1470可以并非是轮廓被构形的，并且因此可以提供用于对准焊盘识别的光学框。另一方面，结构化的压痕层1450可以是轮廓被构形的。
一般地，贯穿于在图7、图8、图9a、图9b、图12、图13和图14中示出的实施例，可能的是，对用以形成结构化的压痕层的层进行平版印刷结构化部分地或完全地移除了除了结构化的压痕层的柱形物(例如图7的柱形物752)之外的层，或者从其形成结构化的压痕层的层(例如预先存在的衬底层112，参见图1b)部分地或完全地保留在半导体衬底110中或半导体衬底110上，除了被从这样的层移除以生成结构化的压痕层的沟槽之外(参见例如图8)。
参照图15，对准焊盘1500可以包括下部非结构化压痕层1470(还参见图14)和上部非结构化压痕层1570。虽然上部非结构化压痕层1570可以是轮廓被构形的，但是下部非结构化压痕层1470可以在横向上延伸超出对准焊盘1500的轮廓并且形成用于对准焊盘识别的光学框。
在对准焊盘1500的示例中，非结构化的压痕层1470和1570中的至少一个需要由“软”材料形成，“软”材料例如是在上面关于非结构化的压痕层1070提到的材料之一。图15的另一(非结构化的)压痕层可以是硬材料，诸如例如针对结构化的压痕层750提到的材料之一。如果上部非结构化压痕层1570是例如硬材料(诸如如在前面提到的用于结构化的压痕层750的材料)，则上部非结构化压痕层1570可以是薄的，以便在探测针头的接触按压移动下塌陷。
使用至少两个压痕层的对准焊盘1200、1300、1400、1500的所有示例可以例如进一步配备有如在图11中例示的被构形成框的层1110。进一步地，使用至少两个不同的层的对准焊盘1100、1200、1300、1400和1500的所有示例可以受益于选择如下的材料：所述材料相对于彼此和/或相对于衬底110提供高的光学对比度以便增加压痕610的可见性和/或对准焊盘1200、1300、1400、1500的轮廓的可见性。
图16是描绘执行针对半导体晶片探测的光学处理控制的方法的阶段的流程图。
在s1处，将探测针头接触按压在被布置在半导体晶片的主表面上的多个管芯焊盘和至少一个对准焊盘上，其中至少一个对准焊盘具有比多个管芯焊盘的硬度小的硬度。该处理可以是由例如在图4a、图4b和图5中示出的晶片测试设备400执行的。
在s2处，通过光学检查来确定针头压痕在至少一个对准焊盘上的位置。该处理可以是由例如如在图5中图示的光学检查单元500执行的。
以下的示例涉及本公开的进一步的方面。
示例1是一种半导体衬底，包括在其上布置有多个管芯焊盘和至少一个对准焊盘的主表面，至少一个对准焊盘用于针对半导体晶片探测的光学处理控制，其中对准焊盘具有比多个管芯焊盘的硬度小的硬度。
在示例2中，示例1的主题可以可选地包括：其中至少一个对准焊盘被配置为在半导体晶片探测中被探测针头接触按压时生成可见的压痕。
在示例3中，示例1或示例2的主题可以可选地包括：其中多个管芯焊盘被配置为在半导体晶片探测中被探测针头接触按压时不生成可见的压痕或仅生成几乎不可见的压痕。
在示例4中，任何前述示例的主题可以可选地包括：其中至少一个对准焊盘上的凹陷深度等于或大于50nm。
在示例5中，任何前述示例的主题可以可选地包括：其中多个管芯焊盘上的凹陷深度小于50nm。
在示例6中，任何前述示例的主题可以可选地包括：其中至少一个对准焊盘包括结构化的压痕层。
在示例7中，示例6的主题可以可选地包括：其中结构化的压痕层包括规则的图案化的结构或多孔结构。
在示例8中，示例6或示例7的主题可以可选地包括：其中结构化的压痕层包括无机绝缘材料，特别是基于氧化硅或氮化硅的材料。
在示例9中，示例6或示例7的主题可以可选地包括：其中结构化的压痕层包括半导体材料，特别是晶体硅、多晶硅或非晶硅。
在示例10中，示例6或示例7的主题可以可选地包括：其中结构化的压痕层包括第一金属材料。
在示例11中，示例6至示例10之一的主题可以可选地包括：其中结构化的压痕层的结构宽度等于或大于或小于0.1μm或0.25μm或0.5μm或0.75μm或1.0μm或2.5μm或5.0μm。
在示例12中，任何前述示例的主题可以可选地包括：其中至少一个对准焊盘包括非结构化的压痕层。
在示例13中，示例12的主题可以可选地包括：其中非结构化的压痕层包括聚合物材料，特别是光敏酰亚胺材料或基于环氧树脂的材料。
在示例14中，示例12的主题可以可选地包括：其中非结构化的压痕层包括第二金属材料或低k材料。
在示例15中，任何前述示例的主题可以可选地包括：其中至少一个对准焊盘包括不同材料的第一压痕层和第二压痕层，其中第一压痕层是被结构化的并且第二压痕层是连续的。
在示例16中，示例15的主题可以可选地包括：其中第一压痕层被部署在第二压痕层上方，或者第二压痕层被部署在第一压痕层上方。
在示例17中，示例15或示例16的主题可以可选地包括：其中第一压痕层包括从由如下构成的组中选择的材料：无机绝缘材料，特别是基于氧化硅或氮化硅的材料；第一金属材料；以及半导体材料，特别是晶体硅、多晶硅或非晶硅。
在示例18中，示例15至示例17中的任何一个的主题可以可选地包括：其中第二压痕层包括从由如下构成的组中选择的材料：聚合物材料，特别是光敏酰亚胺材料或基于环氧树脂的材料；第二金属材料；以及低k材料。
在示例19中，任何前述示例的主题可以可选地包括：其中半导体衬底是半导体晶片或者是与半导体晶片分离的半导体芯片。
在示例20中，示例1至示例18中的任何一个的主题可以可选地包括：其中半导体衬底是半导体晶片，并且至少一个对准焊盘位于半导体晶片上的虚设芯片区中或切口区中或处理控制监控(pcm)块区中。
在示例21中，任何前述示例的主题可以可选地包括：其中多个管芯焊盘包括钨或钨合金或钛或钛合金或多晶硅的层。
示例22是一种制造半导体器件的方法，包括：在半导体晶片的主表面上形成多个管芯焊盘；以及在半导体晶片的主表面上形成用于针对半导体晶片探测的光学处理控制的至少一个对准焊盘，对准焊盘具有比多个管芯焊盘的硬度小的硬度。
在示例23中，示例22的主题可以可选地包括：其中形成至少一个对准焊盘包括通过使用平版印刷来结构化至少一个对准焊盘的压痕层。
在示例24中，示例23的主题可以可选地包括：其中至少一个对准焊盘的压痕层是晶片钝化层的覆盖多个管芯焊盘的部分，并且通过同一平版印刷来执行对压痕层进行结构化以及形成用于多个管芯焊盘的开口。
在示例25中，示例22至示例24中的任何一个的主题可以可选地包括：形成至少一个对准焊盘包括沉积至少一个对准焊盘的非结构化的压痕层。
在示例26中，示例22至示例25中的任何一个的主题可以可选地包括：其中至少一个对准焊盘被形成在半导体晶片上的虚设芯片区中或切口区中或处理控制监控(pcm)块区中。
示例27是一种执行针对半导体晶片探测的光学处理控制的方法，方法包括：将探测针头接触按压在被布置在半导体晶片的主表面上的多个管芯焊盘和至少一个对准焊盘上，其中至少一个对准焊盘具有比多个管芯焊盘的硬度小的硬度；以及通过光学检查来确定在至少一个对准焊盘上的针头压痕的位置。
在示例28中，示例27的主题可以可选地包括：其中至少一个对准焊盘的硬度小于探测针头的硬度和/或多个管芯焊盘的硬度等于或大于探测针头的硬度。
虽然已经在此图示和描述了具体的实施例，但是本领域普通技术人员将领会，在不脱离本发明的范围的情况下，各种各样的替换和/或等同的实现可以代替所示出和描述的具体实施例。本申请意图覆盖在此讨论的具体实施例的任何适配或变化。因此意图的是本发明仅受权利要求及其等同物限制。
1.一种半导体器件，包括：
半导体衬底，半导体衬底包括在其上布置有多个管芯焊盘和至少一个对准焊盘的主表面，所述至少一个对准焊盘用于针对半导体晶片探测的光学处理控制，其中对准焊盘具有比所述多个管芯焊盘的硬度小的硬度。
2.根据权利要求1所述的半导体器件，其中，所述至少一个对准焊盘被配置为在半导体晶片探测中被探测针头接触按压时生成可见的压痕。
3.根据权利要求1或2所述的半导体器件，其中，所述多个管芯焊盘被配置为在半导体晶片探测中被探测针头接触按压时不生成可见的压痕或仅生成几乎不可见的压痕。
4.根据前述权利要求之一所述的半导体器件，其中，所述至少一个对准焊盘上的凹陷深度等于或大于50nm。
5.根据前述权利要求之一所述的半导体器件，其中，所述多个管芯焊盘上的凹陷深度小于50nm。
6.根据前述权利要求之一所述的半导体器件，其中，所述至少一个对准焊盘包括结构化的压痕层。
7.根据权利要求6所述的半导体器件，其中，结构化的压痕层包括规则的图案化的结构或多孔结构。
8.根据权利要求6或7所述的半导体器件，其中，结构化的压痕层包括无机绝缘材料，特别是基于氧化硅或氮化硅的材料。
9.根据权利要求6或7所述的半导体器件，其中，结构化的压痕层包括半导体材料，特别是晶体硅、多晶硅或非晶硅。
10.根据权利要求6或7所述的半导体器件，其中，结构化的压痕层包括第一金属材料。
11.根据权利要求6至10之一所述的半导体器件，其中，结构化的压痕层的结构宽度等于或大于或小于0.1μm或0.25μm或0.5μm或0.75μm或1.0μm或2.5μm或5.0μm。
12.根据前述权利要求中的任何一项所述的半导体器件，其中，所述至少一个对准焊盘包括非结构化的压痕层。
13.根据权利要求12所述的半导体器件，其中，非结构化的压痕层包括聚合物材料，特别是光敏酰亚胺材料或基于环氧树脂的材料。
14.根据权利要求12所述的半导体器件，其中，非结构化的压痕层包括第二金属材料或低k材料。
15.根据前述权利要求中的任何一项所述的半导体器件，其中，所述至少一个对准焊盘包括不同材料的第一压痕层和第二压痕层，其中，第一压痕层是被结构化的并且第二压痕层是连续的。
16.根据权利要求15所述的半导体器件，其中，第一压痕层被部署在第二压痕层上方，或者第二压痕层被部署在第一压痕层上方。
17.根据权利要求15或16所述的半导体器件，其中，第一压痕层包括从由如下构成的组中选择的材料：无机绝缘材料，特别是基于氧化硅或氮化硅的材料；第一金属材料；以及半导体材料，特别是晶体硅、多晶硅或非晶硅。
18.根据权利要求15至17中的任何一项所述的半导体器件，其中，第二压痕层包括从由如下构成的组中选择的材料：聚合物材料，特别是光敏酰亚胺材料或基于环氧树脂的材料；第二金属材料；以及低k材料。
19.根据前述权利要求中的任何一项所述的半导体器件，其中，半导体衬底是半导体晶片或者是与半导体晶片分离的半导体芯片。
20.根据权利要求1至18中的任何一项所述的半导体器件，其中，半导体衬底是半导体晶片，并且所述至少一个对准焊盘位于半导体晶片上的虚设芯片区中或切口区中或处理控制监控(pcm)块区中。
21.根据前述权利要求中的任何一项所述的半导体器件，其中，所述多个管芯焊盘包括钨或钨合金或钛或钛合金或多晶硅的层。
22.一种制造半导体器件的方法，所述方法包括：
在半导体晶片的主表面上形成多个管芯焊盘；以及
在半导体晶片的主表面上形成用于针对半导体晶片探测的光学处理控制的至少一个对准焊盘，对准焊盘具有比所述多个管芯焊盘的硬度小的硬度。
23.根据权利要求22所述的方法，其中，形成所述至少一个对准焊盘包括通过使用平版印刷来结构化所述至少一个对准焊盘的压痕层。
24.根据权利要求23所述的方法，其中，所述至少一个对准焊盘的压痕层是晶片钝化层的覆盖所述多个管芯焊盘的部分，以及
通过同一平版印刷来执行对压痕层进行结构化以及形成用于所述多个管芯焊盘的开口。
25.根据权利要求22至24中的任何一项所述的方法，其中，形成所述至少一个对准焊盘包括沉积所述至少一个对准焊盘的非结构化的压痕层。
26.根据权利要求22至25中的任何一项所述的方法，其中，所述至少一个对准焊盘被形成在半导体晶片上的虚设芯片区中或切口区中或处理控制监控(pcm)块区中。
27.一种执行针对半导体晶片探测的光学处理控制的方法，所述方法包括：
将探测针头接触按压在被布置在半导体晶片的主表面上的多个管芯焊盘和至少一个对准焊盘上，其中所述至少一个对准焊盘具有比所述多个管芯焊盘的硬度小的硬度；以及
通过光学检查确定针头压痕在所述至少一个对准焊盘上的位置。
28.根据权利要求27所述的方法，其中，所述至少一个对准焊盘的硬度小于探测针头的硬度和/或所述多个管芯焊盘的硬度等于或大于探测针头的硬度。
技术总结