本公开实施例涉及集成芯片，更特别涉及含有装置效能改善的半导体装置(如逆变器)的集成芯片。
背景技术：
集成电路制造产业在最近几十年经历指数成长。随着集成电路演进，可减少最小结构尺寸及/或减少半导体装置构件之间的空间，以减少半导体装置的尺寸(如互补式金属氧化物半导体逆变器的面积)，其可增加装置密度(比如整合至给定面积中的半导体装置数目)。然而随着半导体装置尺寸持续缩小，越来越难以改善半导体装置的装置效能(比如增加切换速度、减少电流不平衡、减少读取/写入时间、或类似效能)，而不负面影响装置密度。因此集成电路制造产业亟须改善半导体装置的装置效能，而不会负面影响装置密度的进展。
技术实现要素：
本公开一些实施例提供集成芯片。集成芯片包括第一半导体鳍状物，自半导体基板垂直凸起。第二半导体鳍状物，自半导体基板垂直凸起，其中第二半导体鳍状物与第一半导体鳍状物在第一方向中分开，且其中第一半导体鳍状物的第一最顶部表面高于第二半导体鳍状物的第二最顶部表面。纳米结构堆叠，直接位于第二半导体鳍状物上并与第二半导体鳍状物垂直分开，其中纳米结构堆叠包括垂直堆叠的多个半导体纳米结构。一对第一源极/漏极区，位于第一半导体鳍状物上，其中第一源极/漏极区位于第一半导体鳍状物的上侧部分的两侧上。一对第二源极/漏极区，位于第二半导体鳍状物上，其中第二源极/漏极区位于纳米结构堆叠的两侧上。
本公开一些实施例提供集成芯片。集成芯片包括隔离结构，位于半导体基板上。第一半导体鳍状物与第二半导体鳍状物自半导体基板垂直凸起穿过隔离结构，其中第一半导体鳍状物与第二半导体鳍状物分开，且其中第一半导体鳍状物的第一最顶部表面低于第二半导体鳍状物的第二最顶部表面。第一半导体装置，位于半导体基板上。第一半导体装置包括第一全绕式栅极场效晶体管与第一鳍状场效晶体管位于半导体基板上。第一全绕式栅极场效晶体管包括：第一对第一源极/漏极区，位于第一半导体鳍状物上；以及第一纳米结构堆叠，位于第一半导体鳍状物上并与第一半导体鳍状物垂直地分开，其中第一纳米结构堆叠包括横向延伸于第一对的第一源极/漏极区之间的多个第一半导体纳米结构，且其中第一半导体纳米结构具有第一宽度。第一鳍状场效晶体管包括：第二对的第二源极/漏极区，位于第二半导体鳍状物上；以及第二半导体鳍状物的第一上侧部分，横向延伸于第二对的第二源极/漏极区之间，其中第二半导体鳍状物具有第二宽度。
本公开一些实施例提供集成芯片的形成方法。方法包括接收工件，其包括半导体基板；隔离结构位于半导体基板上；第一半导体鳍状物垂直地凸起穿过隔离结构；第二半导体鳍状物与第一半导体鳍状物分开，并垂直地凸起穿过隔离结构；以及半导体层的第一堆叠，直接位于第二半导体鳍状物上，且包括多个第一半导体层与多个第二半导体层，而第一半导体层与第二半导体层不同。形成虚置栅极结构于隔离结构、第一半导体鳍状物、第二半导体鳍状物、与半导体层的第一堆叠上。移除虚置栅极结构的两侧上的第一半导体层的部分与第二半导体层的部分，以形成半导体层的第二堆叠。直接形成一对第一源极/漏极区于第一半导体鳍状物之上与虚置栅极结构的两侧之上。直接形成一对第二源极/漏极区于第二半导体鳍状物之上与虚置栅极结构的两侧之上。自第一源极/漏极区与第二源极/漏极区之间移除虚置栅极结构。选择性移除半导体层的第二堆叠的第二半导体层以形成纳米结构堆叠，其包括多个半导体纳米结构直接位于第二半导体鳍状物上。形成栅极结构于第一源极/漏极区与第二源极/漏极区之间，其中栅极结构形成于隔离结构之上、第一半导体鳍状物之上、第二半导体鳍状物之上、以及半导体纳米结构周围。
附图说明
图1a及图1b是一些实施例中，含有装置效能改善的半导体装置的集成芯片的等角图。
图2a至图2c是一些实施例中，图1a及图1b的集成芯片的剖视图。
图3a至图3e是一些其他实施例中，图1a及图1b的集成芯片沿着图1a的剖线a-a的剖视图。
图4a至图4c是一些其他实施例中，图1a及图1b的集成芯片沿着图1a的剖线a-a的剖视图。
图5a至图5c是一些其他实施例中，图2a至图2c的集成芯片的多种示图。
图6a至图6c是一些其他实施例中，图2a至图2c的集成芯片的多种示图。
图7a及图7b是一些其他实施例中，图2a至图2c的集成芯片的多种简化图。
图8a至图8d是一些其他实施例中，图2a至图2c的集成芯片的多种简化图。
图9a至图9c是一些其他实施例中，图2a至图2c的集成芯片的多种简化图。
图10是一些其他实施例中，图8a的集成芯片沿着图8c及图8d的剖线f-f的剖视图。
图11a及图11b是一些其他实施例中，图2a至图2c的集成芯片的多种简化图。
图12a至图12c是一些其他实施例中，图11a的集成芯片沿着图11b的剖线j-j的剖视图。
图13是一些其他实施例中，图11a的集成芯片沿着图11b的剖线j-j的剖视图。
图14a至图14c到图29a至图29c是一些实施例中，形成图5a至图5c的集成芯片的一系列方法的多种示图。
图30是一些实施例中，形成含有装置效能改善的半导体装置的集成芯片的方法的流程图。
其中，附图标记说明如下：
a-a，b-b，c-c，d-d，e-e，f-f，g-g，h-h，j-j：剖线
db：缓冲距离
hf：鳍状物高度
hs：堆叠高度
pf：鳍状物间距
ps：堆叠间距
wc：单元宽度
w1：第一宽度
w2：第二宽度
w3：第三宽度
w4：第四宽度
w5：第五宽度
100：集成芯片
102：半导体基板
104：第一鳍状物
104a：第三鳍状物
104b：第五鳍状物
105：下侧部分
105a：第一下侧部分
106：第二鳍状物
106a：第四鳍状物
106b：第六鳍状物
106c：第七鳍状物
107：上侧部分
107a：第一上侧部分
107b：第二上侧部分
108：隔离结构
110：第一源极/漏极区
110a：第一对
110a1：第五源极/漏极区
110a2：第十源极/漏极区
110b：第三对
110b1：第六源极/漏极区
110b2：第九源极/漏极区
111：纳米结构堆叠
111a：第一纳米结构堆叠
111b：第三纳米结构堆叠
111c：第二纳米结构堆叠
111d：第四纳米结构堆叠
111f：第五纳米结构堆叠
112：纳米结构
112a：第一纳米结构
112a1：第一纳米结构
112a2：第二纳米结构
112b：第三纳米结构
112d：第四纳米结构
114：第二源极/漏极区
114a：第二对
114a/b：第一共用源极/漏极区
114a1：第三源极/漏极区
114b：第四对
114b1：第七源极/漏极区
114g：第五对
114g/h：第二共用源极/漏极区
114g1：第八源极/漏极区
114h：第六对
114h1：第四源极/漏极区
116，118：栅极结构
116a，118a：第一栅极结构
116b：第二栅极结构
116g：第三栅极结构
116h：第四栅极结构
120：栅极介电结构
120a：第一栅极介电结构
120a1：第一部分
120a2：第二部分
120a3：第三部分
120a4：第四部份
122：栅极
122a：第一栅极
122a1：第三栅极
122b：第二栅极
122b1：第四栅极
124：鳍状场效晶体管
124a：第一鳍状场效晶体管
124b：第二鳍状场效晶体管
124c：第三鳍状场效晶体管
124d：第四鳍状场效晶体管
124e：第五鳍状场效晶体管
126：全绕式栅极场效晶体管
126a：第一全绕式栅极场效晶体管
126b：第二全绕式栅极场效晶体管
126c：第三全绕式栅极场效晶体管
126d：第四全绕式栅极场效晶体管
126e：第五全绕式栅极场效晶体管
126f：第六全绕式栅极场效晶体管
126g：第七全绕式栅极场效晶体管
126h：第八全绕式栅极场效晶体管
128：半导体装置
128a：第一半导体装置
128b：第二半导体装置
202：第一侧壁间隔物
202a：第二侧壁间隔物
202c：第五侧壁间隔物
204：第三侧壁间隔物
204a：第四侧壁间隔物
206：层间介电结构
206a：第一层间介电层
206b：第二层间介电层
208：导电接点
502：外延的半导体结构
502a：第一外延的半导体结构
502b：第二外延的半导体结构
504：虚置栅极结构
504a：第一虚置栅极结构
504b：第二虚置栅极结构
504c：第三虚置栅极结构
504e：第四虚置栅极结构
504f：第五虚置栅极结构
504h：第六虚置栅极结构
504i：第七虚置栅极结构
506：虚置栅极材料结构
506a：第一虚置栅极材料结构
506b：第二虚置栅极材料结构
506h：第三虚置栅极材料结构
506i：第四虚置栅极材料结构
802：区域
1402：第一堆叠
1404：基底半导体结构
1406：第一半导体层
1408：第二半导体层
1502：第二堆叠
1602：第三外延的半导体结构
1702，2202：第三堆叠
1902：虚置栅极介电结构
1902h：第三虚置栅极介电结构
2002：第一间隔物层
2202c：第六堆叠
2202d：第五堆叠
2204：第一部份
2204u：第一上表面
2206：第二部分
2206u：上表面
2202b：第四堆叠
3000：流程图
3002，3004，3006，3008，3010，3012，3014，3016，3018，3020：步骤
具体实施方式
下述详细描述可搭配附图说明，以利理解本公开的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
下述内容提供的不同实施例或例子可实施本公开实施例的不同结构。特定构件与排列的实施例是用以简化而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
在一些实施例中，集成芯片包括半导体装置如逻辑门、逆变器、闩、静态随机存取存储器、动态随机存取存储器、或类似物。半导体装置包括多个场效晶体管。多个场效晶体管包括n型通道场效晶体管与p型通道场效晶体管。n型通道场效晶体管与p型通道场效晶体管以预定方式电性耦接在一起，以形成半导体装置。所有场效晶体管通常为相同技术。举例来说，半导体装置的所有场效晶体管可为鳍状场效晶体管、半导体装置的所有场效晶体管可为全绕式栅极场效晶体管、或类似方式。
上述半导体装置的挑战之一为改善装置效能(比如增加切换速度、减少能耗、减少电流不平衡、减少读取/写入时间、或类似效能)，而不负面影响装置密度及/或导入不可接受的制程挑战(比如随机的源极/漏极合并)。举例来说，在半导体装置的所有晶体管均为全绕式栅极场效晶体管的实施例中，对给定尺寸如面积而言，p型通道的全绕式栅极场效晶体管的开启电流(如漏极电流)可小于n型通道的全绕式栅极场效晶体管的开启电流，造成p型通道的全绕式栅极场效晶体管与n型通道的全绕式栅极场效晶体管之间的电流不平衡，而负面影响半导体装置的装置效能。
改善半导体装置的装置效能的部分解法之一，为相对于n型通道的全绕式栅极场效晶体管的半导体纳米结构宽度，增加p型通道的全绕式栅极场效晶体管的半导体纳米结构宽度。然而这些部分解方负面影响装置密度及/或导入不可接受的制程挑战(比如必需增加p型通道全绕式栅极场效晶体管与n型通道全绕式栅极场效晶体管之间的空间而负面影响装置密度，及/或必需减少p型通道全绕式栅极场效晶体管与n型通道全绕式栅极场效晶体管之间的空间而导入不可接受的制程挑战)。另一部分解方为相对于p型通道的全绕式栅极场效晶体管的半导体纳米结构宽度，减少n型通道的全绕式栅极场效晶体管的半导体纳米结构宽度。然而，这些部分解方会负面地影响装置效能(比如减少切换速度)，因为减少n型通道的全绕式栅极场效晶体管的半导体纳米结构的宽度，会降低n型通道的全绕式栅极场效晶体管的开启电流。
本公开多种实施例关于含有装置效能改善的半导体装置(如逆变器)的集成芯片。半导体装置包括n型通道的全绕式栅极场效晶体管与p型通道的鳍状场效晶体管。n型通道的全绕式栅极场效晶体管包括一对第一源极/漏极区位于半导体基板上。此外，n型通道的全绕式栅极场效晶体管包括与半导体基板分开并延伸于第一源极/漏极区之间的半导体纳米结构，其中半导体纳米结构具有第一晶格取向。p型通道的鳍状场效晶体管包括一对第二源极/漏极区位于半导体基板上，并与第一源极/漏极区分开。此外，p型通道的鳍状场效晶体管包括半导体鳍状物位于半导体基板上，并与半导体纳米结构分开。半导体鳍状物延伸于第二源极/漏极区之间，且半导体鳍状物的第二晶格取向与第一晶格取向不同。
由于半导体装置包括n型通道的全绕式栅极场效晶体管与p型通道的鳍状场效晶体管，半导体纳米结构具有第一晶格取向，且半导体鳍状物具有第二晶格取向，半导体装置可具有改善的装置效能。举例来说，由于p型通道的鳍状场效晶体管的开启电流大于相同尺寸(面积)的p型通道的全绕式栅极场效晶体管的开启电流(因为第二晶格取向造成p型通道的鳍状场效晶体管的开启电流大于p型通道的全绕式栅极场效晶体管的开启电流)，半导体装置可因此具有改善的装置效能(比如减少电流不平衡)。由于半导体装置包括n型通道的全绕式栅极场效晶体管与p型通道的鳍状场效晶体管，半导体装置的改善装置效能可优于全部都是全绕式栅极场效晶体管(或全部都是鳍状场效晶体管)的半导体装置的装置效能，而不会负面影响装置密度及/或导入不可接受的制程挑战。
图1a及图1b是一些实施例中，含有装置效能改善的半导体装置的集成芯片的等角图。图1a显示一些实施例中，含有装置效能改善的半导体装置的集成芯片100的等角图。图1b是图1a的集成芯片的等角图，并省略图1a的集成芯片的多种结构如隔离结构108、第一源极/漏极区110、第二源极/漏极区114、多个栅极结构116、多个栅极介电结构120、与类似物。
如图1a及图1b所示，集成芯片100包括半导体基板102。半导体基板102可包含任何型态的半导体主体，比如单晶硅、互补式金属氧化物半导体基体、硅锗、绝缘层上硅、或类似物。半导体基版102具有第一晶格取向(比如半导体基板的半导体材料的第一结晶平面)。在一些实施例中，第一晶格取向可为(100)、(110)、或类似晶格取向。在其他实施例中，第一晶格取向可为(100)或(110)。
多个第一鳍状物104在x方向中自半导体基板102垂直凸起，并在y方向中横向延伸越过半导体基板102。多个第二鳍状物106亦在x方向中自半导体基板102垂直凸起，并在y方向中横向延伸越过半导体基板102。第一鳍状物104及/或第二鳍状物106在y方向中可彼此平行地延伸。举例来说，第一鳍状物104的第三鳍状物104a在x方向中自半导体基板102垂直凸起，并在y方向中横向延伸越过半导体基板102。第二鳍状物106的第四鳍状物106a在x方向中自半导体基板102垂直凸起，并在y方向中横向延伸越过半导体基板102。第三鳍状物104a与第四鳍状物106a在y方向中彼此平行的横向延伸。
举例来说，第一鳍状物104可为或包含硅、锗、硅锗、一些其他半导体材料、或上述的组合。第二鳍状物106可为或包含硅、锗、硅锗、一些其他半导体材料、或上述的组合。在一些实施例中，第一鳍状物104与第二鳍状物106可视作半导体鳍状物。
隔离结构108位于半导体基板102上，并位于第一鳍状物104与第二鳍状物106之间。隔离结构108使第一鳍状物104与第二鳍状物106彼此电性隔离。在一些实施例中，隔离结构108可包括氧化物(如氧化硅)、氮化物(如氮化硅)、氮氧化物(如氮氧化硅)、一些其他介电材料、或上述的组合。举例来说，隔离结构108可为多层结构，其包括一或多个衬垫层。
第一鳍状物104可在x方向中垂直地延伸穿过隔离结构108并延伸于隔离结构108的上表面上，使第一鳍状物104的上表面高于隔离结构108的上表面。第二鳍状物106在x方向中，延伸穿过隔离结构108。在一些实施例中，第二鳍状物106的上表面与隔离结构108的上表面实质上共平面。在其他实施例中，第二鳍状物106的上表面高于或低于隔离结构108的上表面。第二鳍状物106的上表面低于第一鳍状物104的上表面。在其他实施例中，第一鳍状物104的上表面对应第一鳍状物104的最顶部表面，及/或第二鳍状物106的上表面对应第四鳍状物106a的最顶部表面。
第一鳍状物104具有下侧部分105与上侧部分107。上侧部分107位于下侧部分105上。下侧部分105在x方向中自半导体基板102延伸至上侧部分107。上侧部分107具有第二晶格取向(比如上侧部分的半导体材料的第二结晶平面)，且下侧部分105具有第三晶格取向(比如下侧部分的半导体材料的第三结晶平面)。举例来说，第三鳍状物104a具有第一下侧部分105a，与位于第一下侧部分105a上的第一上侧部分107a。第一下侧部分105a在x方向中，自半导体基板102延伸至第一上侧部分107a。第一上侧部分107a具有第二晶格取向，而第一下侧部分105a具有第三晶格取向。
举例来说，第二晶格取向可为(100)、(110)、或类似取向。在一些实施例中，第二晶格取向可为(100)或(110)。第二晶格取向与第一晶格取向不同。举例来说，第一晶格取向为(100)而第二晶格取向为(110)，或两者相反。举例来说，第三晶格取向可为(100)、(110)、或类似取向。在一些实施例中，第三晶格取向可为(100)或(110)。在其他实施例中，第三晶格取向与第二晶格取向不同。在其他实施例中，第三晶格取向与第一晶格取向相同。举例来说，第一晶格取向与第三晶格取向均为(100)。
多对第一源极/漏极区110位于第一鳍状物104上。举例来说，第一对110a的第一源极/漏极区110位于第三鳍状物104a上。第一对110a的第一源极/漏极区110在y方向中横向分开，且可位于第一上侧部分107a的两侧上。在一些实施例中，第一源极/漏极区110可为或包含硅、锗、硅锗、碳化硅、一些其他半导体材料、或上述的组合。在其他实施例中，第一源极/漏极区110可为或包含外延的半导体材料(比如外延制程所形成的半导体材料如外延硅、外延锗、外延硅锗、外延碳化硅、或类似物)。
多个选择性导电通道(未示出)位于第一鳍状物104的上侧部分107中。多个第一选择性导电通道在y方向中延伸于一对第一源极/漏极区110之间。举例来说，第一选择性导电通道位于第一上侧部分107a中，并在y方向中延伸于第一对110a的第一源极/漏极区110之间。
多个纳米结构堆叠111位于第二鳍状物106上。举例来说，第一纳米结构堆叠111a位于第四鳍状物106a上。纳米结构堆叠111包括多个纳米结构112，其在x方向中彼此垂直堆叠。举例来说，第一纳米结构堆叠111a包括多个第一纳米结构112a。多个第一纳米结构112a包括第一纳米结构112a1与第二纳米结构112a2。第一纳米结构112a1位于第四鳍状物106a上，而第二纳米结构112a2位于第四鳍状物106a上并位于第一纳米结构112a1与第四鳍状物106a之间。第一纳米结构112a1在x方向中垂直地堆叠于第二纳米结构112a2上。
在一些实施例中，纳米结构堆叠111在x方向中与第二鳍状物106分开。在其他实施例中，多个纳米结构112的纳米结构在x方向中彼此分开。举例来说，第一纳米结构堆叠111a在x方向中与第四鳍状物106a的上表面分开，而第一纳米结构112a1在x方向中与第二纳米结构112a2分开。
在一些实施例中，多个纳米结构112包括两个至二十个纳米结构。举例来说，多个第一纳米结构112a包括两个纳米结构(如第一纳米结构112a1与第二纳米结构112a2)。举例来说，多个纳米结构112可为或包含硅、锗、硅锗、一些其他半导体材料、或上述的组合。在其他实施例中，多个纳米结构112的纳米结构可视作半导体纳米结构。
多个纳米结构112具有第四晶格取向(比如纳米结构的半导体材料的第四结晶平面)。举例来说，第一纳米结构112a1具有第四晶格取向，而第二纳米结构112a2具有第四晶格取向。举例来说，第四晶格取向可为(100)、(110)、或类似取向。在一些实施例中，第四晶格取向可为(100)或(110)。第四晶格取向与第二晶格取向不同。在其他实施例中，第四晶格取向与第一晶格取向及/或第三晶格取向相同。举例来说，第一晶格取向为(100)，第二晶格取向为(110)，第三晶格取向为(100)，且第四晶格取向为(100)。在其他实施例中，第一晶格取向为(110)，第二晶格取向为(100)，第三晶格取向为(110)，且第四晶格取向为(110)。
多对第二源极/漏极区114位于第二鳍状物106上。举例来说，第二对114a的第二源极/漏极区114位于第四鳍状物106a上。第二对114a的第二源极/漏极区114在y方向中横向分开，并位于多个第一纳米结构112a的两侧上。举例来说，第二对114a的第二源极/漏极区114位于第一纳米结构112a1的两侧与第二纳米结构112a2的两侧上。
举例来说，第二源极/漏极区114可为或包含硅、锗、硅锗、碳化硅、一些其他半导体材料、或上述的组合。在一些实施例中，第二源极/漏极区114可为或包含外延的半导体材料(比如外延制程所形成的半导体材料如外延硅、外延锗、外延硅锗、外延碳化硅、或类似物)。在其他实施例中，第二源极/漏极区114与第一源极/漏极区110可为或包含相同或不同的半导体材料。
多个第二选择性导电通道(未示出)位于多个纳米结构112的纳米结构中。多个第二选择性导电通道在y方向中延伸于一对第二源极/漏极区114之间。举例来说，第二选择性导电通道位于第一纳米结构112a1中，而第三选择性导电通道位于第二纳米结构112a2中。第二选择性导电通道与第三选择性导电通道在y方向中延伸于第二对114a的第二源极/漏极区114之间。
多个栅极结构116位于隔离结构108、第一鳍状物104、与第二鳍状物106上。栅极结构116位于多对的第一源极/漏极区110及/或多对的第二源极/漏极区114之间。栅极结构116接合第二鳍状物106及/或纳米结构堆叠111。在一些实施例中，栅极结构116可接合第二鳍状物106的上表面。在其他实施例中，栅极结构116在z方向中连续地延伸越过隔离结构108、延伸于第一鳍状物104与第二鳍状物106上、并围绕多个纳米结构112。在其他实施例中，栅极结构116在z方向中连续地延伸于多对第一源极/漏极区110与多对的第二源极/漏极区114之间。
举例来说，栅极结构116的第一栅极结构116a位于隔离结构108、第三鳍状物104a、与第四鳍状物106a上。第一栅极结构116a接合第三鳍状物104a的三侧(第三鳍状物104a的两侧侧壁与上表面)、接合第四鳍状物106a的上表面、并接合第一纳米结构堆叠111a。第一栅极结构116a在z方向中连续地延伸越过隔离结构108、延伸于第三鳍状物104a及第四鳍状物106a上、并围绕多个第一纳米结构112a的纳米结构。第一栅极结构116a在z方向中连续地延伸于第一对110a的第一源极/漏极区110与第二对114a的第二源极/漏极区114之间。
栅极结构116包括多个栅极结构118与多个栅极介电结构120。栅极结构118位于栅极介电结构120上。栅极介电结构120分开栅极结构118与第一鳍状物104，并分开栅极结构118与多个纳米结构112。在一些实施例中，栅极介电结构120分开栅极结构118与第二鳍状物106。在其他实施例中，栅极结构118在z方向中连续延伸于第一鳍状物104与第二鳍状物106上，并围绕多个纳米结构112的纳米结构。
举例来说，第一栅极结构116a包括栅极结构118的第一栅极结构118a，与栅极介电结构120的第一栅极介电结构120a。第一栅极结构118a位于第一栅极介电结构120a上。第一栅极结构118a在z方向中连续地延伸于第三鳍状物104a与第四鳍状物106a，并围绕多个第一纳米结构112a的纳米结构。第一栅极介电结构120a分开第一栅极结构118a与的三鳍状物104a、第四鳍状物106a、及多个第一纳米结构112a的纳米结构。第一栅极介电结构120a接触第三鳍状物104a、第四鳍状物106a、与多个第一纳米结构112a的纳米结构。
在一些实施例中，第一栅极介电结构120a包含地一栅极介电结构120a的第一部分120a1、第一栅极介电结构120a的第二部分120a2、与第一栅极介电结构120a的第三部分120a3。第一栅极介电结构120a的第一部分120a1连续包覆第一纳米结构112a1，并分开第一栅极结构118a与第一纳米结构112a1。在一些实施例中，第一栅极介电结构120a的第一部分120a1在y方向中连续延伸于第二对114a的第二源极/漏极区114之间。
第一栅极介电结构120a的第二部分120a2连续包覆第二纳米结构112a2，并分开第一栅极结构118a与第二纳米结构112a2。在一些实施例中，第一栅极介电结构120a的第二部分120a2在y方向中连续延伸于第二对114a的第二源极/漏极区114之间。在其他实施例中，第一栅极介电结构120a的第一部分120a1与第二部分120a2在x方向中彼此分开。在这些实施例中，第一栅极结构118a的第一部分位于第一栅极介电结构120a的第一部分120a1与第二部分120a2之间。在其他实施例中，第一栅极介电结构120a的第一部分120a1与第二部分120a2可在第一纳米结构112a1与第二纳米结构112a2之间彼此接触(或合并在一起)。在这些实施例中，第一栅极介电结构120a的第一部分120a1与第二部分120a2可为第一栅极介电结构120a的第四部份的区域。
第一栅极介电结构120a的第三部分120a3在z方向中连续地延伸于第一纳米结构堆叠111a与第四鳍状物106a之间、越过隔离结构108、并延伸于第三鳍状物104a上。在一些实施例中，第一栅极介电结构120a的第三部分120a3接合第三鳍状物104a的三侧。第一栅极介电结构120a的第三部分120a3分开第一栅极结构118a以及隔离结构108、第三鳍状物104a、与第四鳍状物106a。在一些实施例中，第一栅极介电结构120a的第三部分120a3接触第四鳍状物106a的上表面。
在一些实施例中，第一栅极介电结构120a的第三部分120a3在x方向中与第一栅极介电结构120a的第二部分120a2分开。在这些实施例中，第一栅极结构118a的第二部分位于第一栅极介电结构120a的第二部分120a2与第三部分120a3之间。在其他实施例中，第一栅极介电结构120a的第二部分120a2与第三部分120a3在第二纳米结构112a2与第四鳍状物106a之间可彼此接触(或合并在一起)。应理解的是一些实施例中，每一栅极介电结构120可各自包含第一部分、第二部分、及/或第三部分。应理解的是每一栅极介电结构120的第一部分、第二部分、及第三部分，可与第一栅极介电结构120a的第一部分120a1、第二部分120a2、及第三部分120a3的结构类似。
栅极结构116包括多个栅极122。多个栅极122包括一或多个第一栅极122a及/或一或多个第二栅极122b。第一栅极122a包括一对第一源极/漏极区110之间的栅极结构116的部分。第二栅极122b包括一对第二源极/漏极区114之间的栅极结构116的部分。
举例来说，第一栅极结构116a包括第三栅极122a1与第四栅极122b1。第三栅极122a1为第一栅极122a的一者，而第四栅极122b1为第二栅极122b的一者。第三栅极122a1包括第一栅极结构116a的第五部分，其位于第一对110a的第一源极/漏极区110之间。具体而言，第三栅极122a1包括第一栅极介电结构120a的第三部分120a3的第三部分与第一栅极结构118a的第四部份，两者均直接位于第一对110a的第一源极/漏极区110之间。第四栅极122b1包括第一栅极结构116a的第六部分，其位于第二对114a的第二源极/漏极区114之间。具体而言，第四栅极122b1包括第一栅极介电结构120a的第三部分120a3的第五部分与第一栅极结构118a的第六部分，两者均直接位于第二对114a的第二源极/漏极区114之间，并包含第一栅极介电结构120a的第一部分120a1与第二部分120a2。
第三栅极122a1可由第一栅极结构116a的其他部分电性耦接至第四栅极122b1。举例来说，第一栅极结构118a的第七部分在z方向中连续地延伸于第一栅极结构118a的第四部份与第六部分之间，并可电性耦接第三栅极122a1至第四栅极122b1。应理解的是，除了栅极结构116包含多个栅极122，一或多个栅极结构116可包含多个栅极122的一栅极(比如第一栅极122a之一或第二栅极122b之一)。举例来说，第一栅极结构116a可包含第三栅极122a1，而栅极结构116的不同栅极结构可包含第四栅极122b1。在这些实施例中，以介电结构(如层间介电结构)分开第一栅极结构116a与栅极结构116的不同栅极结构。
第一栅极122a设置为控制多个第一选择性导电通道的选择性导电通道的导电性(比如一或多种导电状态与非导电状态之间的切换)。第二栅极122b设置为控制多个第二选择性导电通道的选择性导电通道的导电性。举例来说，第三栅极122a1设置以控制选择性导电通道的导电性，而第四栅极122b1设置以控制第二选择性导电通道与第三选择性导电通道的导电性。
此外，集成芯片100包括多个鳍状场效晶体管124与多个全绕式栅极场效晶体管126。多个鳍状场效晶体管124与多个全绕式栅极场效晶体管126位于半导体基板102上。举例来说，多个鳍状场效晶体管124包括第一鳍状场效晶体管124a位于半导体基板102上，而多个全绕式栅极场效晶体管126包括第一全绕式栅极场效晶体管126a位于半导体基板102上。
多个鳍状场效晶体管124包括第一鳍状物104的上侧部分107、多对的第一源极/漏极区110、与第一栅极122a。举例来说，第一鳍状场效晶体管124a包括第三鳍状物104a的第一上侧部分107a(其可为第一选择性导电通道)、第一对110a的第一源极/漏极区110、与第三栅极122a1。多个全绕式栅极场效晶体管126包括多个纳米结构堆叠111、多对的第二源极/漏极区114、与第二栅极122b。举例来说，第一全绕式栅极场效晶体管126a包括第一纳米结构堆叠111a(因此包括第二选择性导电通道与第三选择性导电通道)、第二对114a的第二源极/漏极区114、与第四栅极122b1。
在一些实施例中，多个鳍状场效晶体管124的每一者为p型通道的鳍状场效晶体管，且多个全绕式栅极场效晶体管126的每一者为n型通道的全绕式栅极场效晶体管。在这些实施例中，第一晶格取向可为(100)。在其他实施例中，多个鳍状场效晶体管124的每一者为n型通道的鳍状场效晶体管，且多个全绕式栅极场效晶体管126的每一者为p型通道的全绕式栅极场效晶体管。在这些实施例中，第一晶格取向可为(110)。
多个半导体装置128位于集成芯片100上。多个半导体装置128包括鳍状场效晶体管124的一或多者及/或多个全绕式栅极场效晶体管126的一或多者。举例来说，多个半导体装置128可为或包含逻辑门、逆变器、闩、存储器装置(如静态随机存取存储器、动态随机存取存储器、或类似物)、一些其他半导体装置、或上述的组合。在一些实施例中，多个半导体装置128可为或包含互补式金属氧化物半导体装置如互补式金属氧化物半导体逆变器、互补式金属氧化物半导体逻辑门、一些其他互补式金属氧化物半导体装置、或上述的组合。
举例来说，多个半导体装置128的第一半导体装置128a位于集成芯片100上。第一半导体装置128a包括第一鳍状场效晶体管124a与第一全绕式栅极场效晶体管126a。在一些实施例中，第一鳍状场效晶体管124a可电性耦接至第一全绕式栅极场效晶体管126a，因此第一半导体装置128a为互补式金属氧化物半导体装置(如互补式金属氧化物半导体逆变器)。
由于第一半导体装置128a包括第一鳍状场效晶体管124a与第一全绕式栅极场效晶体管126a，第三鳍状物104a的第一上侧部分107a具有第二晶格取向，且多个第一纳米结构112a具有第四晶格取向，第一半导体装置128a的改善装置效能优于基准的半导体装置(与第一半导体装置128a的所有鳍状场效晶体管或所有的全绕式栅极场效晶体管具有相同尺寸如面积)的装置效能，比如增加切换速度、减少能耗、减少电流不平衡、减少读取/写入时间、或类似效能。举例来说，基准的半导体装置包括基准的p型通道的场效晶体管与基准的n型通道的场效晶体管。与基准的半导体装置相较，第一半导体装置128a的装置效能优于基准的半导体装置的装置效能。
第一半导体装置128a比基准的半导体装置具有改良的装置效能，因为第一鳍状场效晶体管124a的开启电流与第一全绕式栅极场效晶体管126a的开启电流，比基准的p型通道场效晶体管的开启电流与基准的n型通道的场效晶体管的开启电流更平衡，例如比基准的半导体装置的电流不平衡程度低。举例来说，若第一晶格取向为(100)、第一鳍状场效电晶124a为p型通道的鳍状场效晶体管、第一全绕式栅极场效晶体管126a为n型通道的全绕式栅极场效晶体管、基准的p型通道场效晶体管为p型通道的全绕式栅极场效晶体管、而基准的n型通道的晶体管为n型通道的全绕式栅极场效晶体管，则第一鳍状场效晶体管124a的开启电流大于基准的p型通道的场效晶体管的开启电流，因为第一上侧部分107a具有第二晶格取向(此晶格取向对p型通道的鳍状场效晶体管的开启电流改善，大于对p型通道的全绕式栅极场效晶体管的开启电流改善)。因此第一半导体装置128a的改善装置效能优于基准的半导体装置的装置效能，比如电流不平衡较少。
第一半导体装置128a的改善装置效能，可优于基准的半导体装置的装置效能，因为第一全绕式栅极场效晶体管126a的开启电流大于基准的n型通道场效晶体管的开启电流(比如切换速度比基准的半导体装置的切换速度快)。举例来说，若第一晶格取向为(100)，第一鳍状场效晶体管124a为p型通道的鳍状场效晶体管，第一全绕式栅极场效晶体管126a为n型通道的全绕式栅极场效晶体管，基准的p型通道场效晶体管为p型通道的鳍状场效晶体管，而基准的n型通道场效晶体管为n型通道的鳍状场效晶体管，则第一全绕式栅极场效晶体管的开启电流大于基准的n型通道场效晶体管的开启电流，因为多个第一纳米结构112a具有第四晶格取向(因为此晶格取向对n型通道的全绕式栅极场效晶体管的开启电流的改善效果，优于对n型通道的鳍状场效晶体管的开启电流的改善效果)。因此第一半导体装置128a的改善装置效能优于基准的半导体装置的装置效能，比如切换速度比基准的半导体装置的切换速度快。
此外，第一半导体装置128a的装置效能改善，大于基准的半导体装置的装置效能改善，而不会负面影响装置密度及/或导入不可接受的制程挑战。举例来说，为了改善基准的半导体装置的装置效能，需要相对于n型通道场效晶体管尺寸增加p型通道场效晶体管尺寸(如面积)。然而增加p型通道场效晶体管的尺寸，会负面影响装置密度及/或导入不可接受的制程挑战(比如随机的源极/漏极合并)。举例来说，若p型通道的场效晶体管尺寸增加并维持相同的装置密度，则基准的p型通道的场效晶体管与基准的n型通道的场效晶体管之间的空间会减少，造成随机的源极/漏极合并而负面地影响良率。若p型通道的场效晶体管的尺寸增加并维持基准的p型通道的场效晶体管与基准的n型通道的场效晶体管之间的安全空间，则增加基准的存储器装置空间并增加集成芯片的空间，进而负面影响装置密度。因此第一半导体装置128a的改善装置效能优于基准的半导体装置的装置效能，而不会负面影响装置密度及/或导入不可接受的制程挑战。
若第一晶格取向为(110)，应理解基于类似的上述理由，第一半导体装置128a的改善装置效能优于基准的半导体装置。举例来说，若第一晶格取向为(110)，第一鳍状场效晶体管124a为n型通道的鳍状场效晶体管，第一全绕式栅极场效晶体管126a为p型通道的全绕式栅极场效晶体管，基准的p型通道场效晶体管为p型通道的全绕式栅极场效晶体管，而基准的n型通道的场效晶体管为n型通道的全绕式栅极场效晶体管，则第一鳍状场效晶体管124a的开启电流大于基准的n型通道场效晶体管的开启电流，因为第一上侧部分107a具有第二晶格取向(此晶格取向对n型通道的鳍状场效晶体管的开启电流的改善，大于对n型通道的全绕式栅极场效晶体管的开启电流的改善)。若晶格取向为(110)，第一鳍状场效晶体管124a为n型通道的鳍状场效晶体管，第一全绕式栅极场效晶体管126a为p型通道的全绕式栅极场效晶体管，基准的p型通道场效晶体管为p型通道的鳍状场效晶体管，且基准的n型通道鳍状场效晶体管，则第一全绕式栅极场效晶体管126a的开启电流会高于基准的p型通道场效晶体管，因为多个第一纳米结构112a具有第四晶格取向(此晶格取向对p型通道的全绕式栅极通道场效晶体管的开启电流的改善大于对p型通道的鳍状场效晶体管的开启电流的改善)。
图2a至图2c显示一些实施例中，图1a及图1b的集成芯片100的剖视图。图2a显示一些实施例中，图1a及图1b的集成芯片沿着图1a的剖线a-a的剖视图。图2b显示一些实施例中，图1a及图1b的集成芯片沿着图1的剖线b-b的剖视图。图2c显示一些实施例中，图1a及图1b的集成芯片沿着图1的剖线c-c的剖视图。
如图2a至图2c所示，多个第一侧壁间隔物202位于隔离结构108上，并沿着栅极结构116的侧壁。第一侧壁间隔物202在x方向中自隔离结构108沿着栅极结构116的侧壁垂直延伸至栅极结构116的上表面。在一些实施例中，第一侧壁间隔物202在z方向中连续延伸于第一鳍状物104、第二鳍状物106、与纳米结构堆叠111上。第一侧壁间隔物202分开第一源极/漏极区110与栅极结构116，并分开第二源极/漏极区114与栅极结构116。
举例来说，第一侧壁间隔物202包括第二侧壁间隔物202a。第二侧壁间隔物202a位于隔离结构108上，并沿着第一栅极结构116a的侧壁。第二侧壁间隔物202a在x方向中，自隔离结构108垂直地沿着第一栅极结构116a的侧壁延伸至第一栅极结构116a的上表面。第二侧壁间隔物202a在z方向中连续地延伸于第三鳍状物104a、第四鳍状物106a、与第一纳米结构堆叠111a上。第二侧壁间隔物202a分开第一对110a的第一源极/漏极区110与第一栅极间隔物116a，并分开第二对114a的第二源极/漏极区114与第一栅极间隔物116a。在一些实施例中，第一侧壁间隔物202可为或包含氧化物(如氧化硅)、氮化物(如氮化硅)、氮氧化物(如氮氧化硅)、一些其他介电材料、或上述的组合。在其他实施例中，第一侧壁间隔物202可视作栅极间隔物。
多个第三侧壁间隔物204位于隔离结构108之上，并位于第二源极/漏极区114与栅极结构116之间。第三侧壁间隔物204沿着第二源极/漏极区114的侧壁及/或栅极介电结构120的侧壁。第三侧壁间隔物204包括一或多组的第三侧壁间隔物。举例来说，第三侧壁间隔物204包括第一组的第三侧壁间隔物204。第一组的第三侧壁间隔物204包括多个第四侧壁间隔物204a。第四侧壁间隔物204a沿着第二对114a的第二源极/漏极区114的侧壁，及/或沿着第一栅极介电结构120a的侧壁。
第三侧壁间隔物204位于栅极结构116的上表面与第二鳍状物106的上表面之间。第三侧壁间隔物204与多个纳米结构112的纳米结构垂直地相邻。第三侧壁间隔物204分开第二源极/漏极区114与栅极结构116的部分(其包覆多个纳米结构112的纳米结构)。
举例来说，第四侧壁间隔物204a位于第一栅极结构116a的上表面与第四鳍状物106a的上表面之间。第四侧壁间隔物204a垂直地与多个第一纳米结构112a的纳米结构相邻(比如在纳米结构之上或之下)。第四侧壁间隔物204a位于第二对114a的第二源极/漏极区114与第一栅极结构116a之间。第四侧壁间隔物204a分开第二对114a的第二源极/漏极区114与第一栅极结构116a的部分(其包覆多个第一纳米结构112a的纳米结构)。
在一些实施例中，第三侧壁间隔物204可为或包含氧化物(如氧化硅)、氮化物(如氮化硅)、氮氧化物(如氮氧化硅)、一些其他介电材料、或上述的组合。在其他实施例中，第三侧壁间隔物204可视作内侧侧壁间隔物。在其他实施例中，第三侧壁间隔物204只沿着第二源极/漏极区114的侧壁，而不沿着第一源极/漏极区110的侧壁。换言之，一些实施例中无第三侧壁间隔物204沿着任何第一源极/漏极区110的侧壁。
在一些实施例中，栅极结构116在y方向中连续地延伸于第一侧壁间隔物202的两侧内侧侧壁之间，以及第三侧壁间隔物204的两侧内侧侧壁之间。栅极介电结构120在y方向中延伸于第一侧壁间隔物202的两侧内侧侧壁之间，并延伸于第三侧壁间隔物204的两侧内侧侧壁之间。在一些实施例中，栅极介电结构120在x方向中沿着第一侧壁间隔物202的内侧侧壁与第三侧壁间隔物204的内侧侧壁延伸至栅极结构116的上表面。
举例来说，第一栅极结构116a在y方向中连续延伸于第二侧壁间隔物202a的两侧内侧侧壁之间，并延伸于第四侧壁间隔物204a的两侧内侧侧壁之间。第一栅极介电结构120a在y方向中延伸于第二侧壁间隔物202a的两侧内侧侧壁之间，与第四侧壁间隔物204a的两侧内侧侧壁之间。第一栅极介电结构120a在x方向中沿着第二侧壁间隔物202a的内侧侧壁与第四侧壁间隔物204a的内侧侧壁延伸至第一栅极结构116a的上表面。
在一些实施例中，第一栅极介电结构120a的第三部分120a3在x方向中沿着第二侧壁间隔物202a的内侧侧壁与第四侧壁间隔物204a的内侧侧壁延伸。在其他实施例中，栅极介电结构120a的第一部分120a1与第二部分120a2在y方向中延伸于第三部分120a3的两侧内侧侧壁之间。在其他实施例中，第一栅极介电结构120a的第一部分120a1与第二部分120a2在y方向中延伸于第四侧壁间隔物204a的内侧侧壁之间。在这些实施例中，第一栅极介电结构120a的第一部分120a1、第二部分120a2、与第三部分120a3可接触第四侧壁间隔物204a的内侧侧壁。在其他实施例中，第一栅极介电结构120a的第一部分120a1、第二部分120a2、与第三部分120a3可为单一连续的栅极介电结构的部分。
在一些实施例中，栅极介电结构120可为或可包含氧化物(如氧化硅)、高介电常数的介电层(如介电常数大于3.9的介电材料)、一些其他介电材料、或上述的组合。栅极介电结构120可为多层结构，比如包含一或多个界面层。在其他实施例中，栅极结构118可包含多晶硅(如掺杂多晶硅)、金属(如铝或钨)一些其他导电材料、或上述的组合。举例来说，栅极结构118可为多层结构，包含功函数金属层(如氮化钛、氮化钽、或类似物)、金属填充层(如钨)、或类似物。
在一些实施例中，纳米结构堆叠111位于第一鳍状物104的最顶部表面与第二鳍状物106的最顶部表面之间。在其他实施例中，纳米结构堆叠111可部分地位于第一鳍状物104的最顶部表面上。在其他实施例中，多个纳米结构112的纳米结构具有沿着剖线a-a的圆形轮廓。具有圆形轮廓的多个纳米结构112可视作圆形纳米线。
举例来说，第三鳍状物104a的最顶部表面高于第四鳍状物106a的最顶部表面。第一纳米结构堆叠111a位于第四鳍状物106a的最顶部表面与第三鳍状物104a的最顶部表面之间。第一纳米结构112a1与第二纳米结构112a2具有沿着剖线a-a的圆形轮廓。在这些实施例中，第一纳米结构112a1可视作第一圆形纳米线，而第二纳米结构112a2可视作第二圆形纳米线。
在一些实施例中，第一源极/漏极区110沿着剖线a-a可具有六角形的轮廓、钻石形轮廓、或一些其他几何形状的轮廓。第二源极/漏极区114沿着剖线a-a可具有六角形的轮廓、钻石形轮廓、或一些其他几何形状的轮廓。在其他实施例中，第一源极/漏极区110具有第一掺杂型态(如p型)。在其他实施例中，第二源极/漏极区114具有与第一掺杂型态相反的第二掺杂型态(如n型)。
层间介电结构206位于隔离结构108、半导体基板102、与多个半导体装置128上。层间介电结构206包括一或多个堆叠的层间介电层，其可分别包含低介电常数的介电层(比如介电常数小于约3.9的介电材料)、氧化物(如氧化硅)、或类似物。多个导电接点208(如金属接点)位于层间介电结构206中。
导电接点208在x方向中，自源极/漏极区110、第二源极/漏极区114、及/或栅极结构118延伸穿过层间介电结构206。导电接点208电性耦接至第一源极/漏极区110、第二源极/漏极区114、及/或栅极结构118。导电接点208为埋置于层间介电结构206中的内连线结构(如铜内连线)的一部份，且设置以预定方式使集成芯片100的多种半导体装置电性耦接在一起。在一些实施例中，导电接点208可包含钨、铝、铜、或类似物。在其他实施例中，导电接点208可为多层结构，比如包含硅化物层、阻障层、或类似物。
在一些实施例中，导电接点208可在z方向及/或y方向中横向延伸穿过层间介电结构206。举例来说，导电接点208的一些导电接点在z方向中横向延伸穿过层间介电结构206的下侧部分，使一些导电接点208接触并电性耦接至一或多个第一源极/漏极区110及/或第二源极/漏极区114。导电接点208的一些其他导电接点可在y方向中横向延伸穿过层间介电结构206的上侧部分，使导电接点208的一些其他导电接点接触并电性耦接至一或多个栅极结构116。
图3a至图3e是一些其他实施例中，图1a及图1b的集成芯片100沿着图1a的剖线a-a的剖视图。
如图3a所示，多个纳米结构112具有沿着剖线a-a的方形轮廓。具有方形轮廓的多个纳米结构112的纳米结构可视作方形纳米线。如图3b所示，多个纳米结构112的纳米结构具有沿着剖线a-a的椭圆形轮廓。具有妥璇形轮廓的多个纳米结构112的纳米结构可视作纳米环。
如图3c所示，多个纳米结构112的纳米结构具有沿着剖线a-a的体育场形(如几何体育场形)轮廓。如图3d所示，多个纳米结构112的纳米结构具有沿着剖线a-a的矩形轮廓。具有体育场形轮廓的多个纳米结构112的纳米结构可视作水平纳米片或水平纳米板。具有矩形轮廓的多个纳米结构112的纳米结构亦可视作水平纳米片或水平纳米板。
如图3e所示，多个纳米结构112的纳米结构具有沿着剖线a-a的六角形轮廓。具有六角形轮廓的多个纳米结构112的纳米结构，可视作六角纳米线。在一些实施例中，上侧六角纳米线(如第一纳米结构112a1)的下侧点，可与下侧六角纳米线(如第二纳米结构112a2)的上侧点接触或合并。在这些实施例中，栅极介电结构120包含的第四部份可连续包覆多个纳米结构112的纳米结构，以分开多个纳米结构112与栅极结构118。在其他实施例中，上侧六角纳米线的下侧点与下侧六角纳米线的上侧点在x方向中分开。
举例来说，第一纳米结构112a1与第二纳米结构112a2具有沿着剖线a-a的六角形轮廓。第一纳米结构112a1的下侧部分接触第二纳米结构112a2的上侧点。第一栅极介电结构120a包括第四部份120a4。第一栅极介电结构120a的第四部份120a4连续包覆第一纳米结构112a1与第二纳米结构112a2，以分开多个第一纳米结构112a与第一栅极结构118a。在其他实施例中，第一纳米结构112a1的下侧点在x方向中与第二纳米结构112a2的上侧点分开。在这些实施例中，第一栅极介电结构120a的第一部分120a1连续包覆第一纳米结构112a1，而第一栅极介电结构120a的第二部分120a2连续包覆第二纳米结构112a2。
图4a至图4c显示一些其他实施例中，图1a及图1b的集成芯片100沿着图1a的剖线a-a的剖视图。
如图4a至图4c所示，第二鳍状物106可具有倾斜侧壁。第二鳍状物106在x方向中自半导体基板102垂直延伸时，第二鳍状物106的倾斜侧壁向内倾斜(比如朝第二鳍状物106的中心点倾斜)。第二鳍状物106的最顶部表面在z方向中，在第二鳍状物106的倾斜侧壁的两侧最顶点之间横向延伸第一距离。举例来说，第四鳍状物106a在x方向中自半导体基板102垂直延伸时，第四鳍状物106a可具有向内倾斜的侧壁(比如朝第四鳍状物106a的中心点倾斜)。第四鳍状物106a的最顶部表面在z方向中，在第四鳍状物106a的倾斜侧壁的两侧最顶点之间横向延伸第一距离。
在一些实施例中，第一鳍状物104在x方向中自半导体基板102延伸时，第一鳍状物104的下侧部分105具有向内倾斜的倾斜侧壁(比如朝第一鳍状物104的中心点倾斜)。第一鳍状物104的上侧部分107的侧壁在x方向中自下侧部分105的倾斜侧壁垂直延伸。上侧部分107的侧壁可实质上垂直或向内倾斜。上侧部分107的侧壁的两侧最低点在z方向中分开第二距离。在一些实施例中，第二距离与第一距离不同。在其他实施例中，第二距离小于第一距离。在其他实施例中，第二距离可与第一距离实质上相同。
举例来说，第一下侧部分105a在x方向中自半导体基板102延伸时，第三鳍状物104a的第一下侧部分105a具有向内倾斜的倾斜侧壁(比如朝第三鳍状物104a的中心点倾斜)。第三鳍状物104a的第一上侧部分107a的实质上垂直侧壁，在x方向中自第一下侧部分105a的倾斜侧壁延伸。第一上侧部分107a的侧壁的最低点在z方向中分开的第二距离小于第一距离。
在一些实施例中，第一鳍状物104的下侧部分105的最顶点在隔离结构108的上表面。在其他实施例中，第一鳍状物104的下侧部分105的最顶点低于隔离结构108的上表面(见图3a至图3e)。在其他实施例中，第一鳍状物104的下侧部分105的最顶点，可高于隔离结构108的上表面。
半导体基板102、第二鳍状物106、与第一鳍状物104的下侧部分105可为或包含第一半导体材料。如图4a所示的一些实施例，多个纳米结构112可为或包含第一半导体材料，而上侧部分107可为或包含第二半导体材料，且第一半导体材料与第二半导体材料不同。如图4b所示的一些其他实施例，多个纳米结构112可为或包含第二半导体材料，而上侧部分107可为或包含第一半导体材料。如图4c所示的其他实施例，多个纳米结构112与上侧部分107可为或包含第二半导体材料。在其他实施例中，多个纳米结构112与上侧部分107可为或包含第一半导体材料(见图3a至3e)。
在一些实施例中，第一半导体材料包括第一iv族化学元素(如硅)，而第二半导体材料包括第二iv族化学元素(如锗)，且第一iv族化学元素与第二iv族化学元素不同。举例来说，第一半导体材料为硅，而第二半导体材料为锗、硅锗、或类似物。在其他实施例中，第二半导体材料可不包含第一iv族化学元素。举例来说，第一半导体材料为硅，而第二半导体材料为锗。
图5a至图5c显示一些其他实施例中，图2a至图2c的集成芯片100的多种图式。图5a是一些其他实施例中，图2a至图2c的集成芯片100沿着图5a及图5b的剖线f-f的剖视图。图5b是一些实施例中，图5a的集成芯片沿着图5a的剖线d-d的剖视图。图5c是一些实施例中，图5a的集成芯片沿着图5a的剖线e-e的剖视图。
如图5a至图5c所示，集成芯片100包括第一半导体装置128a与第二半导体装置128b。应理解的是，一些实施例中的第二半导体装置128b与第一半导体装置128a包括类似结构。在一些实施例中，第一半导体装置128a与第二半导体装置128b为相同型态的装置(比如均为互补式金属氧化物半导体逆变器)。在其他实施例中，第一半导体装置128a与第二半导体装置128b可为不同型态的装置。
第一鳍状场效晶体管124a为多鳍状物的鳍状场效晶体管，因为其包括两个或更多的第一鳍状物104延伸于第一对110a的第一源极/漏极区110之间。具体而言，第一鳍状场效晶体管124a为多鳍状物的鳍状场效晶体管，因为其包括的第一鳍状物104的两个或更多的上侧部分107延伸于第一对110a的第一源极/漏极区110之间。举例来说，第一鳍状物104的第五鳍状物104b包括第二上侧部分107b，其在y方向中延伸于第一对110a的第一源极/漏极区110之间。多个第一选择性导电通道的第四选择性导电通道位于第二上侧部分107b中。第一鳍状场效晶体管124a包括第一上侧部分107a(如第一选择性导电通道)、第二上侧部分107b(如第四选择性导电通道)、第一对110a的第一源极/漏极区110、与第三栅极122a1。
在一些实施例中，第一鳍状场效晶体管124a为多鳍状物的鳍状场效晶体管，其可包含任何数目(大于或等于2)的第一鳍状物104。举例来说，第一鳍状场效晶体管124a可包含两个第一鳍状物104、三个第一鳍状物104、或类似物。若第一鳍状场效晶体管124a包括两个第一鳍状物104，则第一鳍状场效晶体管124a可视作二鳍状物的鳍状场效晶体管。若第一鳍状场效晶体管124a包括三个第一鳍状物104，则第一鳍状场效晶体管124a可视作三鳍状物的鳍状场效晶体管，以此类推。应理解在一些实施例中，第一鳍状场效晶体管124a可为多鳍状物的鳍状场效晶体管，其可具有两个或更多的第一鳍状物104，第一鳍状物104延伸于不同对的第一源极/漏极区110的第一源极/漏极区110之间，而第一源极/漏极区110可经由上方的导电结构(如内连线结构)连接在一起。
在一些实施例中，第一鳍状物104包括多个第一外延的半导体结构502位于半导体基板102上。举例来说，第三鳍状物104a包括外延的半导体结构502的第一外延的半导体结构502a，而第五鳍状物104b包括外延的半导体结构502的第二外延的半导体结构502b。外延的半导体结构502可为或包含外延的半导体材料(如外延制程所形成的半导体材料如外延硅、外延锗、外延硅锗、或类似物)。在一些实施例中，第一鳍状物104的上侧部分107由外延的半导体结构502所定义。举例来说，第一外延的半导体结构502a的尺寸可定义第一上侧部分107a的尺寸。
在一些实施例中，外延的半导体结构502的下表面低于隔离结构108的上表面。在其他实施例中，外延的半导体结构502的下表面高于隔离结构108的上表面。在其他实施例中，外延的半导体结构502的下表面与隔离结构108的上表面实质上共平面。
在一些实施例中，多个虚置栅极结构504位于隔离结构108、第一鳍状物104、与第二鳍状物106上。虚置栅极结构504位于半导体装置128之间。虚置栅极结构504可在y方向中连续地延伸越过隔离结构108、延伸于第一鳍状物104与第二鳍状物106上，并围绕多个纳米结构堆叠111的一些纳米结构堆叠。虚置栅极结构504在z方向中可连续延伸于多对的源极/漏极区(其在y方向中彼此相邻)之间。在一些实施例中，虚置栅极结构504与多个栅极结构116可具有相同长度(比如在y方向中两侧侧壁之间分开的距离)。在其他实施例中，虚置栅极结构504与多个栅极结构116可具有不同长度。
举例来说，虚置栅极结构504包括第一虚置栅极结构504a与第二虚置栅极结构504b，其位于隔离结构108、第一鳍状物104、与第二鳍状物106上。第一虚置栅极结构504a位于第一半导体装置128a与第二半导体装置128b之间。第一虚置栅极结构504a在z方向中连续地延伸越过隔离结构108、延伸于第一鳍状物104与第二鳍状物106上，并围绕多个纳米结构堆叠111的第二纳米结构堆叠111c的纳米结构。第一虚置栅极结构504a在z方向中连续延伸于第一对110a的第一源极/漏极区110与第三对110b的第一源极/漏极区110之间，并延伸于第二对114a的第二源极/漏极区114与第四对114b的第二源极/漏极区114之间。
在其他实施例中，虚置栅极结构504不在z方向中连续延伸于多个纳米结构堆叠111的一些纳米结构堆叠，而是在z方向中连续延伸于半导体层堆叠(未示出)上，比如延伸于第二鳍状物106上的交错的硅锗层与硅层的堆叠上。在这些实施例中，半导体层堆叠可取代多个纳米结构堆叠111的一些纳米结构堆叠(比如位于一些纳米结构堆叠的相同位置中)。在这些实施例中，半导体堆叠的布局(比如上表面积与形状)可与多个纳米结构堆叠111的一些纳米结构堆叠的布局类似。举例来说，半导体层堆叠的一者(见图22a至图22c，比如半导体层的第六堆叠2202c)可取代第二纳米结构堆叠111c。在这些实施例中，第一虚置栅极结构504a在z方向中连续地延伸越过隔离结构108、延伸于第一鳍状物104上、延伸于第二鳍状物106上、并延伸于半导体层堆叠的一者上。在这些实施例中，第一虚置栅极结构504a可接合半导体堆叠的一者的上表面，与半导体堆叠的一者的两侧侧壁。
虚置栅极结构504包括虚置栅极材料结构506与虚置栅极介电结构(未示出，见图19a至图19c的虚置栅极介电结构1902)。虚置栅极材料结构506位于虚置栅极介电结构上。虚置栅极介电结构分开虚置栅极材料结构506以及隔离结构108、第一鳍状物104、第二鳍状物106、与多个纳米结构堆叠111的一些纳米结构堆叠的纳米结构(或半导体层堆叠)。在一些实施例中，虚置栅极材料结构506的侧壁可对准虚置栅极介电结构的侧壁。
举例来说，第一虚置栅极结构504a包括第一虚置栅极材料结构506a与第一虚置栅极介电结构(未示出)，而第二虚置栅极结构504b包括第二虚置栅极材料结构506b与第二虚置栅极介电结构(未示出)。第一虚置栅极材料结构506a位于第一虚置栅极介电结构上。第二纳米结构堆叠111c包括多个第二纳米结构(未示出)。第一虚置栅极介电结构分开第一虚置栅极材料结构506a以及隔离结构108、第一鳍状物104、第二鳍状物106、与多个第二纳米结构的纳米结构(或半导体层堆叠)。在其他实施例中，第一虚置栅极介电结构分开第一虚置栅极材料结构506a与半导体堆叠的一的半导体层。在一些实施例中，第一虚置栅极材料结构506a的侧壁对准第一虚置栅极介电结构的侧壁。
举例来说，虚置栅极材料结构506可为或包含非晶硅、多晶硅(如未掺杂多晶硅或掺杂多晶硅)、一些其他虚置栅极材料、或上述的组合。在一些实施例中，虚置栅极材料结构506与栅极结构118可为或包含不同材料。举例来说，虚置栅极材料结构506可为或包含多晶硅，而栅极结构118可为或包含金属。在其他实施例中，虚置栅极材料结构与栅极结构118可为或包含相同材料。在其他实施例中，虚置栅极材料结构506与栅极结构118可具有类似结构。在其他实施例中，虚置栅极材料结构506可为多层结构，比如包含功函数金属层、金属填充层、或类似物。
举例来说，虚置栅极介电结构可为或包括氧化物(如氧化硅)、高介电常数的介电层(如介电常数大于3.9的介电材料)、一些其他介电材料、或上述的组合。在一些实施例中，虚置栅极介电结构与栅极介电结构120可为或包括不同材料。举例来说，虚置栅极介电结构可为或包含氧化硅，而栅极结构118可为或包含高介电常数的介电层。在其他实施例中，虚置栅极介电结构与栅极介电结构120可为或包含相同材料。在其他实施例中，虚置栅极介电结构与栅极介电结构120具有类似结构。在其他实施例中，虚置栅极介电结构可为多层结构，比如包含一或多个界面层。
在一些实施例中，第一侧壁间隔物202的侧壁间隔物位于隔离结构108上并沿着虚置栅极结构504的侧壁。在其他实施例中，第三侧壁间隔物204的侧壁间隔物位于隔离结构108上，并分开虚置栅极结构504与第二源极/漏极区114。举例来说，第一侧壁间隔物202包括的第五侧壁间隔物202c位于隔离结构108上，并沿着第一虚置栅极结构504a的侧壁。第三侧壁间隔物包含第二组(未示出)的第三侧壁间隔物204，其分开第一虚置栅极结构504a以及第二对114a的第二源极/漏极区114的一者与第四对114b的第二源极/漏极区114的一者(其与第二对114a的第二源极/漏极区114的一者相邻)。
在一些实施例中，虚置栅极结构504不电性耦接至任何导电接点208(或可施加偏电压至虚置栅极材料结构506的任何其他导电结构)。在一些实施例中，层间介电结构连续地接触虚置栅极材料结构506的上表面。换言之，层间介电结构206可完全覆盖虚置栅极材料结构506的上表面。
在一些实施例中，层间介电结构206包括第一层间介电层206a与第二层间介电层206b。第二层间介电层206b位于第一层间介电层206a上。在这些实施例中，一些导电接点208在x方向中延伸穿过第一层间介电层206a与第二层间介电层206b，而一些其他导电接点208未于第一层间介电层206a上并在x方向中延伸穿过第二层间介电层206b。举例来说，导电接点208在x方向中自第一源极/漏极区110及/或第二源极/漏极区114延伸穿过第一层间介电层206a与第二层间介电层206b。自栅极结构118延伸的导电接点208位于第一层间介电层206a上，并在x方向中延伸穿过第二层间介电层206b。
图6a至图6c显示一些其他实施例中，图2a至图2c的集成芯片100的多种图式。图6a显示一些其他实施例中，图2a至图2c的集成芯片100沿着图5a及图5b的剖线f-f的剖视图。图6b显示一些实施例中，图6a的集成芯片沿着图6a的剖线d-d的剖视图。图6c显示一些实施例中，图6a的集成芯片沿着图6a的剖线e-e的剖视图。
如图6a至图6c所示，第一全绕式栅极场效晶体管126a为多纳米结构堆叠的全绕式栅极场效晶体管。第一全绕式栅极场效晶体管126a可为多纳米结构堆叠的全绕式栅极场效晶体管，因为第一全绕式栅极场效晶体管126a包括多个纳米结构堆叠111的两个或更多纳米结构堆叠，其延伸于第二对114a的第二源极/漏极区114之间。举例来说，多个纳米结构堆叠111的第四纳米结构堆叠111d位于第二鳍状物106的第六鳍状物106b上。第四纳米结构堆叠111d包括多个第四纳米结构112d。多个第四纳米结构112d的纳米结构在y方向中延伸于第二对114a的第二源极/漏极区114之间。多个第二选择性导电通道的对应选择性导电通道，位于多个第四纳米结构112d的纳米结构中。第一全绕式栅极场效晶体管126a包括第一纳米结构堆叠111a(多个第二导电通道的选择性导电通道因此对应第一纳米结构堆叠111a的纳米结构)、第四纳米结构堆叠111d(多个第二导电通道的选择性导电通道因此对应第四纳米结构堆叠111d的纳米结构)、第二对114a的第二源极/漏极区114、与第四栅极122b1。
在第一全绕式栅极场效晶体管126a为多纳米结构堆叠的全绕式栅极场效晶体管的实施例中，第一全绕式栅极场效晶体管126a可包含任何数目(大于或等于2个)的纳米结构堆叠111。举例来说，第一全绕式栅极场效晶体管126a可包含两个纳米结构堆叠111、三个纳米结构堆叠111、或类似物。若第一全绕式栅极场效晶体管126a包括两个纳米结构堆叠111，则第一全绕式栅极场效晶体管126a可视作二纳米结构堆叠的全绕式栅极场效晶体管；若第一全绕式栅极场效晶体管126a包括三个纳米结构堆叠111，则第一全绕式栅极场效晶体管126a可视作三纳米结构堆叠的全绕式栅极场效晶体管；以此类推。应理解的是，一些实施例的第一全绕式栅极场效晶体管126a可为多纳米结构堆叠的全绕式栅极场效晶体管，其具有多个纳米结构堆叠111的两个或更多纳米结构堆叠，纳米结构堆叠延伸于多个分开对的第二源极/漏极区114的第二源极/漏极区114之间，且第二源极/漏极区114经由上方的导电结构(如内连线结构)连接在一起。
图7a及图7b系一些其他实施例中，图2a至图2c的集成芯片100的多种简化图。由于图7a及图7b未显示图2a至图2c的一些结构(如多个栅极结构116、栅极介电结构120、第一侧壁间隔物202、第三侧壁间隔物204、与类似物)，因此称作简化图。图7a是一些其他实施例中，图2a至图2c的集成芯片100沿着剖线f-f的剖视图。图7b是一些实施例中，图7a的集成芯片沿着图7a的剖线d-d的剖视图。
如图7a及图7b所示，多个纳米结构112的每一纳米结构具有第一宽度w1(如第一纳米结构宽度)。第一宽度w1可介于1nm至100nm之间。每一第一鳍状物104的第二宽度w2(如第一鳍状物宽度)小于或等于第一宽度w1。在一些实施例中，第一鳍状物104在z方向中的鳍状物间距pf(比如相邻的第一鳍状物中心点之间的距离)可介于10nm至50nm之间。每一第二鳍状物106具有第三宽度w3(如第二鳍状物宽度)。在一些实施例中，第三宽度w3与第一宽度w1实质上相同。在其他实施例中，第一宽度w1小于第三宽度w3。
每一第一鳍状物104具有鳍状物高度hf。鳍状物高度hf为x方向中，第一鳍状物104的最顶部表面至隔离结构108的上表面之间的距离。在一些实施例中，鳍状物高度hf介于10nm至150nm之间。每一纳米结构堆叠111具有堆叠高度hs。堆叠高度hs为在x方向中，自纳米结构堆叠111的最顶部纳米结构的最顶部表面至隔离结构108的上表面的距离。在其他实施例中，堆叠高度hs介于10nm至150nm之间。在其他实施例中，堆叠高度hs与鳍状物高度hf相同。在其他实施中，堆叠高度hs与鳍状物高度hf不同。
每一半导体装置128的单元宽度wc可介于50nm至500nm之间。在一些实施例中，单位宽度wc为半导体装置128在z方向中的最外侧结构的最外侧边缘之间的距离，比如第二对114a的第二源极/漏极区114之一的最外侧边缘与第一对110a的第一源极/漏极区110之一的最外侧边缘之间的距离。在其他实施例中，单元宽度wc可包括预定的缓冲距离db，其在z方向中自半导体装置128的最外侧结构的最外侧边缘延伸远离半导体装置128的中心点。为了说明一致，单元宽度wc可视作宽度，但应理解一些实施例中的单元宽度可视作单元高度。
图8a至图8d显示一些其他实施例中，图2a至图2c的集成芯片100的多种简化图。由于图8a至图8d未显示图2a至图2c的一些结构如第一侧壁间隔物202、第三侧壁间隔物204、与类似物，因此图8a至图8d为简化图。图8a显示一些其他实施例中，图2a至2c的集成芯片沿着图8c及图8d的剖线f-f的剖视图。图8b显示图8a的区域802的放大图。图8a及图8b所示的栅极结构116与虚置栅极结构504为透明。图8c显示一些实施例中，图8a的集成芯片沿着图8a的剖线d-d的剖视图。图8d显示一些实施例中，图8a的集成芯片沿着图8a的剖线g-g的剖视图。
如图8a至图8d所示，第一鳍状场效晶体管124a与第二鳍状场效晶体管124b包括不同数目的第一鳍状物104。举例来说，第一鳍状场效晶体管124a包括第三鳍状物104a与第五鳍状物104b，而第二鳍状场效晶体管124b只包含第五鳍状物104b。换言之，第一鳍状场效晶体管124a为二鳍状物的鳍状场效晶体管，而第二鳍状场效晶体管124b为一鳍状物的鳍状场效晶体管。在一些实施例中，第三鳍状物104a的侧壁位于第一虚置栅极结构504a的两侧侧壁之间。换言之，第一鳍状场效晶体管124a的第一鳍状物104的数目与第二鳍状物124b的第一鳍状物104的数目之间的转换，可直接发生在第一虚置栅极结构之下。
应理解的是，第一鳍状场效晶体管124a包含的第一鳍状物104的数目，与第二鳍状场效晶体管124b包含的第一鳍状物104的数目可为任意值。举例来说，第一鳍状场效晶体管124a可为三鳍状物的鳍状场效晶体管而第二鳍状场效晶体管124b可为一鳍状物的鳍状场效晶体管；第一鳍状场效晶体管124a可为三鳍状物的鳍状场效晶体管而第二鳍状场效晶体管124b可为二鳍状物的鳍状场效晶体管；或者第一鳍状场效晶体管124a可为一鳍状物的鳍状场效晶体管而第二鳍状场效晶体管124b可为三鳍状物的鳍状场效晶体管；以此类推。
在一些实施例中，第一全绕式栅极场效晶体管126a的纳米结构堆叠的纳米结构宽度，与第二全绕式栅极场效晶体管126b的纳米结构堆叠的纳米结构宽度不同。举例来说，第二全绕式栅极场效晶体管126b包括第三纳米结构堆叠111b。第三纳米结构堆叠111b包括多个第三纳米结构112b。多个第一纳米结构112a的纳米结构具有第一宽度w1，多个第三纳米结构112b的纳米结构具有第四宽度w4，且第四宽度w4小于第一宽度w1(或第一宽度w1小于第四宽度w4)。因为多个第一纳米结构112a的纳米结构具有第一宽度w1，且多个第三纳米结构112b的纳米结构具有第四宽度w4，可改善集成芯片100的装置效能(比如减少能耗)。
在一些实施例中，第一宽度w1与第四宽度w4之间的差异介于1nm至90nm之间。若差异小于1nm，则不足以改善集成芯片100的装置效能。若差异大于90nm，则会增加制造集成芯片100的成本而未充分改善集成芯片100的装置效能。在其他实施例中，第一宽度w1与第四宽度w4之间的差异介于1nm至50nm之间。若差异小于1nm，则不足以改善集成芯片100的装置效能。若差异大于50nm，则会增加制造集成芯片100的成本而未充分改善集成芯片100的装置效能。
在一些实施例中，多个第二纳米结构的纳米结构的第七部分具有第一宽度w1，而多个第二纳米结构的纳米结构的第八部分具有第四宽度w4，反之亦然。换言之，多个第二纳米结构的纳米结构自第一宽度w1转换成第四宽度w4。在其他实施例中，第一宽度w1至第四宽度w4的转换可发生在第一虚置栅极结构504a的两侧侧壁之间。换言之，第一宽度w1至第四宽度w4的转换可直接发生在第一虚置栅极结构504a之下。
在一些实施例中，第二鳍状物106的宽度转换与纳米结构的宽度转换相关。举例来说，直接在第一纳米结构堆叠111a之下的第四鳍状物106a可具有第三宽度w3，而第四鳍状物106a直接在第三纳米结构堆叠111b之下的第四鳍状物106a可具有第五宽度w5，且第五宽度w5小于第三宽度w3(或第三宽度w3小于第五宽度w5)。在其他实施例中，第三宽度w3至第五宽度w5的转换发生在第一虚置栅极结构504a的两侧侧壁之间。换言之，自第三宽度w3转换成第五宽度w5可直接在第一虚置栅极结构504a之下发生。第五宽度w5可与第四宽度w4实质上相同。在其他实施例中，第五宽度w5小于第四宽度w4。在其他实施例中，第三宽度w3大于第四宽度w4。
在其他实施例中，半导体层堆叠的一者可取代第二纳米结构堆叠111c。在这些实施例中，半导体层堆叠的一者的第九部分可具有第一宽度w1(或第三宽度w3)，而半导体层堆叠的一者的第十部分可具有第四宽度w4(或第五宽度w5)，反之亦然。换言之，半导体层的堆叠的一者自第一宽度w1(或第三宽度w3)转换成第四宽度w4(或第五宽度w5)。在这些实施例中，第二鳍状物106的宽度转换，与半导体层堆叠的宽度转换相关。
图9a至图9c显示一些其他实施例中，图2a至图2c的集成芯片100的多种简化图。由于图9a至图9c未显示图2a至图2c的一些结构如第一侧壁间隔物202、第三侧壁间隔物204、与类似物，因此图9a至图9c为简化图。图9a是一些其他实施例中，图2a至图2c的集成芯片100沿着图9b及图9c的剖线f-f的剖视图。图9a所示的栅极结构116与虚置栅极结构504为透明。图9b显示一些实施例中，图9a的集成芯片沿着图9a的剖线d-d的剖视图。图9c显示一些实施例中，图9a的集成芯片沿着图9a的剖线g-g的剖视图。
如图9a至图9c所示，第一全绕式栅极场效晶体管126a与第二全绕式栅极场效晶体管126b具有不同数目的纳米结构堆叠111。举例来说，第一全绕式栅极场效晶体管126a包括第一纳米结构堆叠111a与第四纳米结构堆叠111d，而第二全绕式栅极场效晶体管126b只包含多个纳米结构堆叠111的第五纳米结构堆叠111f。换言之，第一全绕式栅极场效晶体管126a为二纳米结构堆叠的全绕式栅极场效晶体管，而第二全绕式栅极场效晶体管126b为一纳米结构堆叠的全绕式栅极场效晶体管。由于第一全绕式栅极场效晶体管126a与第二全绕式栅极场效晶体管126b包含不同数目的纳米结构堆叠111，可改善集成芯片100的装置效能(如降低能耗)。应理解的是，第一全绕式栅极场效晶体管126a包含的纳米结构堆叠111的数目，与第二全绕式栅极场效晶体管126b包含的纳米结构堆叠111的数目之间的差异可为任何数值。举例来说，第一全绕式栅极场效晶体管126a可为三纳米结构堆叠的全绕式栅极场效晶体管而第二全绕式栅极场效晶体管126b可为一纳米结构堆叠的全绕式栅极场效晶体管，第一全绕式栅极场效晶体管126a可为三纳米结构堆叠的全绕式栅极场效晶体管而第二全绕式栅极场效晶体管126b可为二纳米结构堆叠的全绕式栅极场效晶体管，第一全绕式栅极场效晶体管126a可为一纳米结构堆叠的全绕式栅极场效晶体管而第二全绕式栅极场效晶体管126b可为三纳米结构堆叠的全绕式栅极场效晶体管，以此类推。
在一些实施例中，第二纳米结构堆叠111c的纳米结构的侧壁可介于第一虚置栅极结构504a的两侧侧壁之间。换言之，从两个纳米结构堆叠转变成一个纳米结构堆叠可直接发生在第一虚置栅极结构504a之下。在一些实施例中，纳米结构堆叠111的堆叠间距ps(比如在z方向中的相邻纳米结构堆叠的中心点之间的距离)介于10nm至50nm之间。在一些实施例中，堆叠间距ps可与鳍状物间距pf相同。在其他实施例中，堆叠间距ps可与鳍状物间距pf不同。
图10显示一些其他实施例中，图8a的集成芯片100沿着图8c及图8d的剖线f-f的剖视图。图10中的栅极结构116与虚置栅极结构504为透明。
图10显示相邻的鳍状场效晶体管的第一鳍状物104的数目之间的多种转换，以及相邻的全绕式栅极场效晶体管的纳米结构宽度之间的多种转换。图10显示相邻的鳍状场效晶体管的第一鳍状物104的数目以及相邻的全绕式栅极场效晶体管的纳米结构宽度之间的对称转换。举例来说，第一鳍状场效晶体管124a与第一全绕式栅极场效晶体管126a在z方向中彼此成一直线。第一鳍状场效晶体管124a为二鳍状物的鳍状场效晶体管，第二鳍状场效晶体管124b为三鳍状物的鳍状场效晶体管，而第三鳍状场效晶体管124c为三鳍状物的鳍状场效晶体管。第二鳍状场效晶体管124b的第一鳍状物104的数目至第一鳍状场效晶体管124a的第一鳍状物104的数目之间的第一转换，可直接发生在第一虚置栅极结构504a之下。第二鳍状场效晶体管124b的第一鳍状物104的数目至第三鳍状场效晶体管124c的第一鳍状物104的数目之间的第二转换，可直接发生在第二虚置栅极结构504b之下。第一全绕式栅极场效晶体管126a的纳米结构具有第四宽度w4，第二全绕式栅极场效晶体管126b的纳米结构具有第一宽度w1，而第三全绕式栅极场效晶体管126c的纳米结构具有第一宽度w1。第一宽度w1至第四宽度w4的第三转换可直接发生在第二虚置栅极结构504b之下，而第四宽度w4至第一宽度w1的第四转换可直接发生在第一虚置栅极结构504a之下。
此外，图10显示相邻的鳍状场效晶体管的第一鳍状物104的数目，与相邻的全绕式栅极场效晶体管的纳米结构的宽度之间的不对称转换。举例来说，第四鳍状场效晶体管124d与第四全绕式栅极场效晶体管126d在z方向中成一直线，而第五鳍状场效晶体管124e与第五全绕式栅极场效晶体管126e在z方向中成一直线。第二鳍状场效晶体管124b为三鳍状物的鳍状场效晶体管，第四鳍状场效晶体管124d为一鳍状物的鳍状场效晶体管，而第五鳍状场效晶体管124e为三鳍状物的鳍状场效晶体管。第二鳍状场效晶体管124b的第一鳍状物104的数目至第四鳍状场效晶体管124d的第一鳍状物104的数目之间的第五转换，可直接发生在第三虚置栅极结构504c之下。第四鳍状场效晶体管124d的第一鳍状物104的数目至第五鳍状场效晶体管124e的第一鳍状物104的数目之间的第六转换，可直接发生在第四虚置栅极结构504e之下。第五全绕式栅极场效晶体管126e的纳米结构具有第四宽度w4，第四全绕式栅极场效晶体管126d的纳米结构具有第一宽度w1，而第六全绕式栅极场效晶体管126f的纳米结构具有第一宽度w1。第一宽度w1至第四宽度w4的第七转换可直接发生在第四虚置栅极结构504e之下，而第四宽度w4至第一宽度w1的第八转换可直接发生在第五虚置栅极结构504f之下。在全绕式栅极场效晶体管具有不同数目的纳米结构堆叠111的实施例中(见图9a至图9c)，应理解除了纳米结构堆叠111的数目转换，可采用对称与不对称的转换而非纳米结构的宽度转换。
图11a及图11b是一些其他实施例中，图2a至图2c的集成芯片100的多种简化图。由于图11a及图11b未显示图2a至图2c的一些结构(比如第一侧壁间隔物202、第三侧比肩隔物204、与类似物)，因此为简化图。图11a是一些其他实施例中，图2a至图2c的集成芯片100沿着图11b的剖线f-f的剖视图。图11a所示的栅极结构116为透明。图11b是一些实施例中，图11a的集成芯片沿着图11a的剖线h-h的剖视图。
如图11a及图11b所示，第一半导体装置128a包括第一鳍状场效晶体管124a、第二鳍状场效晶体管124b、第一全绕式栅极场效晶体管126a、第二全绕式栅极场效晶体管126b、第七全绕式栅极场效晶体管126g、与第八全绕式栅极场效晶体管126h。第一全绕式栅极场效晶体管126a及第二全绕式栅极场效晶体管126b在z方向中，与第七全绕式栅极场效晶体管126g及第八全绕式栅极场效晶体管126h分开。第一全绕式栅极场效晶体管126a与第二全绕式栅极场效晶体管126b在y方向中成一直线，而第七全绕式栅极场效晶体管126g与第八全绕式栅极场效晶体管126h在y方向中成一直线。第一鳍状场效晶体管124a与第二鳍状场效晶体管124b在z方向中，均位于第一全绕式栅极场效晶体管126a与第七全绕式栅极场效晶体管126g之间。
在一些实施例中，相邻的全绕式栅极场效晶体管(及/或相邻的鳍状场效晶体管)共用源极/漏极区。举例来说，第一全绕式栅极场效晶体管126a与第二全绕式栅极场效晶体管126b共用第一共用源极/漏极区114a/b，其为第二源极/漏极区114的一者。第七全绕式栅极场效晶体管126g与第八全绕式栅极场效晶体管126h共用第二共用源极/漏极区114g/h，其为第二源极/漏极区114的另一者。应理解的是一些实施例中，第一全绕式栅极场效晶体管126a与第二全绕式栅极场效晶体管126b(及/或第七全绕式栅极场效晶体管126g与第八全绕式栅极场效晶体管126h)可不共用第二源极/漏极区。在这些实施例中，第二对114a的第二源极/漏极区114与第四对114b的第二源极/漏极区114在y方向中分开，而第五对114g的第二源极/漏极区114与第六对114h的第二源极/漏极区114在y方向中分开。
在一些实施例中，第一半导体装置128a为存储器装置(如静态随机存取存储器)的存储器单元(如静态随机存取存储器单元)。具体而言，一些实施例的第一半导体装置128a可为六晶体管的静态随机存取存储器单元。举例来说，第一鳍状场效晶体管124a可为第一上拉晶体管，第二鳍状场效晶体管124b可为第二上拉晶体管，第一全绕式栅极场效晶体管126a可为第一下拉晶体管，第二全绕式栅极场效晶体管126b可为第一存取晶体管，第七全绕式栅极场效晶体管126g可为第二存取存储器，而第八全绕式栅极场效晶体管126h可为第二下拉晶体管。
第三源极/漏极区114a1(第二对114a的第二源极/漏极区114的一者)与第四源极/漏极区114h1(第六对114h的第二源极/漏极区114的一者)可经由内连线结构电性耦接至第一电压(如接地)。第五源极/漏极区110a1(第一对110a的第一源极/漏极区110的一者)与第六源极/漏极区110b1(第三对110b的第一源极/漏极区110的一者)可经由内连线结构电性耦接至第二电压(如vdd)。第七源极/漏极区114b1(第四对114b的第二源极/漏极区114的一者)可电性耦接至第一位元线(比如内连线结构的第一组导电结构)。第八源极/漏极区114g1(第五对114g的第二源极/漏极区114的一者)可电性耦接至第二位元线(位元条，比如内连线结构的第二组导电结构)。第一栅极结构116a、第二共用源极/漏极区114g/h、与第九源极/漏极区110b2(第三对110b的第一源极/漏极区110的一者)可经由内连线结构电性耦接在一起。第二栅极结构116b、第一共用源极/漏极区114a/b、与第十源极/漏极区110a2(第一对110a的第一源极/漏极区110的一者)可经由内连线结构电性耦接在一起。第三栅极结构116g与第四栅极结构116h电性耦接至字元线(比如内连线结构的第三组导电结构)。
图12a至图12c是一些其他实施例中，图11a的集成芯片100沿着图11b的剖线j-j的剖视图。图12a至图12c以虚线表示栅极结构116。
如图12a至图12c所示，第四鳍状物106a具有第三宽度w3与第五宽度w5，而第二鳍状物106的第七鳍状物106c具有第三宽度w3与第五宽度w5。如图12a所示，第四鳍状物106a直接在第一栅极结构116a之下自第三宽度w3转移至第五宽度w5，而第七鳍状物106c直接在第二栅极结构116b之下自第五宽度w5转移至第三宽度w3。若第一全绕式栅极场效晶体管126a与第二全绕式栅极场效晶体管126b(及/或第七全绕式栅极场效晶体管126g与第八全绕式栅极场效晶体管126h)的装置效能变化符合集成芯片100的预定规格，则第四鳍状物106a与第七鳍状物106c的宽度转换可直接发生在第一栅极结构116a之下与第二栅极结构116b之下。如图12b所示，自第三宽度w3转换成第五宽度w5第四鳍状物106a可直接在第三栅极结构116g之下，而自第五宽度w5转换成第三宽度w3的第七鳍状物106c可直接在第四栅极结构116h之下。若第一全绕式栅极场效晶体管126a与第二全绕式栅极场效晶体管126b(及/或第七全绕式栅极场效晶体管126g与第八全绕式栅极场效晶体管126h)的装置效能变化符合集成芯片100的预定规格，则第四鳍状物106a与第七鳍状物106c的宽度转移可直接发生在第三栅极结构116g之下并直接发生在第四栅极结构116h之下。具体而言，若6t随机存取存储器单元的预定规格符合下拉晶体管及/或存取晶体管的装置效能的较大变化，则第四鳍状物106a与第七鳍状物106c的宽度转移可直接发生在存取晶体管的栅极之下及/或直接位于下拉晶体管的栅极之下。
如图12c所示，第一栅极结构116a与第三栅极结构116g之间的第四鳍状物106a自第三宽度w3转换成第五宽度w5，而第二栅极结构116b与第四栅极结构116h之间的第七鳍状物106c自第五宽度w5转换成第三宽度w3。若第一全绕式栅极场效晶体管126a与第二全绕式栅极场效晶体管126b(及/或第七全绕式栅极场效晶体管126g与第八全绕式栅极场效晶体管126h)的装置效能不符合集成芯片100的预定规格，则第四鳍状物106a与第七鳍状物106c的宽度转移可直接发生在第二栅极结构116b与第四栅极结构116h之间。具体而言，若6t静态随机存取存储器单元的预定规格符合下拉晶体管及/或上拉晶体管的装置效能中的较小变化(比如小于较大变化)，则第四鳍状物106a与第七鳍状物106c的宽度转换发生在存取晶体管的栅极与下拉晶体管的栅极之间。
图13显示一些其他实施例中，图11a的集成芯片100沿着图11b的剖线f-f的剖视图。图13所示的栅极结构116为透明。如图13所示，第一全绕式栅极场效晶体管126a、第二全绕式栅极场效晶体管126b、第七全绕式栅极场效晶体管126g、与第八全绕式栅极场效晶体管126h可为多纳米结构堆叠的全绕式栅极场效晶体管。
图14a至图14c到图29a至图29c显示一些实施例中，形成图5a至图5c的集成芯片的方法的一系列多种示图。图式末尾为a者(如图14a)显示一些实施例中，形成图5a至图5c的集成芯片100的一系列布局图。图式末尾为b者(如图14b)显示图14a至图28a的对应示图沿着剖线d-d的一系列剖视图，比如图14b显示图14a中的结构沿着图14a的剖线d-d的剖视图。图式末尾为c者(如图14c)显示图14a至图28a的对应图式沿着剖线e-e的一系列剖视图，比如图14c显示图14a中的结构沿着图14a的剖线e-e的剖视图。
如图14a至图14c所示，半导体层的第一堆叠1402形成于基底半导体结构1404(如半导体晶圆、半导体基板、或类似物)上。基底半导体结构1404可为或包含第一半导体材料。在一些实施例中，基底半导体结构1404具有第一晶格取向。
半导体层的第一堆叠1402包括交错的第三半导体材料层(如硅、硅锗、锗、或类似物)与第四半导体材料层(如硅、硅锗、锗、或类似物)。举例来说，半导体层的第一堆叠1402包括多个第一半导体层1406与多个第二半导体层1408。第一半导体层1406可为或包含第三半导体材料。第二半导体层1408可为或包含第四半导体材料。第三半导体材料与第四半导体材料不同。举例来说，第三半导体材料为硅，而第四半导体材料为硅锗。在这些实施例中，半导体层的第一堆叠1402包括交错的硅锗层与硅层。
在一些实施例中，第三半导体材料与第一半导体材料相同。举例来说，第三半导体材料与第一半导体材料均为硅。在其他实施例中，第三半导体材料与第一半导体材料不同。举例来说，第三半导体材料为硅锗或锗，而第一半导体材料为硅。在其他实施例中，第二半导体材料层1408具有第四晶格取向。
在一些实施例中，形成半导体层的第一堆叠1402的制程可包含外延形成第一半导体层1406与第二半导体层1408。举例来说，第二半导体层1408的第一者成长于基底半导体结构1404上的方法，可为第一外延制程如气相外延、液相外延、分子束外延、一些其他外延制程、或上述的组合。之后可成长第一半导体层1406的第一者于第二半导体层1408的第一者上，且成长方法可为第二外延制程如气相外延、液相外延、分子束外延、一些其他外延制程、或上述的组合。可交错进行第一外延制程与第二外延制程，直到形成半导体层的第一堆叠1402。
如图15a至图15c所示，形成半导体层的第二堆叠1502于基底半导体结构1404上。在一些实施例中，形成半导体层的第二堆叠1502的制程包含形成第一图案化的遮罩层(未示出，比如正光阻、负光阻、硬遮罩、或类似物)于半导体层的第一堆叠1402上(见图14a至图14c)。在其他实施例中，第一图案化的遮罩层的形成方法可为形成遮罩层(未示出)于半导体层的第一堆叠1402上、曝光遮罩层成一图案(比如经由微影制程，如光微影、极紫外线微影、或类似方法)、以及显影遮罩层以形成第一图案化的遮罩层。
之后在半导体层的第一堆叠1402上进行第一蚀刻制程，以移除半导体层的第一堆叠1402的未遮罩部分，进而形成半导体层的第二堆叠1502。第一蚀刻制程可为干蚀刻制程、湿蚀刻制程、反应性离子蚀刻制程、一些其他蚀刻制程、或上述的组合。半导体层的第二堆叠1502包括第一蚀刻制程之后，保留的半导体层的第一堆叠1402的部分。在一些实施例中，第一蚀刻制程移除基底半导体结构1404的第一部分(其位于半导体层的第二堆叠1502的侧部上)，使基底半导体结构1404的第一上表面高于第二上表面。半导体层的第二堆叠1502覆盖第一上表面，而第二上表面高于半导体层的第二堆叠1502的侧部。
应理解的是一些实施例中，半导体层的第二堆叠1502为第一蚀刻制程所形成的半导体层的多个第一堆叠的半导体层的堆叠。半导体层的多个第一堆叠的半导体层的堆叠，可与半导体层的第二堆叠1502具有类似结构。在一些实施例中，半导体层的多个第一堆叠的半导体层的堆叠，可在z方向中彼此分开。在其他实施例中，半导体的多个第一堆叠的半导体层的堆叠，可在y方向中彼此平行地延伸。
如图16a至图16c所示，形成第三外延的半导体结构1602于基底半导体结构1404之上与半导体层的第二堆叠1502的侧壁之上。第三外延的半导体结构1602可为或包含外延的半导体材料(比如外延制程所形成的半导体材料如外延硅、外延锗、外延硅锗、或类似物)。在一些实施例中，第三外延的半导体结构1602具有第二晶格取向。在其他实施例中，第三外延的半导体结构1602的最底部表面低于半导体层的第二堆叠1502的最底部表面。在其他实施例中，第三外延的半导体结构1602的最底部表面与半导体层的第二堆叠1502的最底部表面共平面。在一些实施例中，形成第三外延的半导体结构1602的制程包括外延形成第三外延的半导体结构1602。举例来说，进行第三外延制程以自基底半导体结构1404成长第三外延的半导体结构1602。第三外延制程形成第三外延的半导体结构1602于半导体层的第二堆叠1502上并在x方向中垂直延伸。在一些实施例中，第三外延制程可为气相外延、液相外延、分子束外延、一些其他外延制程、或上述的组合。一些实施例之后可在第三外延的半导体结构1602上进行平坦化制程如化学机械研磨，使第三外延的半导体结构1602的最顶部表面与半导体层的第二堆叠1502的最顶部表面共平面。
在一些实施例中，第三外延制程可搭配第一图案化的遮罩层，其可遮罩半导体的第二堆叠1502。这些实施例在第三外延制程之后，可由平坦化制程移除第一图案化的遮罩层。在其他实施例中，在进行第三外延制程之前，可移除第一图案化的遮罩层。在这些实施例中，第二图案化的遮罩层的形成方法可为遮罩半导体层的第二堆叠1502，及/或第三外延制程可为选择性外延制程(其对基底半导体结构1404的选择性高于对第二半导体层1408的选择性)。
应理解的是在一些实施例中，第三外延的半导体结构1602为第三外延制程所形成的多个第二外延的半导体结构的外延的半导体结构的一者。多个第二外延的半导体结构与第三外延的半导体结构1602可包含类似结构。在一些实施例中，多个第二外延的半导体结构的外延的半导体结构，位于半导体层的多个第一堆叠的半导体层堆叠之间。
如图17a至图17c所示，形成半导体基板102。多个第一鳍状物104与多个第二鳍状物106在x方向中自半导体基板102垂直凸起，并在y方向中横向延伸越过半导体基板102。举例来说，第一鳍状物104的第三鳍状物104a、第二鳍状物106的第四鳍状物106a、与第一鳍状物104的第五鳍状物104b在x方向中自半导体基板102垂直凸起，并在y方向中横向延伸越过半导体基板102。在一些实施例中，形成第一鳍状物104的步骤包括形成多个第一外延的半导体结构502a。举例来说，形成第三鳍状物104a的方法包括形成第一外延的半导体结构502a，而形成第五鳍状物104b的方法包括形成第二外延的半导体结构502b。此外，半导体层的第三堆叠1702形成于第四鳍状物106a上。
在一些实施例中，形成半导体基板102、第一鳍状物104、第二鳍状物106、与半导体层的第三堆叠1702的制程，包括形成第三图案化的遮罩层于第三外延的半导体结构1602、半导体层的第二堆叠1502、与基底半导体结构1404上(见图16a至图16c)。之后在第三外延的半导体结构1602、半导体层的第二堆叠1502、与基底半导体结构1404上进行第二蚀刻制程。第二蚀刻制程可为干蚀刻制程、湿蚀刻制程、反应性离子蚀刻制程、一些其他蚀刻制程、或上述的组合。第二蚀刻制程移除第三外延的半导体结构1602的未遮罩部分、基底半导体结构1404的未遮罩部分、与半导体层的第二堆叠1502的未遮罩部分，进而形成半导体基版102、第一鳍状物104、第二鳍状物106、与半导体层的第三堆叠1702。第二蚀刻制程可移除第三外延的半导体结构1602的未遮罩部分、基底半导体结构1404的未遮罩部分、与半导体层的第二堆叠1502的未遮罩部分，进而形成半导体基板102、第一鳍状物104、第二鳍状物106、与半导体的第三堆叠1702。
半导体基板102包括第二蚀刻制程之后，保留的基底半导体结构1404的下侧部分。半导体层的第三堆叠1702包括第二蚀刻制程之后，保留的半导体层的第二堆叠1502的一部分。第二鳍状物106包括第二蚀刻制程之后，保留的基底半导体结构1404的第一上侧部分。外延的半导体结构502包括第二蚀刻制程之后，保留的第三外延的半导体结构1602的部分。第一鳍状物104包括第二蚀刻制程之后保留的基底半导体结构1404的第二上侧部分，并包括外延的半导体结构502。举例来说，第三鳍状物104a包括基底半导体结构1404的第二上侧部分的一者与第一外延的半导体结构502a，而第五鳍状物104b包括基底半导体结构1404的第二上侧部分的另一者与第二外延半导体结构502b。基底半导体结构1404的第一上侧部分与第二上侧部分位于基底半导体结构1404的下侧部分上。
应理解的是，一些实施例的半导体层的第三堆叠1702为多个第二半导体层堆叠的一者，其可由第二蚀刻制程形成于第二鳍状物106上。半导体层的多个第二堆叠的半导体层的堆叠，可与半导体层的第三堆叠1702包含类似结构。
在一些实施例中，第一鳍状物104与第二鳍状物106的形成方法可为一或多道图案化制程。举例来说，第二鳍状物106的形成方法可为第一图案化制程，而第一鳍状物104的形成方法可为第二图案化制程，且第一图案化制程与第二图案化制程不同。第一图案化制程可包含形成第四图案化的遮罩层于第三外延的半导体结构1602、半导体层的第二堆叠1502、与基底半导体结构1404上。第四图案化的遮罩层的形成方法可由极紫外线微影曝光遮罩层至一图案。之后在半导体层的第二堆叠1502与基底半导体结构1404上进行第三蚀刻制程(如湿蚀刻、干蚀刻、反应性离子蚀刻、或类似蚀刻)，以移除半导体层的第二堆叠1502与基底半导体结构1404的未遮罩部分，进而形成第二鳍状物106与半导体层的第三堆叠1702。举例来说，第二图案化制程可为芯-间隔物的双重图案化制程、一些其他多重图案化制程、或上述的组合。
如图18a至图18c所示，隔离结构108形成于半导体基板102之上以及第一鳍状物104与第二鳍状物106之间。在一些实施例中，形成隔离结构108的方法包括沉积或成长隔离层(未示出)于半导体基板102上、第一鳍状物104上、第二鳍状物106上、与半导体层的第三堆叠1702上。在其他实施例中，隔离层的沉积方法可为化学气相沉积、物理气呛陈基、原子层沉积、热氧化、一些其他沉积或成长方法、或上述的组合。可在隔离层上进行平坦化制程如化学机械研磨，以移除隔离层的上侧部分。平坦化制程亦可移除第三图案化的遮罩层。之后可在隔离层上进行第四蚀刻制程(如湿蚀刻、干蚀刻、反应性离子蚀刻、或类似蚀刻)，使隔离层凹陷至低于第一鳍状物104的上表面与半导体的第三堆叠1702的上表面，进而形成隔离结构108。
如图19a至图19c所示，形成多个虚置栅极结构504于隔离结构108、第一鳍状物104、第二鳍状物106、与半导体层的第三堆叠1702上。虚置栅极结构504包括虚置栅极材料结构506与虚置栅极介电结构1902。虚置栅极介电结构分开虚置栅极材料结构506以及隔离结构108、第一鳍状物104、与半导体层的第三堆叠1702。举例来说，第六虚置栅极结构504h包括第三虚置栅极材料结构506h与第三虚置栅极介电结构1902h，而第七虚置栅极结构504i包括第四虚置栅极材料结构506i与第四虚置栅极介电结构(未示出)。第三虚置栅极介电结构1902h分开第三虚置栅极材料结构506h以及隔离结构108、第三鳍状物104a、第四鳍状物106a、第五鳍状物104b、与半导体层的第三堆叠1702。
在一些实施例中，形成虚置栅极结构504的制程包括沉积虚置栅极介电层(未示出)以覆盖隔离结构108、第一鳍状物104、第二鳍状物106、外延的半导体结构502、与半导体层的第三堆叠1702。可沉积虚置栅极介电层如顺应层。举例来说，虚置栅极介电层可为或包含氧化物(如氧化硅)、高介电常数的介电层(如介电常数大于3.9的介电材料)、一些其他介电材料、或上述的组合。举例来说，虚置栅极介电层的沉积方法可为化学气相沉积、物理气相沉积、原子层沉积、一些其他沉积制程、或上述的组合。接着沉积虚置栅极材料(未示出)于虚置栅极介电层上，以覆盖虚置栅极介电层。举例来说，虚置栅极材料层的沉积方法可为化学气相沉积、物理气相沉积、原子层沉积、一些其他沉积制程、或上述的组合。
之后形成第五图案化的遮罩层于虚置栅极材料层上。在一些实施例中，第五图案化的遮罩层可包含介电材料的堆叠。举例来说，第五图案化的遮罩层可包含第一介电材料(如氧化硅)、位于第一介电层上的第二介电层(如氮化硅)、与位于第二介电层上的第三介电层(如氧化硅)。进行第五蚀刻制程以移除虚置栅极材料层与虚置栅极介电层的未遮罩部分，进而形成虚置栅极结构504。第五蚀刻制程可为干蚀刻制程、湿蚀刻制程、反应性离子蚀刻制程、一些其他蚀刻制程、或上述的组合。虚置栅极材料结构506包括第五蚀刻制程之后保留的虚置栅极材料层的部分。虚置栅极介电结构1902包括第五蚀刻制程之后保留的虚置栅极介电层的部分。举例来说，第三虚置栅极材料结构506h包括第五蚀刻制程之后保留的虚置栅极材料层的第一部份，且第三虚置栅极介电结构1902h包括第五蚀刻制程之后保留的虚置栅极介电层的第二部分。
如图20a至图20c所示，形成第一间隔物层2002于隔离结构108、第一鳍状物104、第二鳍状物106、半导体层的第三堆叠1702、与虚置栅极结构504上。在一些实施例中，形成第一间隔物层2002如顺应性层。在其他实施例中，第一间隔物层2002形成于第五图案化的遮罩层上。举例来说，第一间隔物层2002可包含氧化物(如氧化硅)、氮化物(如氮化硅)、氮氧化物(如氮氧化硅)、一些其他介电材料、或上述的组合。在一些实施例中，形成第一间隔物层2002的制程包括沉积第一间隔物层2002于隔离结构108、第一鳍状物104、半导体层的第三堆叠1702、与虚置栅极结构504上。举例来说，第一间隔物层2002的沉积方法可为物理气相沉积、化学气相沉积、原子层沉积、一些其他沉积制程、或上述的组合。
如图21a至图21c所示，多个第一侧壁间隔物202形成于隔离结构108、第一鳍状物104、第二鳍状物106、与半导体层的第三堆叠1702上。第一侧壁间隔物202在x方向中沿着虚置栅极结构504的侧壁延伸。举例来说，第一侧壁间隔物202包括第二侧壁间隔物202a。第二侧壁间隔物202a位于隔离结构108、第三鳍状物104a、第五鳍状物104b、与半导体层的第三堆叠1702上。在一些实施例中，第二侧壁间隔物202a接触隔离结构108、第三鳍状物104a、第五鳍状物104b、与半导体层的第三堆叠1702。在其他实施例中，形成第一侧壁间隔物202的制程包括在第一间隔物层2002上进行第六蚀刻制程如湿蚀刻、干蚀刻、反应性离子蚀刻、或类似制程，以自水平表面移除第一间隔物层2002，进而沿着虚置栅极结构504的侧壁保留第一间隔物层2002的部分如第一侧壁间隔物202。在其他实施例中，第六蚀刻制程可露出第五图案化的遮罩层。
如图22a至图22c所示，半导体层的多个第三堆叠2202形成于第四鳍状物106a上。虚置栅极结构504与第一侧壁间隔物202覆盖半导体层的多个第三堆叠2202。举例来说，半导体层的多个第三堆叠2202包括半导体层的第四堆叠2202b、半导体层的第五堆叠2202d、与半导体层的第六堆叠2202c。第六虚置栅极结构504h与第二侧壁间隔物202a覆盖半导体层的第四堆叠2202b。
如图22a至图22c所示，第一鳍状物104的部分凹陷至低于隔离结构108的上表面，使第一鳍状物104的第一部分2204的第一上表面2204u低于隔离结构108的上表面。第一鳍状物104的第一部分2204位于虚置栅极结构504之间。此外，第二鳍状物106的部分凹陷至低于隔离结构108的上表面，使第二鳍状物106的第二部分2206的上表面2206u低于隔离结构108的上表面。第二鳍状物106的第二部分2206位于虚置栅极结构504之间。在一些实施例中，第一鳍状物104凹陷至低于隔离结构108的上表面的部分，为外延的半导体结构502的部分。在这些实施例中，第一鳍状物104的第一部分2204的第一上表面2204u对应外延的半导体结构502的上表面。
在一些实施例中，形成半导体层的多个第三堆叠2202的制程，可包括在半导体层的第三堆叠1702上进行第七蚀刻制程(见图21a至图21c)。第七蚀刻制程移除虚置栅极结构504(及/或第五图案化的遮罩层)与第一侧壁间隔物202未遮罩的半导体层的第三堆叠1702的部分，以形成半导体层的多个第三堆叠2202。在其他实施例中，使低于隔离结构108的上表面的第一鳍状物104的部分与第二鳍状物106的部分凹陷的方法，包括移除虚置栅极结构504之间的第一鳍状物104的部分与第二鳍状物106的部分。在其他实施例中，第七蚀刻制程移除虚置栅极结构504之间的第一鳍状物104的部分与第二鳍状物106的部分。第七蚀刻制程可移除第一鳍状物104与第二鳍状物106位于虚置栅极结构504之间的部分，因为虚置栅极结构504(及/或第五图案化的遮罩层)与第一侧壁间隔物202并未遮罩这些部分。
应理解的是，一些实施例中的半导体层的多个第三堆叠2202的半导体层的堆叠，可为形成于第二鳍状物106上的半导体层的多个第四堆叠的半导体层的堆叠。举例来说，半导体层的多个第四堆叠亦包括形成于第二鳍状物106(不同于第四鳍状物106a)上的半导体层的多个第五堆叠。半导体层的多个第四堆叠的半导体层的堆叠，可与半导体层的多个第三堆叠2202的半导体层的堆叠包含类似结构。
如图23a至图23c所示，沿着半导体层的多个第三堆叠2202的第二半导体层1408(见图22a至图22c)的两侧侧壁形成多个第三侧壁间隔物204。半导体层的第三堆叠2202的第一半导体层1406，使第三侧壁间隔物204的侧壁间隔物在x方向中彼此方开。举例来说，第三侧壁间隔物204包括第一组第三侧壁间隔物204。第一组第三侧壁间隔物204包括多个第四侧壁间隔物204a。第四侧壁间隔物204a沿着半导体层的第四堆叠2202b的第二半导体层1408的两侧侧壁。第四侧壁间隔物204a在x方向中彼此隔有半导体层的第四堆叠2202b的第一半导体层1406。
在一些实施例中，形成第三侧壁间隔物204的制程包括在多个第三堆叠2202上进行第八蚀刻制程(如湿蚀刻)，以选择性移除半导体层的多个第三堆叠2202的第二半导体层1408的外侧部分。第八蚀刻制程对第二半导体层1408的选择性，高于对半导体层的多个第三堆叠2202的第一半导体层1406的选择性。藉由移除半导体层的多个第三堆叠2202的第二半导体层1408的外侧部分，可相对于半导体层的多个第三堆叠2202的第一半导体层1406，在y方向中横向蚀刻半导体层的多个第三堆叠2202的第二半导体层1408。换言之，在移除半导体层的多个第三堆叠2202的第二半导体层1408的外侧部分之后，第二半导体层1408的两侧外侧侧壁位于半导体层的多个第三堆叠2202的第一半导体层1406的两侧外侧侧壁之间。
之后沉积第二间隔物层(未示出)于隔离结构108、第一鳍状物104、第二鳍状物106、半导体层的多个第三堆叠2202、虚置栅极结构504(及/或第五图案化的遮罩层)、与第一侧壁间隔物202上。在一些实施例中，可沉积第二间隔物层如顺应层。在其他实施例中，第二间隔物层可为或包含氧化物(如氧化硅)、氮化物(如氮化硅)、氮氧化物(如氮氧化硅)、一些其他介电材料、或上述的组合。举例来说，间隔物层的沉积方法可为化学气相沉积、物理气相沉积、原子层沉积、一些其他沉积制程、或上述的组合。
接着在第二间隔物层上进行第九蚀刻制程，可部分地移除第二间隔物层，以沿着半导体层的多个第三堆叠2202的第二半导体层的两侧侧壁保留第二间隔物层的部分(如第三侧壁间隔物204)。具体而言，一些实施例中的第九蚀刻制程为非等向蚀刻，其在x方向中移除第二间隔物层的材料。由于第二半导体层1408横向凹陷(相对于第一半导体层1406)，非等向蚀刻可自水平表面、第一侧壁间隔物202的侧壁、与第一半导体层1406的侧壁移除第二间隔物层，以沿着第二半导体层1408的两侧侧壁形成第三侧壁间隔物204。在其他实施例中，第九蚀刻制程可为电浆蚀刻制程、干蚀刻制程、反应性离子蚀刻、一些其他蚀刻制程、或上述的组合。
如图24a至图24c所示，多对的第一源极/漏极区110与多对的第二源极/漏极区114形成于半导体基板102上。多对的第一源极/漏极区形成于第一鳍状物104上，而多对的第二源极/漏极区形成于第二鳍状物106上。举例来说，第一对110a的第一源极/漏极区110形成于第三鳍状物104a与第五鳍状物104b上，而第二对114a的第二源极/漏极区114形成于第四鳍状物106a上。第一源极/漏极区110与第二源极/漏极区114形成于虚置栅极结构504之间，并形成于半导体层的多个第三堆叠2202之间。
在一些实施例中，形成第一源极/漏极区110与第二源极/漏极区114的制程，可包含外延形成第一源极/漏极区110与第二源极/漏极区114。举例来说，进行第四外延制程以自第一鳍状物104的第一部份2204(见图23a至图23c)成长第一源极/漏极区110，并进行第五外延制程以自第二鳍状物106的第二部分2206(见图23a至图23c)成长第二源极/漏极区114。在一些实施例中，第四外延制程可为气相外延、液相外延、分子束外延、一些其他外延制程、或上述的组合。第四外延制程可采用第一掺杂型态的掺质(比如p型掺质如硼原子)原位掺杂第一源极/漏极区110。在其他实施例中，第五外延制程可为气相外延、液相外延、分子束外延、一些其他外延制程、或上述的组合。第五外延制程可采用第二掺杂型态的掺质(比如n型掺质如磷原子)原位掺杂第二源极/漏极区114。
如图25a至图25c所示，形成第一层间介电层206a于隔离结构108、第一源极/漏极区110、第二源极/漏极区114、第三侧壁间隔物204、与半导体层的多个第三堆叠2202上。在一些实施例中，形成第一层间介电层206a的制程可包含沉积第一层间介电层206a于隔离结构108、第一源极/漏极区110、第二源极/漏极区114、第一侧壁间隔物202、与虚置栅极结构504(或第五图案化的遮罩层)上并覆盖上述结构。之后在第一层间介电层206a上进行平坦化制程(如化学机械研磨)，可移除第一层间介电层206a的上侧部分，以露出虚置栅极结构504与第一侧壁间隔物202。在一些实施例中，平坦化制程可使第一层间介电层206a、虚置栅极结构504、与第一侧壁间隔物202的上表面共平面。在其他实施例中，平坦化制程可移除第五图案化的遮罩层。
如图26a至图26c所示，移除一或多个虚置栅极结构504。移除一或多个虚置栅极结构504，可露出半导体层的多个第三堆叠2202的一或多者、第一源极/漏极区110之间的第一鳍状物104的部分、与第二源极/漏极区114之间的第二鳍状物106的部分。举例来说，移除第六虚置栅极结构504h，以露出半导体层的第四堆叠2202b、第一对110a的第一源极/漏极区110之间的第三鳍状物104a的第一部分、与第二对114a的第二源极/漏极区114之间的第五鳍状物104b的第二部分。
在一些实施例中，移除一或多个虚置栅极结构504的制程包括形成第六图案化的遮罩层(未示出)于第一层间介电层206a、虚置栅极结构504、与第一侧壁间隔物202上。第六图案化的遮罩层露出一或多个虚置栅极结构504。接着进行第十一蚀刻制程如湿蚀刻、干蚀刻、或类似制程，以移除未遮罩的虚置栅极材料结构506，进而移除一或多个虚置栅极结构504的虚置栅极材料结构506。之后进行第十二蚀刻制成(如湿蚀刻、干蚀刻、或类似方法)以选择性移除第十一蚀刻制程所露出的虚置栅极介电结构1902。
如图27a至图27c所示，形成多个纳米结构堆叠111于第二鳍状物106上。纳米结构堆叠111包括多个纳米结构112。举例来说，第一纳米结构堆叠111a位于第四鳍状物106a上。第一纳米结构堆叠111a包括多个第一纳米结构112a，其在y方向中垂直地彼此堆叠。多个第一纳米结构112a在y方向中横向延伸于第二对114a的第二源极/漏极区114之间。
在一些实施例中，形成纳米结构堆叠111的制程包括移除半导体层的多个第三堆叠2202的第二半导体层1408(其由移除一或多个虚置栅极结构504的步骤所露出)，进而形成多个纳米结构112。可进行第十三蚀刻制程(如湿蚀刻)以移除半导体层的多个第三堆叠2202的第二半导体层1408，而第十三蚀刻制程可选择性蚀刻第二半导体层1408而不蚀刻半导体层的多个第三堆叠2202的第一半导体层1406。在一些实施例中，选择性移除的第十三蚀刻制程可采用湿蚀刻剂如氢氧化铵、氢氧化四甲基铵溶液、乙二胺邻苯二酚、氢氧化钾溶液、或类似物。
如图28a至图28c所示，多个栅极结构116形成于隔离结构108、第一鳍状物104、第二鳍状物106、与纳米结构堆叠111上。在一些实施例中，栅极结构116在z方向中连续地延伸越过隔离结构108、延伸于第一鳍状物104与第二鳍状物106上、并围绕多个纳米结构112。栅极结构116包括多个栅极结构118与多个栅极介电结构120。栅极介电结构120分开栅极结构118以及第一鳍状物104、第二鳍状物106、与多个纳米结构112的纳米结构。
在一些实施例中，形成栅极结构116的制程可包含沉积栅极介电层(未示出)于多个纳米结构112的每一纳米结构周围，以及隔离结构108、第一鳍状物104、与第二鳍状物106的露出部分上。在其他实施例中，栅极介电层亦沉积于第一侧壁间隔物202的露出内侧侧壁上、第一侧壁间隔物202上、虚置栅极结构504上、与第一层间介电层206a上。可沉积栅极介电层如顺应层。举例来说，栅极介电层可为或包含氧化物(如氧化硅)、高介电常数的介电层(比如介电常数大于3.9的介电材料)、一些其他介电材料、或上述的组合。举例来说，栅极介电层可为多层，其可包含一或多个界面层。举例来说，栅极介电层的沉积方法可为化学气相沉积、原子层沉积、一些其他沉积制程、或上述的组合。
之后沉积栅极层(未示出)于栅极介电层上，并围绕多个纳米结构112的每一纳米结构。栅极层的上表面可高于第一层间介电层206a的上表面。举例来说，栅极层可为或包含多晶硅(如掺杂多晶硅)、金属(如铝、钨、或类似物)、一些其他导电材料、或上述的组合。举例来说，栅极层可为多层，其包含功函数金属层(如氮化钛、氮化钽、或类似物)、金属填充层(如钨)、或类似物。在一些实施例中，栅极层的沉积方法可为化学气相沉积、物理气相沉积、原子层沉积、电化学镀、无电镀、一些其他沉积制程、或上述的组合。接着在栅极层与栅极介电层上进行平坦化制程，以移除栅极层与栅极介电层的上侧部分，进而形成栅极结构118与栅极介电结构120。平坦化制程亦可使第一侧壁间隔物202、栅极结构118、栅极介电结构120、第一层间介电层206a、与虚置栅极材料结构506的上表面共平面。
如图29a至图29c所示，形成第二层间介电层206b于第一层间介电层206a、栅极结构116、虚置栅极结构504、与第一侧壁间隔物202上。此外，多个导电接点208形成于第一层间介电层206a与第二层间介电层206b中，并形成于第一源极/漏极区110、第二源极/漏极区114、与栅极结构116上。导电接点208在x方向中自第一源极/漏极区110、第二源极/漏极区114、及/或栅极结构116垂直延伸。
在一些实施例中，导电接点208在z方向及/或y方向中横向延伸穿过第一层间介电层206a及/或第二层间介电层206b。举例来说，导电接点208的一些接点在z方向中横向延伸穿过层间介电层206a，使一些导电接点208接触(与电性耦接)一或多个第一源极/漏极区110及/或一或多个第二源极/漏极区114。导电接点208的一些其他导电接点在y方向中可横向延伸穿过第二层间介电层206b，使导电接点208的一些其他导电接点接触(与电性耦接)一或多个栅极结构116。
在一些实施例中，形成第二层间介电层206b与导电接点208的制程包括沉积第二层间介电层206b于第一层间介电层206a、栅极结构116、与第一侧壁间隔物202上。之后可形成多个接点开口(或沟槽)，以延伸穿过第二层间介电层206b及/或第一层间介电层206a。接着形成导电材料如钨于第二层间介电层206b之上与接点开口(或沟槽)之中。之后可在导电材料上进行平坦化制程如化学机械研磨，以形成导电接点208。在其他实施例中，导电接点208不接触虚置栅极结构504。虽然未示出，但应理解可形成任何数目的额外层间介电层/结构于第二层间介电层206b上，且可形成任何数目的其他导电结构(如金属线路、金属通孔、或类似物)于额外的层间介电层/结构中，以形成内连线结构(如铜内连线)埋置于层间介电结构206中，其可使集成芯片100的多种半导体装置内连线。
图26a至图26c到图28a至图28c是一些实施例中的制程，包括移除第六虚置栅极结构504h与第七虚置栅极结构504i、形成第一纳米结构堆叠111a与第三纳米结构堆叠111b、以及形成第一栅极结构116a与第二栅极结构116b。然而应理解的是，一些实施例亦移除第一虚置栅极结构504a、第二虚置栅极结构504b、及/或第三虚置栅极结构504c，见图26a至图26c。在这些实施例中，制程时的虚置栅极结构504可视作虚置栅极结构。举例来说，第一虚置栅极结构504a视作第一牺牲栅极结构，而第六虚置栅极结构504h视作第二牺牲栅极结构。这些实施例在移除牺牲栅极结构之后，可形成额外的纳米结构堆叠。举例来说，可形成第二纳米结构堆叠111c(比如图5a至图5c)，见图27a至图27c。在这些其他实施例中，形成额外的纳米结构之后，可形成虚置栅极结构于额外的纳米结构堆叠上，且虚置栅极结构与栅极结构116包含类似结构。举例来说，第一虚置栅极结构504a可与栅极结构116包含类似结构，且可形成于第二纳米结构堆叠111c上。在这些其他实施例中，可分辨虚置栅极结构与栅极结构116，因为虚置栅极结构不电性耦接至任何导电接点208(或内连线结构的任何其他上方导电结构)。
图30是一些实施例中，形成含有装置效能改善的半导体装置的集成芯片的方法的流程图。虽然此处以一系列的动作或事件说明图30的流程图3000，但应理解这些动作或事件的顺序并非用以局限本公开实施例。举例来说，可由不同于所示及/或所述顺序的不同顺序进行一些动作或事件，及/或与不同于所示及/或所述的其他动作或事件同时进行。此外，此处所述的一或多个实施例不需实施所有所述的动作，且可由一或多步的方式进行一或多个所述步骤。
在步骤3002中，形成半导体层的第一堆叠于基底半导体结构上，其中半导体层的第一堆叠包括多个第一半导体层与多个第二半导体层。图14a至图14c与图15a至图15c显示一些实施例中，对应步骤3002的多种剖视图。
步骤3004形成第一外延结构于基底半导体结构上与半导体层的第一堆叠的侧部上。图16a至图16c显示一些实施例中，对应步骤3004的多种剖视图。
步骤3006选择性移除第一外延结构、基底半导体基板、与半导体层的第一堆叠的部分，以形成半导体基板、第一鳍状物、第二鳍状物、与半导体层的第二堆叠。图17a至图17c显示一些实施例中，对应步骤3006的多种剖视图。
步骤3008形成隔离结构于半导体基板之上以及第一鳍状物与第二鳍状物之间。图18a至图18c显示一些实施例中，对应步骤3008的多种剖视图。
步骤3010形成虚置栅极结构于隔离结构、第一鳍状物、第二鳍状物、与半导体层的第二堆叠上。图19a至图19c显示一些实施例中，对应步骤3010的多种剖视图。
步骤3012选择性移除半导体层的第二堆叠的部分，以形成半导体层的第三堆叠于第二鳍状物上。图20a至图20c与图22a至图22c显示一些实施例中，对应步骤3012的多种剖视图。
步骤3014形成一对第一源极/漏极区于第一鳍状物上，并形成一对第二源极/漏极区于第二鳍状物上。图23a至图23c与图24a至图24c显示一些实施例中，对应步骤3014的多种剖视图。
步骤3016选择性移除半导体的第三堆叠的第二半导体层，以形成含有多个纳米结构的纳米结构堆叠于第二鳍状物之上与第二源极/漏极区之间。图25a至图25c到图27a至图27c显示一些实施例中，对应步骤3016的多种剖视图。
步骤3018形成栅极结构于隔离结构、第一鳍状物、与第二鳍状物上，并围绕多个纳米结构，其中栅极结构延伸于第一源极/漏极区与第二源极/漏极区之间。图27a至图28c显示一些实施例中，对应步骤3018的多种剖视图。
步骤3020形成层间介电结构于隔离结构、第一鳍状物、第二鳍状物、第一源极/漏极区、第二源极/漏极区、与栅极结构上，其中一或多个导电接点位于层间介电结构中。图29a至图29c显示一些实施例中，对应步骤3020的多种剖视图。
本公开一些实施例提供集成芯片。集成芯片包括第一半导体鳍状物，自半导体基板垂直凸起。第二半导体鳍状物，自半导体基板垂直凸起，其中第二半导体鳍状物与第一半导体鳍状物在第一方向中分开，且其中第一半导体鳍状物的第一最顶部表面高于第二半导体鳍状物的第二最顶部表面。纳米结构堆叠，直接位于第二半导体鳍状物上并与第二半导体鳍状物垂直分开，其中纳米结构堆叠包括垂直堆叠的多个半导体纳米结构。一对第一源极/漏极区，位于第一半导体鳍状物上，其中第一源极/漏极区位于第一半导体鳍状物的上侧部分的两侧上。一对第二源极/漏极区，位于第二半导体鳍状物上，其中第二源极/漏极区位于纳米结构堆叠的两侧上。
在一些实施例中，半导体纳米结构垂直地彼此分开；以及最顶部的半导体纳米结构的最顶点低于第一最顶部表面。
在一些实施例中，集成芯片还包括：第一栅极结构，位于半导体基板上、第一半导体鳍状物上、与第一源极/漏极区之间，其中第一栅极结构沿着第一半导体鳍状物的两侧侧壁垂直延伸，并横向越过第一最顶部表面；以及第二栅极结构，位于半导体基板上、第二半导体鳍状物上、纳米结构堆叠上、与第二源极/漏极区之间，其中第二栅极结构的第一部份包覆半导体纳米结构，而第二栅极结构的第二部分直接垂直地位于第二最顶部表面与纳米结构堆叠之间。
在一些实施例中，集成芯片还包括：隔离结构，位于半导体基板上并横向分开第一半导体鳍状物与第二半导体鳍状物，其中第一最顶部表面高于隔离结构的上表面，且其中第二最顶部表面与隔离结构的上表面实质上共平面。
在一些实施例中，集成芯片还包括：第三栅极结构，位于隔离结构上、第一半导体鳍状物上、与第一源极/漏极区之间，其中第三栅极结构包括第一栅极介电结构与第一栅极结构，且其中第一栅极介电结构的第一下表面接触第一最顶部表面；以及第四栅极结构，位于隔离结构上、第二半导体鳍状物上、纳米结构堆叠上、与第二源极/漏极区之间，其中第四栅极结构包括第二栅极介电结构与第二栅极结构，其中第二栅极介电结构的第四部份包覆半导体纳米结构，且其中第二栅极介电结构的第三部分的第二下表面接触第二最顶部表面。
在一些实施例中，第二栅极结构的第五部分直接垂直地位于第二栅极介电结构的第三部分与纳米结构堆叠之间；以及第五部分垂直地位于第一下表面与隔离结构的上表面之间。
在一些实施例中，集成芯片还包括第五栅极结构，位于隔离结构、第一半导体鳍状物、第二半导体鳍状物、与纳米结构堆叠上，其中第五栅极结构在第二方向中连续延伸于第一源极/漏极区之间与第二源极/漏极区之间，且第二方向垂直于第一方向；第五栅极结构包括第三栅极介电结构与第三栅极结构；第三栅极介电结构的第六部分包覆半导体纳米结构；以及第三栅极介电结构的第七部分在第二方向中连续延伸于纳米结构堆叠与第二半导体鳍状物之间、延伸越过隔离结构、沿着第一半导体鳍状物的上侧部分的第一侧壁、越过第一最顶部表面、并沿着第一半导体鳍状物的第二侧壁，其中第二侧壁与第一侧壁在第二方向中分开。
在一些实施例中。半导体纳米结构包括第一半导体纳米结构与第二半导体纳米结构；第一半导体纳米结构与第二半导体纳米结构相邻；第三栅极结构的第八部分直接垂直地位于第一半导体纳米结构与第二半导体纳米结构之间；以及第三栅极结构的第八部分垂直地位于第一最顶部表面与隔离结构的上表面之间。
本公开一些实施例提供集成芯片。集成芯片包括隔离结构，位于半导体基板上。第一半导体鳍状物与第二半导体鳍状物自半导体基板垂直凸起穿过隔离结构，其中第一半导体鳍状物与第二半导体鳍状物分开，且其中第一半导体鳍状物的第一最顶部表面低于第二半导体鳍状物的第二最顶部表面。第一半导体装置，位于半导体基板上。第一半导体装置包括第一全绕式栅极场效晶体管与第一鳍状场效晶体管位于半导体基板上。第一全绕式栅极场效晶体管包括：第一对第一源极/漏极区，位于第一半导体鳍状物上；以及第一纳米结构堆叠，位于第一半导体鳍状物上并与第一半导体鳍状物垂直地分开，其中第一纳米结构堆叠包括横向延伸于第一对的第一源极/漏极区之间的多个第一半导体纳米结构，且其中第一半导体纳米结构具有第一宽度。第一鳍状场效晶体管包括：第二对的第二源极/漏极区，位于第二半导体鳍状物上；以及第二半导体鳍状物的第一上侧部分，横向延伸于第二对的第二源极/漏极区之间，其中第二半导体鳍状物具有第二宽度。
在一些实施例中，第二宽度小于或等于第一宽度。
在一些实施例中，第一半导体鳍状物的第一上侧部分具有第一晶格取向；以及第一半导体纳米结构具有第二晶格取向，且第一晶格取向与第二晶格取向不同。
在一些实施例中，半导体基板具有第三晶格取向，且第三晶格取向与第二晶格取向相同。
在一些实施例中，第一晶格取向为(110)，第二晶格取向为(100)，且第三晶格取向为(100)。
在一些实施例中，第一全绕式栅极场效晶体管为n型通道的全绕式栅极场效晶体管，而第一鳍状场效晶体管为p型通道的鳍状场效晶体管。
在一些实施例中，第一晶格取向为(100)，第二晶格取向为(110)，且第三晶格取向为(110)。
在一些实施例中，第一全绕式栅极场效晶体管为p型通道的全绕式栅极场效晶体管，而第一鳍状场效晶体管为n型通道的鳍状场效晶体管。
在一些实施例中，集成芯片还包括：第三半导体鳍状物，自半导体基板垂直地凸起穿过隔离结构，其中第三半导体鳍状物与第一半导体鳍状物分开并与第二半导体鳍状物分开，且其中第三半导体鳍状物的第三最顶部表面高于第一最顶部表面；第二全绕式栅极场效晶体管，位于半导体基板上与第一全绕式栅极场效晶体管的第一侧上，其中第二全绕式栅极场效晶体管包括：第三对的第一源极/漏极区，位于第一半导体鳍状物上；以及第二纳米结构堆叠，位于第一半导体鳍状物上并与第一半导体鳍状物垂直分开，其中第二纳米结构堆叠包括横向延伸于第三对的第一源极/漏极区之间的多个第二半导体纳米结构，其中第二半导体纳米结构具有第三宽度；以及第二鳍状场效晶体管，位于半导体基板上与第一鳍状场效晶体管的第二侧上，其中第二鳍状场效晶体管包括：第四对的第二源极/漏极区，位于第二半导体鳍状物与第三半导体鳍状物上；第二半导体鳍状物的第二上侧部分，其横向延伸于第四对的第二源极/漏极区之间；以及第三半导体鳍状物的第三上侧部分，其横向延伸于第四对的第二源极/漏极区之间，其中第三半导体鳍状物具有第四宽度。
在一些实施例中，第二宽度小于或等于第一宽度；第四宽度与第二宽度实质上相同；以及第三宽度大于第一宽度。
在一些实施例中，集成芯片还包括：第一栅极结构，位于隔离结构上与第一对的第一源极/漏极区之间，其中第一栅极结构接触第一半导体鳍状物与第一半导体纳米结构；第二栅极结构，位于隔离结构上与第二对的第二源极/漏极区之间，其中第二栅极结构接触第二半导体鳍状物的第一上侧部分；第三栅极结构，位于隔离结构上与第三对的第一源极/漏极区之间，其中第三栅极结构接触第一半导体鳍状物与第二半导体纳米结构；第四栅极结构，位于隔离结构上与第四对的第二源极/漏极区之间，其中第四栅极结构接触第二半导体鳍状物的第二上侧部分与第三半导体鳍状物的第三上侧部分；以及虚置栅极结构，位于隔离结构上并延伸于第一对的第一源极/漏极区与第三对的第一源极/漏极区之间，并延伸于第二对的第二源极/漏极区与第四对的第二源极/漏极区之间，其中第三半导体鳍状物的侧壁位于虚置栅极结构的两侧侧壁之间。
本公开一些实施例提供集成芯片的形成方法。方法包括接收工件，其包括半导体基板；隔离结构位于半导体基板上；第一半导体鳍状物垂直地凸起穿过隔离结构；第二半导体鳍状物与第一半导体鳍状物分开，并垂直地凸起穿过隔离结构；以及半导体层的第一堆叠，直接位于第二半导体鳍状物上，且包括多个第一半导体层与多个第二半导体层，而第一半导体层与第二半导体层不同。形成虚置栅极结构于隔离结构、第一半导体鳍状物、第二半导体鳍状物、与半导体层的第一堆叠上。移除虚置栅极结构的两侧上的第一半导体层的部分与第二半导体层的部分，以形成半导体层的第二堆叠。直接形成一对第一源极/漏极区于第一半导体鳍状物之上与虚置栅极结构的两侧之上。直接形成一对第二源极/漏极区于第二半导体鳍状物之上与虚置栅极结构的两侧之上。自第一源极/漏极区与第二源极/漏极区之间移除虚置栅极结构。选择性移除半导体层的第二堆叠的第二半导体层以形成纳米结构堆叠，其包括多个半导体纳米结构直接位于第二半导体鳍状物上。形成栅极结构于第一源极/漏极区与第二源极/漏极区之间，其中栅极结构形成于隔离结构之上、第一半导体鳍状物之上、第二半导体鳍状物之上、以及半导体纳米结构周围。
上述实施例的特征有利于本技术领域中具有通常知识者理解本公开。本技术领域中具有通常知识者应理解可采用本公开作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本公开精神与范畴，并可在未脱离本公开的精神与范畴的前提下进行改变、替换、或更动。
1.一种集成芯片，包括：
一第一半导体鳍状物，自一半导体基板垂直凸起；
一第二半导体鳍状物，自该半导体基板垂直凸起，其中该第二半导体鳍状物与该第一半导体鳍状物在一第一方向中分开，且其中该第一半导体鳍状物的一第一最顶部表面高于该第二半导体鳍状物的一第二最顶部表面；
一纳米结构堆叠，直接位于该第二半导体鳍状物上并与该第二半导体鳍状物垂直分开，其中该纳米结构堆叠包括垂直堆叠的多个半导体纳米结构；
一对第一源极/漏极区，位于该第一半导体鳍状物上，其中该第一源极/漏极区位于该第一半导体鳍状物的一上侧部分的两侧上；以及
一对第二源极/漏极区，位于该第二半导体鳍状物上，其中该第二源极/漏极区位于该纳米结构堆叠的两侧上。
技术总结