本申请案主张2020年1月31日申请的美国正式申请案第16/778,924号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开是涉及一种半导体元件的制备方法。特别是有关于一种内凹存取元件(recessedaccessdevice，rad)晶体管的制备方法。
背景技术：
不同半导体元件的制造是具有微小化的共同目标，而这样的半导体元件是例如存储器元件、逻辑元件以及微处理器。当特征尺寸缩减时，晶体管的电性操作(electricaloperation)则变得更困难。当由于微小化而使晶体管通道的宽度变得非常小时，则产生一个贡献给此困难的因素，短通道效应(short-channeleffect)。即使一临界电压(vt)并未施加到该栅极，而这会造成激活该晶体管。
新型态的晶体管已研发，以克服借由形成一较宽通道在相同水平空间中的现有晶体管所遭受的短通道效应。例如，已知的一内凹存取元件(recessedaccessdevice，rad)晶体管，该rad晶体管包括一晶体管栅极(字元线)，其是部分形成在一半导体晶圆中的一沟槽内。该通道区是沿着该沟槽的整个表面所形成，借此提供一较宽通道而无须增加晶体管所要求的侧向空间的数量。然而，随着在动态随机存取存储器(dram)位元密度的增加，由于在蚀刻制程中的差异，使得在该晶体管栅极与源极/漏极接面深度之间的一重叠产生一复杂问题(challenge)。
为了精确控制沟槽的蚀刻深度，必须借由周期性地中断蚀刻制程以紧密地监视蚀刻制程，以测量在半导体晶圆中的蚀刻深度以及依据过去蚀刻制程时间估计达到目标深度所剩余的蚀刻制程时间。然而，达到预定深度(desireddepth)的剩余蚀刻时间的估计是依据蚀刻率维持一致的一假设，且因此产生一不可靠的估计。如此一麻烦程序的问题包括低生产力以及高成本，同时增加污染的引入或在光阻图案中故障的机会。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
技术实现要素：
本公开的一实施例提供一种半导体元件的制备方法。该方法的步骤包括产生至少一沟槽在一基底中；形成一介电膜在该沟槽中的该基底上；沉积一第一导电层在该介电膜上以部分充填该沟槽；沉积一隔离膜在该第一导电层上，其中该第一导电层围绕位在该沟槽中的该隔离膜；沉积一第二导电层在该隔离膜上，其中该隔离膜围绕位在该沟槽中的该第二导电层；以及凹陷该第一导电层，直到完全移除该隔离膜为止，以形成至少一字元线。
在本公开的一些实施例中，该字元线的一顶表面是低于该基底的一上表面。
在本公开的一些实施例中，该半导体元件的制备方法还包括引入多个掺杂物进入该基底，以形成多个杂质区，该多个杂质区是以该沟槽而分开设置。
在本公开的一些实施例中，该半导体元件的制备方法还包括沉积一盖层以覆盖该字元线。
在本公开的一些实施例中，该沟槽的产生包括：形成一牺牲层在该基底上；产生至少一开孔穿经该牺牲层；以及经由该开孔蚀刻该基底以形成该沟槽。
在本公开的一些实施例中，在该盖层沉积之后，移除该牺牲层。
在本公开的一些实施例中，该半导体元件的制备方法还包括：在该牺牲层形成之前，形成一缓冲层在该基底上；以及在移除该牺牲层之后，移除该缓冲层，其中该介电膜与该缓冲层包含相同材料。
在本公开的一些实施例中，该第一导电层凹陷的同时，是完全移除该第二导电层。
在本公开的一些实施例中，该半导体元件的制备方法还包括：在该第一导电层沉积之前，沉积一扩散阻障层在该介电膜上；以及在该第一导电层凹陷之后，凹陷该扩散阻障层到该字元线的一顶表面下。
在本公开的一些实施例中，该第二导电层是完全充填该沟槽。
在本公开的一些实施例中，在该字元线形成之后，该介电膜经由该基底与该盖层暴露。
在本公开的一些实施例中，该第一导电层与该第二导电层包含相同材料。
关于上述的半导体元件的制备方法，可精确地控制多余的该第一导电层的蚀刻深度，且因此可改善该半导体元件的品质。
上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请案的揭示内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例的一种半导体元件的剖视示意图。
图2为依据本公开一实施例的一种半导体元件的制备方法的流程示意图。
图3到图14为依据本公开一些实施例的一种半导体元件在形成的各中间阶段的剖视示意图。
其中，附图标记说明如下：
10：半导体元件
110：基底
112：沟槽
114：上区段
116：下区段
120：介电膜
122：介电衬垫
130：扩散阻障层
132：扩散阻障衬垫
140：第一导电层
142：字元线
150：盖层
160：杂质区
200：缓冲层
210：牺牲层
212：开孔
214：侧壁
216：最上表面
220：下层
230：上层
240：光阻层
242：窗口
250：隔离膜
260：第二导电层
300：制备方法
1102：表面
1722：顶表面
h：预定厚度
s302：步骤
s304：步骤
s306：步骤
s308：步骤
s310：步骤
s312：步骤
s314：步骤
s316：步骤
s318：步骤
s320：步骤
s322：步骤
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
应当理解，虽然用语“第一(first)”、“第二(second)”、“第三(third)”等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的“第一装置(firstelement)”、“部件(component)”、“区域(region)”、“层(layer)”或“部分(section)”可以被称为第二装置、部件、区域、层或部分，而不背离本文所教示。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，所述术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
图1为依据本公开一些实施例的一种半导体元件的剖视示意图。请参考图1，半导体元件10是为一内凹存取元件(recessedaccessdevice，rad)晶体管，包括一基底110、一或多个字元线142以及多个杂质区160，字元线142设置在基底110中并被多个介电衬垫122所围绕，而多个杂质区160设置在基底110中，并位在所述字元线142的任一侧上。所述字元线142借由位在其间的所述介电衬垫122遮蔽所述杂质区160，借此避免引入到所述掺杂区160中的多个掺杂物迁移进入所述字元线142中。
半导体元件10还包括一盖层150，是覆盖所述字元线142并被所述介电衬垫122所围绕。所述介电衬垫122与该盖层150是经由基底100暴露，而所述字元线142则完全埋入盖层150中。半导体元件10亦可包括多个扩散阻障衬垫132，其是设置在所述介电衬垫122与所述字元线142之间，以避免所述字元线142从介电衬垫122片状剥落(flaking)或剥蚀(spalling)。
图2为依据本公开一实施例的一种半导体元件的制备方法300的流程示意图。图3到图14为依据本公开一些实施例的一种半导体元件在形成的各中间阶段的剖视示意图。图3到图14所示的各阶段亦绘示在图2中流程图的结构。在接下来的讨论中，在图3到图14所示的各制造阶段是参考图2所示的制程步骤一起讨论。
请参考图3，依据图2中的一步骤s302，一缓冲层200以及一牺牲层210是堆叠在一基底110上。较佳者，基底110由半导体材料所制；在一些实施例中，基底110由含硅材料所制。形成在基底110的全部表面1102上的缓冲层200是保护预防污染以及减轻在基底110与牺牲层210之间的界面处的应力。缓冲层200可包含氧化硅或二氧化硅。缓冲层200是使用一化学气相沉积(cvd)制程或一热氧化制程所形成。换言之，缓冲层200可为一沉积层或一氧化层，其中多个热生长氧化物(thermallygrownoxides)可显示出比多个沉积氧化物(depositedoxides)更高的纯度(ahigherlevelofpurity)。
牺牲层210可包括一下层220以及一上层230，而下层220与上层230是依序沉积在缓冲层200上，其中下层220与上层230是当作硬遮罩功能，用于图案化缓冲层200与基底110。此外，上层230是用于当作一抗反射涂布(anti-reflectivecoating，arc)层，以微小化辐射的光学反射，该辐射是用于曝光一光阻层240，而光阻层240是涂布在上层230上。在一些实施例中，含有多晶硅的下层220是使用一cvd制程所形成。上层230可为包含氮的一非有机材料所制，并使用一cvd制程、一物理气相沉积(pvd)制程、一旋转涂布(spin-coating)制程或一原子层沉积(ald)制程所形成。光阻层240是借由一旋转涂布制程而应用在牺牲层210上，然后使用一软烘烤(soft-baking)进行烘干。
请参考图4，曝光并显影光阻层240以形成一或多个窗口242，以暴露部分上层230。接着，依据图2的一步骤s304，上层230与下层220经由窗口242进行蚀刻，以形成穿经牺牲层210的一或多个开孔212。接着，如图5所示，暴露部分缓冲层200。请参考图4及图5，所述开孔212形成在牺牲层210中，其是使用至少一蚀刻制程以移除上层230与下层220未被光阻层240所保护的部分。应当理解，蚀刻制程可使用多个蚀刻剂(etchants)蚀刻牺牲层210，而所述蚀刻剂是根据下层220与上层230的材料所选择。在一些实施例中，在执行蚀刻制程期间，缓冲层200可当作一蚀刻终止层。
请参考图6，举例来说，在形成所述开孔212之后，使用一灰化(ashing)制程或一剥除(strip)制程移除光阻层240。接着，依据图2的步骤s306，缓冲层200与基底110是经由所述开孔212依序进行蚀刻，以形成一或多个沟槽112，沟槽112是穿经缓冲层200并延伸进入基底110。基底110与缓冲层200是经由所述开孔212进行非等向性干蚀刻，举例来说，是使用反应离子蚀刻(reactiveionetching，rie)蚀刻制程，以形成所述沟槽112在基底110中，以便在开孔212中的宽度维持在所述沟槽112中。在一些实施例中，所述沟槽112的底部是为圆形，以在元件操作期间降低缺陷密度(defectdensity)以及减低电场。
如图6所示，沟槽112可包括一上区段114以及一下区段116，上区段114接近牺牲层210并具有一均匀宽度，下区段116远离牺牲层210并具有一锥形宽度(taperingwidth)。换言之，基底110在沟槽112的上区段114中的侧壁是大致为一垂直面，同时基底110在沟槽112的下区段116中的侧壁是为一斜表面(slopedsurface)，其是过渡到该垂直面。在一些实施例中，沟槽112的上区段114是宽于其下区段116。
请参考图7，依据图2的一步骤s308，一介电膜120形成在基底110的一暴露部分。具有一大致均匀厚度的介电膜120是覆盖基底110的该暴露部分，但并未充填沟槽112。在一些实施例中，介电膜120与缓冲层200可包含相同材料，但本公开并不以此为限。在一些实施例中，介电膜120可使用一热氧化(thermaloxidation)制程而生长在基底110的该暴露部分上。在另外的实施例中，介电膜120不仅设置在基底110的该暴露部分上，而且设置在牺牲层210的一暴露部分上。举个例子，介电膜120包含氧化物、氮化物、氮氧化物或高介电常数(high-k)材料，并可使用一cvd制程、一ald制程或其类似制程沉积。在一些实施例中，在沉积在各侧壁214上的介电膜120遗留在原处时，举例来说，可使用一蚀刻制程移除沉积在牺牲层210的一最上表面216上的介电膜120。
请参考图8，依据图2的一步骤s310，一扩散阻障层130选择地沉积在介电膜120上。扩散阻障层130还可沉积在牺牲层210经由介电膜120而暴露的部分上。具有一大致均匀厚度的扩散阻障层130是覆盖介电膜120，但并未充填沟槽112。为了确保台阶覆盖(stepcoverage)，举例来说，扩散阻障层130可使用一pvd制程或一ald制程所形成，其中使用ald制程沉积的扩散阻障层130在厚度上是高度均匀。在一些实施例中，扩散阻障层130可为一单层结构，包含耐火金属(refractorymetals)(例如钽及钛)、耐火金属氮化物(refractorymetalnitrides)或耐火金属硅氮化物(refractorymetalsiliconnitrides)。在另外的实施例中，扩散阻障层1310可包括多层结构，其是包含一或多个耐火金属、耐火金属氮化物或耐火金属硅氮化物。
请参考图9，依据图2的一步骤s312，沉积一第一导电层140以部分充填沟槽112。第一导电层140共形地且均匀地沉积在介电膜120上。由于在第一导电层140的沉积中的方向性(directionality)朝向沟槽112的底部，所以第一导电层140在沟槽112的下区段116处的沉积率是大于第一导电层140在沟槽112的上区段114处的沉积率。因此，第一导电层140在沟槽112的下区段116处的厚度是明显地大于第一导电层140在沟槽112的上区段114处的厚度。在一些实施例中，当沉积在沟槽112中的第一导电层140达到一预定厚度h时，是终止第一导电层140的沉积，而该预定厚度h是可防止有害的短通道效应并改善元件可靠度。第一导电层140包含多晶硅或金属，例如钨、铝、铜、钼、钛、钽、钌或其组合。第一导电层140可使用一cvd制程、一pvd制程、一ald制程或其他适合制程所形成。
请参考图10，依据图2的一步骤s314，一隔离膜250沉积在第一导电层140上。具有一大致均匀厚度的隔离膜250是覆盖第一导电层140，但并未充填沟槽112。隔离膜250可包含氮化物，并使用一(等离子体)cvd制程所形成。
请参考图11，沉积一第二导电层260以充填沟槽112。接下来，隔离膜250是埋入第二导电层260中。第二导电层260可包含多晶硅或金属，例如钨、铝、铜、钼、钛、钽、钌或其组合，并使用一cvd制程、一pvd制程、一ald制程所形成。在一些实施例中，第一导电层140与第二导电层260可包含相同材料，但本公开并不以此为限。
请参考图12，依据图2的一步骤s318，第一导电层140是凹陷到基底110的上表面1102下。接下来，形成多个字元线142。举例来说，是使用一rie制程以完全移除在第一导电层140凹陷期间应用于维持一预设蚀刻率的隔离膜250与第二导电层260。所述字元线142的形成包括(1)借由使用一蚀刻制程或一研磨制程(polishingprocess)部分移除第二导电层260以暴露隔离膜250埋入在第二导电层260中的部分；以及(2)移除第二导电层260、隔离膜250以及第一导电层140，直到在隔离膜250中的材料不再释放进入到蚀刻腔室(etchingchamber)中。换言之，当完全移除隔离膜250时，则终止多余第一导电层140的移除。在一些实施例中，多余第一导电层140的移除的终点是由使用发射光谱仪(opticalemissionspectroscopy)从多个蚀刻产品物种其中之一的频谱线(spectralline)的光学发射(opticalemission)密度中的变化于原位监控所决定。
在所述字元线142完全形成之后，扩散阻障层130是凹陷到所述字元线142的一顶表面1722下。接下来，形成多个扩散阻障衬垫132。
请参考图13，依据图2的一步骤s320，沉积一盖层150以覆盖所述字元线142与所述扩散阻障衬垫132。盖层150当作一钝化层使用，用于保护所述字元线142与所述扩散阻障衬垫132。在盖层150沉积之后，执行一或多个移除制程，包括蚀刻制程及/或研磨制程，以移除多余盖层150、牺牲层210、缓冲层200以及介电膜120涂布在缓冲层200与牺牲层210上的部份，借此暴露基底110并形成所述介电衬垫122。
请参考图14，依据图2的一步骤s322，多个掺杂物(dopants)是引入到基底110，以形成多个杂质区160在所述字元线142的任一侧上。据此，是完全形成半导体元件10。所述杂质区160可当成晶体管的源极/漏极区。所述掺杂物进入到基底110的引入是借由一扩散制程或一离子植入(ion-implantation)制程所达成。若是个别晶体管为一p形晶体管的话，则可使用硼或铟执行掺杂物引入；若是个别晶体管为一n形晶体管的话，则可使用磷、砷或锑。
总而言之，本公开的方法是沉积隔离膜250在第一导电层140上，以精确地控制蚀刻深度。此是避免在一控制蚀刻深度难以周期性达成中的一定时蚀刻(timedetch)，也因此可改善半导体元件10的品质。
本公开的一实施例提供一种半导体元件的制备方法。该方法的步骤包括产生至少一沟槽在一基底中；形成一介电膜在该沟槽中的该基底上；沉积一第一导电层在该介电膜上以部分充填该沟槽；沉积一隔离膜在该第一导电层上，其中该第一导电层围绕位在该沟槽中的该隔离膜；沉积一第二导电层在该隔离膜上，其中该隔离膜围绕位在该沟槽中的该第二导电层；以及凹陷该第一导电层，直到完全移除该隔离膜为止，以形成至少一字元线。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。
1.一种半导体元件的制备方法，包括：
产生至少一沟槽在一基底中；
形成一介电膜在该沟槽中的该基底上；
沉积一第一导电层在该介电膜上以部分充填该沟槽；
沉积一隔离膜在该第一导电层上，其中该第一导电层围绕位在该沟槽中的该隔离膜；
沉积一第二导电层在该隔离膜上，其中该隔离膜围绕位在该沟槽中的该第二导电层；以及
凹陷该第一导电层，直到完全移除该隔离膜为止，以形成至少一字元线。
2.如权利要求1所述的半导体元件的制备方法，其中，该字元线的一顶表面是低于该基底的一上表面。
3.如权利要求1所述的半导体元件的制备方法，还包括引入多个掺杂物进入该基底，以形成多个杂质区，该多个杂质区是以该沟槽而分开设置。
4.如权利要求1所述的半导体元件的制备方法，还包括沉积一盖层以覆盖该字元线。
5.如权利要求4所述的半导体元件的制备方法，其中，该沟槽的产生包括：
形成一牺牲层在该基底上；
产生至少一开孔穿经该牺牲层；以及
经由该开孔蚀刻该基底以形成该沟槽。
6.如权利要求5所述的半导体元件的制备方法，其中，在该盖层沉积之后，移除该牺牲层。
7.如权利要求5所述的半导体元件的制备方法，还包括：
在该牺牲层形成之前，形成一缓冲层在该基底上；以及
在移除该牺牲层之后，移除该缓冲层，其中该介电膜与该缓冲层包含相同材料。
8.如权利要求1所述的半导体元件的制备方法，其中，该第一导电层凹陷的同时，是完全移除该第二导电层。
9.如权利要求1所述的半导体元件的制备方法，还包括：
在该第一导电层沉积之前，沉积一扩散阻障层在该介电膜上；以及
在该第一导电层凹陷之后，凹陷该扩散阻障层到该字元线的一顶表面下。
10.如权利要求1所述的半导体元件的制备方法，其中，该第二导电层是完全充填该沟槽。
11.如权利要求4所述的半导体元件的制备方法，其中，在该字元线形成之后，该介电膜经由该基底与该盖层暴露。
12.如权利要求1所述的半导体元件的制备方法，其中，该第一导电层与该第二导电层包含相同材料。
技术总结