本公开涉及一种集成芯片，特别涉及一种具有改善的闩锁抗扰性的集成芯片。
背景技术：
在这数十年来，集成电路(integratedcircuit)制造工业已经历了指数性的成长。随着集成电路的发展，功能密度(functionaldensity，例如：每单位芯片尺寸的互连装置的数量)也随之增加，而特征尺寸则随之降低。半导体工业在微缩(scaledown)半导体装置方面的其中一项进展，是为发展多重栅极(multigate)装置(例如：鳍式场效晶体管(finfield-effecttransistor,finfet)、栅极全环场效晶体管(gate-all-aroundfield-effecttransistors,gaafet)等)。尽管多重栅极装置具有胜过传统平面晶体管(planartransistor)的诸多优点(例如：降低的功耗、较小的特征尺寸等)，但多重栅极装置在集成电路上的使用并非毫无挑战。
具有多重栅极装置的集成电路的其中一项挑战，是集成电路对闩锁(latch-up)的敏感性(susceptibility)。闩锁是因为一或多个寄生装置(例如：闸流体(thyristor))被触发而无意间在集成电路中形成的低阻抗(low-impedance)路径。闩锁可能发生在集成电路中存在寄生结构的任何地方(例如：形成闸流体的pnpn结构，不希望形成但因为集成电路的两个或两个以上的装置相对靠近而形成的闸流体)。闩锁事件可能因为各种触发事件来触发，例如太阳闪焰(solarflare)、集成电路的输入端子或输出端子上的电压突波(voltagespike)等。若触发了闩锁事件，则较大电流可能会流经低阻抗路径，并导致集成电路故障及/或破坏集成电路。
技术实现要素：
本公开实施例中提供一种集成芯片(ic)，上述集成芯片包括装置部分以及设置于装置部分的第一侧上的接脚部分(pick-upsection)。进一步地，上述集成芯片包括半导体基板。半导体基板的第一鳍片被设置于装置部分中。半导体基板的第二鳍片被设置于接脚部分中，并在第一方向上与第一鳍片横向分隔。连续栅极结构被设置于装置部分中，其中连续栅极结构在与第一方向垂直的第二方向上，于半导体基板及第一鳍片两者上方横向延伸，且连续栅极结构的第一最外侧侧壁在第一方向上与第二鳍片横向分隔。第一磊晶接脚结构被设置于第二鳍片上，其中第一磊晶接脚结构自第二鳍片的第二最外侧侧壁连续延伸至第二鳍片的第三最外侧侧壁。第二最外侧侧壁与第三最外侧侧壁在第一方向上横向分隔，其中第二最外侧侧壁面对第一最外侧侧壁。
本公开实施例提供一种集成芯片(ic)，上述集成芯片包括第一装置部分以及设置于第一装置部分的第一侧的第一接脚部分。进一步地，进一步地，上述集成芯片包括半导体基板。半导体基板的第一鳍片被设置于第一装置部分中。半导体基板的第二鳍片被设置于第一接脚部分中并与第一鳍片横向分隔。第一掺杂区域具有第一掺杂类型且被设置于半导体基板中，其中第一掺杂区域自第一装置部分连续延伸至第一接脚部分中。第一连续栅极结构被设置于第一装置部分中，其中第一连续栅极结构具有第一长度，且第一连续栅极结构在半导体基板及第一鳍片两者上方横向延伸。成对的第一源极/漏极区域被设置于第一鳍片上，其中第一源极/漏极区域被设置于第一连续栅极结构的两侧，且第一源极/漏极区域与第一掺杂区域之间存在二极管接面。第一磊晶接脚结构及第二磊晶接脚结构被设置于第二鳍片上，其中第一磊晶接脚结构与第二磊晶接脚结构分隔，且第一磊晶接脚结构及第二磊晶接脚结构两者电性耦接至第一掺杂区域。第一接脚栅极结构被设置于第一接脚部分中并与第一连续栅极结构分隔，其中第一接脚栅极结构具有小于第一长度的第二长度。第一接脚栅极结构横向延伸于半导体基板上方、第二鳍片上方、以及第一磊晶接脚结构与第二磊晶接脚结构之间。
本公开实施例提供一种集成芯片(ic)的形成方法。上述方法包括接收具有上方区域以及下方区域的半导体基板。在半导体基板中形成第一掺杂区域。通过选择性地移除半导体基板的上方区域的第一部分，以形成半导体基板的第一鳍片以及半导体基板的第二鳍片，其中第一掺杂区域被设置于第一鳍片中并穿过半导体基板连续延伸至第二鳍片之中。在半导体基板的下方区域上方形成具有第一长度并接合第一鳍片的连续栅极结构。在半导体基板的下方区域上方形成接脚栅极结构并接合第二鳍片，其中接脚栅极结构与连续栅极结构分隔，且接脚栅极结构具有小于第一长度的第二长度。在第一鳍片上形成成对的源极/漏极区域，其中源极/漏极区域被设置于连续栅极结构的两侧。在第二鳍片上形成第一磊晶接脚结构以及第二磊晶接脚结构，其中第一磊晶接脚结构以及第二磊晶接脚结构被设置于接脚栅极结构的两侧，且第一磊晶接脚结构以及第二磊晶接脚结构两者电性耦接至第一掺杂区域。
附图说明
本公开的实施方式自后续实施方式及附图可更佳理解。须强调的是，依据产业的标准做法，各种特征并未按比例绘制。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。
图1显示具有改善的闩锁抗扰性的集成芯片(ic)的一些实施例的等角图。
图2显示包括图1的集成芯片的寄生装置的电路的一些实施例的电路示意图。
图3显示图1的集成芯片的一些实施例的等角图。
图4a至图4e显示图3的集成芯片的一些其他实施例的各种附图。
图5a至图5e显示图3的集成芯片的一些其他实施例的各种附图。
图6a至图6d显示图5a至图5e的集成芯片的一些其他实施例的各种截面图。
图7显示图1的集成芯片的一些其他实施例的等角图。
图8a至图8e显示图7的集成芯片的一些其他实施例的各种附图。
图9a至图9d显示图8a至图8e的集成芯片的一些其他实施例的各种截面图。
图10a至图10c显示图8a至图8e的集成芯片的第二部分的一些其他实施例的各种附图。
图11a至图11c显示图5a至图5e的集成芯片的第二部分的一些其他实施例的各种附图。
图12a至图12b显示用于形成图9a至图9d的集成芯片的一些实施例的一系列各种截面图。
图13a至图13b显示用于形成图9a至图9d的集成芯片的一些实施例的一系列各种截面图。
图14a至图14b显示用于形成图9a至图9d的集成芯片的一些实施例的一系列各种截面图。
图15a至图15b显示用于形成图9a至图9d的集成芯片的一些实施例的一系列各种截面图。
图16a至图16b显示用于形成图9a至图9d的集成芯片的一些实施例的一系列各种截面图。
图17a至图17b显示用于形成图9a至图9d的集成芯片的一些实施例的一系列各种截面图。
图18a至图18b显示用于形成图9a至图9d的集成芯片的一些实施例的一系列各种截面图。
图19a至图19b显示用于形成图9a至图9d的集成芯片的一些实施例的一系列各种截面图。
图20a至图20b显示用于形成图9a至图9d的集成芯片的一些实施例的一系列各种截面图。
图21a至图21b显示用于形成图9a至图9d的集成芯片的一些实施例的一系列各种截面图。
图22a至图22b显示用于形成图9a至图9d的集成芯片的一些实施例的一系列各种截面图。
图23a至图23b显示用于形成图9a至图9d的集成芯片的一些实施例的一系列各种截面图。
图24显示用于形成具有改善的闩锁抗扰性的集成芯片的方法的一些实施例的流程图。
符号说明
100：集成芯片
102：半导体基板
102a：上方区域
102b：下方区域
104：第一部分
106：第二部分
108a1：第一鳍片
108a2：第二鳍片
108b1：第三鳍片
108b2：第四鳍片
110：第一掺杂区
112：第二掺杂区
114：第一源极/漏极区域
116：第一源极/漏极区域
118：第一接脚区域
120：第二接脚区域
200：电路示意图
202：pnp双极性接面晶体管
204：npn双极性接面晶体管
206：第一电压节点
208：第二电压节点
210：第一电阻器
212：第二电阻器
214：第三电阻器
216：第四电阻器
218：第五电阻器
220：第六电阻器
302：隔离结构
304a：第一连续栅极结构
306：连续栅极介电结构
308：连续栅极电极结构
310：栅极结构
304：连续栅极结构
304b：第一最外侧连续栅极结构
304c：第二最外侧连续栅极结构
304d：第三最外侧连续栅极结构
304e：第四最外侧连续栅极结构
400：存储器装置
402：第三部分
404：第四部分
406：第五部分
408：第三掺杂区
410：第四掺杂区
412：第五掺杂区
a-a,b-b,c-c,d-d：线段
108b3：第五鳍片
108b4：第六鳍片
108b5：第七鳍片
108b6：第八鳍片
108b7：第九鳍片
502a：第一导电接点
502b：第二导电接点
502c：第三导电接点
502d：第四导电接点
504：第三接脚区域
506：第四接脚区域
508：第五接脚区域
510：第六接脚区域
512：第七接脚区域
514：第一组多个导电通孔
602：侧壁间隔物
604：ild结构
604a：第一ild层
604b：第二ild层
604c：第三ild层
606：第二组多个导电接点
608：第三组多个导电接点
702a：第一接脚栅极结构
702b：第二接脚栅极结构
704：接脚栅极介电材料
706：接脚栅极电极材料
708a：第八接脚区域
708b：第九接脚区域
708c：第十接脚区域
710a：第十一接脚区域
710b：第十二接脚区域
710c：第十三接脚区域
702：接脚栅极结构
708：第三组多个接脚区域
710：第四组多个接脚区域
802：第五组多个接脚区域
804：第六组多个接脚区域
806：第七组多个接脚区域
808：第八组多个接脚区域
810：第九组多个接脚区域
l1：第一长度
l2：第二长度
l4：第四长度
l5：第五长度
l3：第三长度
l6：第六长度
502：第一组多个导电接点
e-e：线段
f-f：线段
1202：第一图案化遮罩层
1204：第一布植工艺
1304：第二布植工艺
1302：第二图案化遮罩层
1502：栅极介电层
1504：栅极电极层
1602：遮罩结构
1604：第一介电结构
1606：第二介电结构
1608：第三介电结构
1702：修整后遮罩结构
1704：第一修整后介电结构
1706：第二修整后介电结构
1708：第三修整后介电结构
1710：第三图案化遮罩层
2002：第六图案化遮罩层
2102：第七图案化遮罩层
2400：流程图
2402～2414：操作
具体实施方式
以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。
进一步来说，本公开可能会使用空间相对术语，例如“在…下方”、“下方”、“低于”、“在…上方”、“高于”及类似词汇，以便于叙述附图中一个元件或特征与其他元件或特征间的关系。除了附图所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。
在一些实施例中，集成芯片(integratedchip,ic)包括n通道金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistor,mosfet)以及p通道mosfet。进一步地，集成芯片(ic)包括设置于半导体基板中的掺杂区域。一般而言，半导体基板具有第一掺杂类型(例如：p型)，而掺杂区域具有与第一掺杂类型相反的第二掺杂类型(例如：n型)。p通道mosfet被直接设置于掺杂区域上方，而n通道mosfet则直接设置于半导体基板上方，并与掺杂区域横向分隔(laterallyspace)。在进一步的实施例中，n通道mosfet可为n通道多重栅极mosfet(例如：n通道鳍式场效晶体管(finfet)、n通道栅极全环场效晶体管(gaafet)等)，而p通道mosfet可为p通道多重栅极mosfet。在又一些实施例中，n通道多重栅极mosfet与p通道多重栅极mosfet可电性耦接在一起，以形成互补式金属氧化物半导体(complementarymetal-oxide-semiconductor,cmos)装置(例如：cmos反相器(inverter))。
因为设计方面的考虑(例如：由于功能密度方面的考量，导致n通道多重栅极mosfet与p通道多重栅极mosfet之间的间隔较小)，集成芯片(ic)可能具有设置于半导体基板中的寄生结构(parasiticstructure)。举例来说，寄生npn双极性接面晶体管(bipolarjunctiontransistor,bjt)是由n通道多重栅极mosfet的源极/漏极区域、半导体基板、以及掺杂区域的接面所形成的。此外，pnpbjt是由p通道多重栅极mosfet的源极/漏极区域、掺杂区域、以及半导体基板的接面所形成的。pnpbjt与npnbjt被以会在半导体基板中产生第一寄生装置(例如：包括pnpn结构的闸流体(thyristor))的方式连接在一起。
在ic的操作期间，p通道多重栅极mosfet的掺杂区域与源极/漏极区域可被耦接到第一电压(例如：vdd，其可以是例如5伏特(v))，而半导体基板与n通道多重栅极mosfet的源极/漏极区域可被耦接到不同于第一电压的第二电压(例如：vss，其可以是例如接地(ground))。半导体基板可经由电性耦接至接脚区域(pick-upregion)的导电特征(例如：金属接点(contact))而电性耦接到第二电压。在正常操作条件下，第一寄生装置处于“关闭(off)”状态(例如：没有(或最小的)电流流经闸流体)，且ic可如预期般运行。
然而，可能会发生触发事件(triggeringevent，例如：ic中意外的电压突波)，导致第一寄生装置切换到“开启(on)”状态，因而导致闩锁事件(latch-upevent)。在闩锁事件期间，会形成低阻抗路径，导致大电流流经第一寄生装置(例如：介于vdd端子与vss端子之间)，因而导致ic发生故障，或是在某些情况下破坏ic。对引起闩锁事件的触发事件而言，触发事件必须至少部分地导致跨越第一寄生装置的电压达到(或超过)第一闩锁触发电压。闩锁触发电压(至少部分地)取决于接脚区域的电阻，因为接脚区域的电阻影响npnbjt的基射极间电压(base-emittervoltage)是否足以顺向偏压(forwardbias)npnbjt。
典型地，接脚区域被设置在接脚鳍片(例如：半导体基板的鳍片)上/中。接脚栅极结构(例如：连续接脚栅极结构)被设置在接脚鳍片上以及接脚鳍片的两侧的最外侧侧壁之间。在形成接脚区域期间，接脚栅极结构扮演遮罩结构。因此，接脚区域并未在接脚鳍片的两侧的最外侧侧壁之间连续延伸。取而代之的是，接脚区域的尺寸(例如：长度)受限于接脚栅极结构的尺寸。接脚栅极结构的尺寸通常与p通道/n通道多重栅极mosfet的装置栅极结构相同。因此，接脚区域的尺寸，通常受限于与p通道/n通道多重栅极mosfet的源极/漏极区域相同的尺寸。
本申请各种实施例直指一种集成芯片(ic)，该集成芯片具有改善的闩锁抗扰性(immunity)。该ic包括装置区域以及接脚区域。半导体基板的多个第一鳍片被设置于装置区域中。半导体基板的第二鳍片被设置于接脚区域中，并与第一鳍片横向分隔。接脚区域被设置在第二鳍片上。接脚区域自第二鳍片的第一最外侧侧壁连续延伸至第二鳍片的第二最外侧侧壁。第一最外侧侧壁在第一方向上与第二最外侧侧壁横向分隔。
集成芯片(ic)仍可能具有设置于半导体基板中的寄生结构。举例来说，ic可能包括设置于半导体基板中的第二寄生装置(例如：包括pnpn结构的闸流体)。如此一来，对引起闩锁事件的触发事件而言，触发事件必须至少部分地导致跨越第二寄生装置的电压达到(或超过)第二闩锁触发电压。
然而，因为接脚区域自第一最外侧侧壁连续延伸到第二最外侧侧壁，因此接脚区域的尺寸(例如：长度)，大于典型的接脚区域(例如：具有与源极/漏极区域相同尺寸的接脚区域)的尺寸(例如：长度)。因此接脚区域的尺寸大于典型的接脚区域的尺寸，因此接脚区域的电阻小于典型的接脚区域的电阻。因此，第二闩锁触发电压可被改善为超过(例如：大于)第一闩锁触发电压。于是，ic可具有改善的(例如：增进的)闩锁抗扰性，优于包含典型的接脚区域的ic。
图1显示具有改善的闩锁抗扰性的集成芯片(ic)100的一些实施例的等角(isometric)附图。
如图1所示，集成芯片(ic)100包括半导体基板102。半导体基板102可包括任何类型的半导体主体(例如：单晶硅/cmos体(bulk)、硅锗(sige)、绝缘层上硅(silicononinsulator,soi)等)。集成芯片100包括集成芯片100的第一部分104以及集成芯片100的第二部分106。集成芯片100的第二部分106被设置在集成芯片100的第一部分104的一侧。
半导体基板102包括多个鳍片108。鳍片108中的每一者彼此平行地延伸(沿着“y”方向)。在一些实施例中，鳍片108分别被称为半导体基板102的鳍片。鳍片108的第一组鳍片108a被设置在集成芯片100的第一部分104中。鳍片108的第二组鳍片108b被设置在集成芯片100的第二部分106中。应注意的是，为使说明清晰易懂，在本文中会将第一组鳍片108a(包括第一鳍片108a1与第二鳍片108a2)以及第二组鳍片108b(包括第三鳍片108b1至第九鳍片108b7)合称为鳍片108。
鳍片108彼此间横向分隔(在“z”方向上)。鳍片108中的每一者包括半导体基板102的上方区域102a的一部分。半导体基板102的上方区域102a自半导体基板102的下方区域102b垂直地(在“x”方向上)延伸。举例来说，第一鳍片108a1包括半导体基板102的上方区域102a的第一部分，该第一部分自半导体基板102的下方区域102b垂直地延伸，而第二鳍片108a2包括半导体基板102的上方区域102a的第二部分，该第二部分自半导体基板102的下方区域102b垂直地延伸。
第一掺杂区110被设置在半导体基板102中。第一掺杂区110具有第一掺杂类型(例如：p型)。第一掺杂区110被设置于集成芯片100的第一部分104以及集成芯片100的第二部分106两者中。在一些实施例中，第一掺杂区110自集成芯片100的第一部分104连续地延伸到集成芯片100的第二部分106之中。在进一步的实施例中，第一掺杂区110被设置在第一组鳍片108a的一或多个鳍片中，且被设置在第二组鳍片108b的一或多个鳍片中。举例来说，第一掺杂区110被设置在第一鳍片108a1以及第三鳍片108b1中。
第二掺杂区112被设置在半导体基板102中。第二掺杂区112具有与第一掺杂类型相反的第二掺杂类型(例如：n型)。第二掺杂区112被设置在第一掺杂区110的一侧。第二掺杂区112被设置在集成芯片100的第一部分104与集成芯片100的第二部分106两者中。在一些实施例中，第二掺杂区112自集成芯片100的第一部分104连续地延伸到集成芯片100的第二部分106中。在进一步的实施例中，第二掺杂区112被设置在第一组鳍片108a的一或多个鳍片中，且被设置在第二组鳍片108b的一或多个鳍中。举例来说，第二掺杂区112被设置在第二鳍片108a2以及第四鳍片108b2中。
成对的第一源极/漏极区域114被设置于第一鳍片108a1上/中。第一源极/漏极区域114可为第一鳍片108a1的具有第二掺杂类型的区域。在其他实施例中，第一源极/漏极区域114可为设置在第一鳍片108a1上/中的第一磊晶结构。在这些实施例中，第一磊晶结构为半导体材料(例如：磊晶硅(si)、磊晶sige、磊晶碳化硅(sic)等)。在进一步的实施例中，第一磊晶结构可具有第二掺杂类型。
第一鳍片108a1的一部分被设置在第一源极/漏极区域114之间。在一些实施例中，第一掺杂区110被设置在第一鳍片108a1的一部分中，该部分被设置于第一源极/漏极区域114之间。第一选择性导电通道被设置在第一鳍片108a1的一部分中，该部分被设置于第一源极/漏极区域114之间。第一选择性导电通道在第一源极/漏极区域114之间(在“y”方向上)延伸。在进一步的实施例中，第一源极/漏极区域114以及第一选择性导电通道是n通道多重栅极mosfet(例如：n通道finfet、n通道gaafet等)的一部分。
成对的第二源极/漏极区域116被设置在第二鳍片108a2上/中。第二源极/漏极区域116可为第二鳍片108a2的具有第一掺杂类型的区域。在其他实施例中，第二源极/漏极区域116可为设置在第二鳍片108a2上/中的第二磊晶结构。在这些实施例中，第二磊晶结构为半导体材料(例如：磊晶硅si、磊晶sige、磊晶sic等)。在进一步的实施例中，第二磊晶结构可具有第一掺杂类型。
第二鳍片108a2的一部分被设置在第二源极/漏极区域116之间。在一些实施例中，第二掺杂区112被设置在第二鳍片108a2的一部分中，该部分被设置于第二源极/漏极区域116之间。第二选择性导电通道被设置在第二鳍片108a2的一部分中，该部分被设置于第二源极/漏极区域116之间。第二选择性导电通道在第二源极/漏极区域116之间(在“y”方向上)延伸。在进一步的实施例中，第二源极/漏极区域116以及第二选择性导电通道是p通道多重栅极mosfet(例如：p通道finfet、p通道gaafet等)的一部分。
第一接脚区域118被设置在第三鳍片108b1上/中。第一接脚区域118电性耦接至第一掺杂区110。在一些实施例中，第一接脚区域118可为第三鳍片108b1的具有与第一掺杂区110相同的掺杂类型的区域。第一接脚区域118提供第一接脚接点(未图示，例如：金属接点)与第一掺杂区110之间的低电阻电性连接，使得第一掺杂区110可电性耦接(或偏压)到第一电压(例如：vss，其可以是例如接地)。
在一些实施例中，第一接脚区域118是设置在第三鳍片108b1上/中的第三磊晶结构。在进一步的实施例中，第三磊晶结构为半导体材料(例如：磊晶si、磊晶sige、磊晶sic等)。在更进一步的实施例中，第三磊晶结构包括第一iv族化学元素(例如：si)以及不同于第一iv族化学元素的第二iv族化学元素(例如：ge)。具体来说，第三磊晶结构可为磊晶sige。第三磊晶结构可具有与第一掺杂区110相同的掺杂类型。在第一接脚区域118为第三磊晶结构的实施例中，第一接脚区域118可被称为第一磊晶接脚结构。
在一些实施例中，第一接脚区域118自第三鳍片108b1的第一最外侧侧壁连续地(在“y”方向上)延伸到第三鳍片108b1的第二最外侧侧壁。第一最外侧侧壁与第二最外侧侧壁横向(在“y”方向上)分隔。因为第一接脚区域118自第一最外侧侧壁连续延伸至第二最外侧侧壁，因此第一接脚区域118的尺寸(例如：长度)，可大于典型的接脚区域(例如：具有与源极/漏极区域相同的尺寸的接脚区域)的尺寸。因为第一接脚区域118的尺寸可大于典型的接脚区域的尺寸，因此第一接脚区域118的电阻可小于典型的接脚区域的电阻(例如：减少85％)。在一些实施例中，第一接脚区域118的电阻可小于或等于20000欧姆(ohm)。
第一接脚区域118可具有第一中心点，第一中心点被设置为与第一最外侧侧壁及第二最外侧侧壁等距离。第一接脚区域118的厚度，可自第一中心点朝第一最外侧侧壁连续减少。第一接脚区域118的厚度，可自第一中心点朝第二最外侧侧壁连续减少。在一些实施例中，第一接脚区域118的底部表面是凸面(convex)。
在一些实施例中，第一接脚区域118自第三鳍片108b1的第三最外侧侧壁连续地(在“z”方向上)延伸至第三鳍片108b1的第四最外侧侧壁。第三最外侧侧壁与第四最外侧侧壁横向(在“z”方向上)分隔。第一接脚区域118可具有第二中心点，第二中心点被设置为与第三最外侧侧壁和第四最外侧侧壁等距离。第一接脚区域118的厚度，可自第二中心点朝第三最外侧侧壁连续减少。第一接脚区域118的厚度，可自第二中心点朝第四最外侧侧壁连续减少。在进一步的实施例中，第一接脚区域118的最大厚度，可大于第一源极/漏极区域114的最大厚度及/或第二源极/漏极区域116的最大厚度。
第二接脚区域120被设置在第四鳍片108b2上/中。第二接脚区域120电性耦接至第二掺杂区112。第二接脚区域120可为第四鳍片108b2的具有与第二掺杂区112相同的掺杂类型的区域。第二接脚区域120提供第二接脚接点(未图示，例如：金属接点)与第二掺杂区112之间的低电阻电性连接，使得第二掺杂区112可电性耦接(或偏压)到第二电压(例如：vdd，其可以是例如5伏特)。
在一些实施例中，第二接脚区域120是设置在第四鳍片108b2上/中的第四磊晶结构。在进一步的实施例中，第四磊晶结构为半导体材料(例如：磊晶si、磊晶sige、磊晶sic等)。在更进一步的实施例中，第四磊晶结构包括第一iv族化学元素(例如：si)。具体来说，第四磊晶结构可为掺杂磷的磊晶si。第四磊晶结构可具有与第二掺杂区112相同的掺杂类型。在第二接脚区域120为第四磊晶结构的实施例中，第二接脚区域120可被称为第二磊晶接脚结构。
在一些实施例中，第二接脚区域120自第四鳍片108b2的第五最外侧侧壁连续地(在“y”方向上)延伸到第四鳍片108b2的第六最外侧侧壁。第五最外侧侧壁与第六最外侧侧壁横向(在“y”方向上)分隔。因为第二接脚区域120自第五最外侧侧壁连续延伸至第六最外侧侧壁，因此第二接脚区域120的尺寸(例如：长度)，可大于典型的接脚区域(例如：具有与源极/漏极区域相同的尺寸的接脚区域)的尺寸。因为第二接脚区域120的尺寸可大于典型的接脚区域的尺寸，因此第二接脚区域120的电阻可小于典型的接脚区域的电阻。
第二接脚区域120可具有第三中心点，第三中心点被设置为与第五最外侧侧壁及第六最外侧侧壁等距离。第二接脚区域120的厚度，可自第三中心点朝第五最外侧侧壁连续减少。第二接脚区域120的厚度，可自第三中心点朝第六最外侧侧壁连续减少。在一些实施例中，第二接脚区域120的底部表面是凸面。
在一些实施例中，第二接脚区域120自第四鳍片108b2的第七最外侧侧壁连续地(在“z”方向上)延伸至第四鳍片108b2的第八最外侧侧壁。第七最外侧侧壁与第八最外侧侧壁横向(在“z”方向上)分隔。第二接脚区域120可具有第四中心点，第四中心点被设置为与第七最外侧侧壁和第八最外侧侧壁等距离。第二接脚区域120的厚度，可自第四中心点朝第七最外侧侧壁连续减少。第二接脚区域120的厚度，可自第四中心点朝第八最外侧侧壁连续减少。在进一步的实施例中，第二接脚区域120的最大厚度，可大于第一源极/漏极区域114的最大厚度及/或第二源极/漏极区域116的最大厚度。在更进一步的实施例中，半导体基板102的未被标记的部分(例如：未被标记为第一掺杂区110、第二掺杂区112、第一接脚区域118、第二接脚区域120、第一源极/漏极区域114、或是第二源极/漏极区域116)，可具有第一掺杂类型。
图2显示包括图1的集成芯片100的寄生装置的电路的一些实施例的电路示意图200。
如图2所示，电路示意图200包括pnp双极性接面晶体管(bipolarjunctiontransistor,bjt)202。在一些实施例中，pnp双极性接面晶体管202是由第二源极/漏极区域116中的一者、第二掺杂区112及第一掺杂区110之间的接面所创建的(举例来说，见图1)。此外，电路示意图200包括npn双极性接面晶体管204。在进一步的实施例中，npn双极性接面晶体管204是由第一源极/漏极区域114中的一者、第一掺杂区110及第二掺杂区112之间的接面所创建的(举例来说，见图1)。pnp双极性接面晶体管202与npn双极性接面晶体管204连接在一起的方式，创造了寄生装置(例如：闸流体)。
在一些实施例中，npn双极性接面晶体管204的射极(emitter)、npn双极性接面晶体管204的基极(base)、以及pnp双极性接面晶体管202的集极(collector)，电性耦接到第一电压节点206。第一电压节点206可具有第一电压(例如：vss)。在进一步的实施例中，pnp双极性接面晶体管202的射极、pnp双极性接面晶体管202的基极、以及npn双极性接面晶体管204的集极、电性耦接至第二电压节点208。第二电压节点208可具有第二电压(例如：vdd)。
进一步地，电路示意图200包括第一电阻器210及第二电阻器212。第一电阻器210表示串联连接的第三电阻器214与第四电阻器216的等效电阻器。第二电阻器212表示串联连接的第五电阻器218和第六电阻器220的等效电阻器。第三电阻器214代表第二掺杂区112的电阻。第四电阻器216代表第二接脚区域120的电阻。第五电阻器218代表第一掺杂区110的电阻。第六电阻器220代表第一接脚区域118的电阻。
在正常操作条件下，寄生装置处于“关闭”状态(例如：没有(或最小的)电流流经闸流体)。然而，可能会发生触发事件(例如：集成芯片100中意外的电压突波)，导致寄生装置切换到“开启”状态，因而导致闩锁事件。在闩锁事件期间，会形成低阻抗路径，导致大电流流经寄生装置(例如：介于vdd端子与vss端子之间)，因而导致集成芯片100发生故障，或是在某些情况下破坏集成芯片100。
对引起闩锁事件的触发事件而言，触发事件必须(至少部分地)导致跨越寄生装置的电压达到(或超过)闩锁触发电压。如电路示意图200所示，闩锁触发电压取决于第一电阻器210的电阻及/或第二电阻器212的电阻。举例来说，闩锁触发电压取决于第一电阻器210的电阻，因为第一电阻器210的电阻会影响pnp双极性接面晶体管202的基射极间电压是否足以顺向偏压pnp双极性接面晶体管202。因为闩锁触发电压取决于第一电阻器210的电阻，因此闩锁触发电压取决于第三电阻器214与第四电阻器216的电阻。换句话说，闩锁触发电压取决于第二掺杂区112的电阻与第二接脚区域120的电阻。此外，闩锁触发电压取决于第二电阻器212的电阻，因为第二电阻器212的电阻会影响npn双极性接面晶体管204的基射极间电压是否足以顺向偏压npn双极性接面晶体管204。因为闩锁触发电压取决于第二电阻器212的电阻，因此闩锁触发电压取决于第五电阻器218与第六电阻器220的电阻。换句话说，闩锁触发电压取决于第一掺杂区110的电阻与第一接脚区域118的电阻。
如上所述，因为第一接脚区域118的尺寸大于典型的接脚区域的尺寸，因此第一接脚区域118的电阻能够小于典型的接脚区域的电阻。因此，第一接脚区域118降低了第二电阻器212的电阻，更胜于包含典型的接脚区域的集成芯片。于是，集成芯片100的闩锁触发电压可被改善(例如：增加)，更胜于具有典型的接脚区域的集成芯片。
更进一步地，如上所述，因为第二接脚区域120的尺寸大于典型的接脚区域的尺寸，因此第二接脚区域120的电阻能够小于典型的接脚区域的电阻。因此，第二接脚区域120降低了第一电阻器210的电阻，更胜于包含典型的接脚区域的集成芯片。于是，集成芯片100的闩锁触发电压可被改善，更胜于具有典型的接脚区域的集成芯片。因此，集成芯片100可具有改善的(例如：增加的)闩锁抗扰性。
图3显示图1的集成芯片100的一些其他实施例的等角附图。
如图3所示，隔离结构302被设置于半导体基板102的下方区域102b上。半导体基板102的上方区域102a穿过隔离结构302垂直地延伸，使得鳍片108至少部分地设置于隔离结构302上。隔离结构302将鳍片108彼此电性隔离。在一些实施例中，举例来说，隔离结构302可包括氧化物(例如；二氧化硅(sio2))、氮化物(例如：氮化硅(sin))、氧氮化物(例如：氧氮化硅(sioxny)、一些其他介电材料、或上述材料的组合。隔离结构302可为多层结构，例如包括一或多个衬垫层(linerlayer)。
多个连续栅极结构304中的第一连续栅极结构304a被设置在隔离结构302上以及鳍片108上。第一连续栅极结构304a跨越隔离结构302并且在鳍片108上连续(在“z”方向上)延伸。第一连续栅极结构304a在第一源极/漏极区域114与第二源极/漏极区域116之间连续(在“z”方向上)延伸。
第一连续栅极结构304a包括连续栅极介电结构306以及连续栅极电极结构308。连续栅极介电结构306跨越隔离结构302连续(在“z”方向上)延伸，并在三个侧面上接合第一组鳍片108a的一或多个鳍片。举例来说，连续栅极介电结构306跨越隔离结构302连续(在“z”方向上)延伸，并接合第一鳍片108a1的三个侧面以及第二鳍片108a2的三个侧面。
连续栅极电极结构308被设置在连续栅极介电结构306上。连续栅极电极结构308在连续栅极介电结构306上以及鳍片108上方连续(在“z”方向上)延伸。在一些实施例中，连续栅极电极结构308具有实质上平坦的上方表面。
在一些实施例中，连续栅极介电结构306包括氧化物(例如：sio2)、高k值介电质(例如：所具有的介电常数大于3.9的介电材料)、一些其他介电材料、或上述材料的组合。连续栅极介电结构306可为多层结构，例如包括一或多个界面层(interfaciallayer)。在进一步的实施例中，举例来说，连续栅极电极结构308，可包括多晶硅、金属(例如：钨(w))、一些其他导电材料、或前述材料的组合。连续栅极电极结构308可为多层结构。举例来说，在一些实施例中，连续栅极电极结构308可包括功函数(workfunction)金属层以及金属填充层。在更进一步的实施例中，第一连续栅极结构304a可包括界面层、设置于界面层上的高k值介电层、设置于高k值介电层上的阻障(barrier)层、设置于阻障层上的功函数金属层、以及设置于功函数金属层上的金属填充层。
第一连续栅极结构304a包括多个栅极结构310。在一些实施例中，栅极结构310是第一连续栅极结构304a的分别设置在成对的源极/漏极区域之间的部分。举例来说，作为第一连续栅极结构304a的第一部分的第一栅极结构，被设置在第一源极/漏极区域114之间，而作为第一连续栅极结构304a的第二部分的第二栅极结构，被设置在第二源极/漏极区域116之间。栅极结构310的每一者，可接合第一组鳍片108a的一个鳍片的三个侧面。举例来说，第一栅极结构接合第一鳍片108a1的三个侧面，而第二栅极结构接合第二鳍片108a2的三个侧面。
栅极结构310的每一者，包括连续栅极介电结构306的一部分，该部分可被称为栅极介电结构，以及包括连续栅极电极结构308的一部分，该部分可被称为栅极电极结构。举例来说，第一栅极结构包括连续栅极介电结构306可被称为第一栅极介电结构的第一部分，以及包括连续栅极电极结构308可被称为第一栅极电极结构的第一部分。连续栅极介电结构306的第一部分可接触隔离结构302，并在三个侧面上接合第一鳍片108a1，而连续栅极电极结构308的第一部分直接覆盖连续栅极介电结构306的第一部分。栅极电极结构可通过设置在两个相邻的栅极电极结构之间的第一连续栅极结构304a的其他部分而电性耦接在一起。举例来说，连续栅极电极结构308自第一栅极结构延伸至第二栅极结构的第三部分，可将第一栅极结构电性耦接到第二栅极结构。将能理解的是，栅极结构310可为由介电结构(例如：由层间介电结构)彼此分隔的分离栅极结构，而不是栅极结构310作为第一连续栅极结构304a的一部分。
栅极结构310控制设置在每对源极/漏极区域之间的选择性导电通道(例如：在一或多个导电状态与非导电状态之间切换)的导电率(conductivity)。举例来说，第一栅极结构被配置以控制设置于第一源极/漏极区域114之间的第一选择性导电通道的导电率，而第二栅极结构被配置以控制设置于第二源极/漏极区域116之间的第二选择性导电通道的导电率。
第一栅极结构、第一选择性导电通道、以及第一源极/漏极区域114形成第一多重栅极mosfet。具体来说，因为第一源极/漏极区域114及第一掺杂区110的掺杂类型，因此第一源极/漏极区域114、第一栅极结构和第一选择性导电通道形成n通道多重栅极mosfet。第二栅极结构、第二选择性导电通道、以及第二源极/漏极区域116形成第二多重栅极mosfet。具体来说，因为第二源极/漏极区域116及第二掺杂区112的掺杂类型，因此第二源极/漏极区域116、第二栅极结构和第二选择性导电通道形成p通道多重栅极mosfet。
在一些实施例中，连续栅极电极结构308的第三部分可将第一栅极结构电性耦接到第二栅极结构，使得n通道多重栅极mosfet与p通道多重栅极mosfet形成互补式金属氧化物半导体(cmos)装置(例如：cmos反相器(inverter))。应理解的是，互连结构(例如：铜互连)可将n通道多重栅极mosfet与p通道多重栅极mosfet电性耦接在一起，以形成cmos装置。在进一步的实施例中，n通道多重栅极mosfet与p通道多重栅极mosfet是设置于集成芯片100上的存储器装置(例如：静态随机存取存储器(staticrandom-accessmemory,sram)装置、动态随机存取存储器(dynamicrandom-accessmemory)装置、快闪存储器等)的一部分。在更进一步的实施例中，第一接脚区域118与第二接脚区域120是设置于集成芯片100上的存储器装置的一部分。
在一些实施例中，第一源极/漏极区域114及/或第二源极/漏极区域116至少部分地设置在隔离结构302的上方表面下方，且至少部分地设置在隔离结构302的上方表面上方。在进一步的实施例中，第一接脚区域118及/或第二接脚区域120至少部分地设置在隔离结构302的上方表面下方，且至少部分地设置在隔离结构302的上方表面上方。在进一步的实施例中，第一接脚区域118的底部表面，可用比第一源极/漏极区域114的底部表面或是第二源极/漏极区域116的底部表面与隔离结构302的上方表面的垂直间隔还更大的距离，与隔离结构302的上方表面垂直间隔。在更进一步的实施例中，第二接脚区域120的底部表面，可用比第一源极/漏极区域114的底部表面或是第二源极/漏极区域116的底部表面与隔离结构302的上方表面的垂直间隔还更大的距离，与隔离结构302的上方表面垂直间隔。
图4a至图4e显示图3的集成芯片100的一些其他实施例的各种附图。图4a显示不具备隔离结构302的图3的集成芯片的一些其他实施例的布局附图。图4b显示沿着图4a的线段a-a截取的具有隔离结构302的图4a的集成芯片的一些实施例的截面视图。图4c显示沿着图4a的线段b-b截取的具有隔离结构302的图4a的集成芯片的一些实施例的截面视图。图4d显示沿着图4a的线段c-c截取的具有隔离结构302的图4a的集成芯片的一些实施例的截面视图。图4e显示沿着图4a的线段d-d截取的具有隔离结构302的图4a的集成芯片的一些实施例的截面视图。
如图4a至图4e所示，集成芯片100包括存储器装置400(例如：sram装置、动态随机存取存储器装置、快闪存储器等)。进一步地，集成芯片100包括第二部分106、第三部分402、以及第四部分404。在一些实施例中，第二部分106被称为第一边缘接脚部分，第三部分402被称为中间接脚部分，而第四部分404被称为第二边缘接脚部分。第一部分104被设置在第二部分106与第三部分402之间。在一些实施例中，第一部分104被称为第一装置部分。第五部分406设置在第三部分402与第四部分404之间。在一些实施例中，第五部分被称为第二装置部分。
在一些实施例中，第三掺杂区408、第四掺杂区410、以及第五掺杂区412被设置在半导体基板102中。第三掺杂区408可被设置在第二掺杂区112与第四掺杂区410之间。第四掺杂区410可被设置在第五掺杂区412与第三掺杂区408之间。第三掺杂区408具有第一掺杂类型，第四掺杂区410具有第二掺杂类型，而第五掺杂区412具有第一掺杂类型。将能理解的是，第一掺杂区110、第三掺杂区408以及第五掺杂区412，可为连续延伸穿过半导体基板102的第六掺杂区的一部分。并且，将能理解的是，第二掺杂区112及第四掺杂区410，可为连续延伸穿过半导体基板102的第七掺杂区的一部分。在这些实施例中，第六掺杂区可在第七掺杂区下方延伸，反之亦可，使得第六掺杂区及第七掺杂区连续延伸穿过半导体基板102。
第一鳍片108a1是第一组多个鳍片中的一个。第一组多个鳍片被设置在第一掺杂区110、第三掺杂区408以及第五掺杂区412上。进一步地，第一组多个鳍片被设置在第一部分104及/或第五部分406中。将理解的是，在一些实施例中，第一组多个鳍片中的鳍片包括与第一鳍片108a1基本相似的特征(例如：结构特征、掺杂类型等)。成对的第一源极/漏极区域114是多个成对的第三源极/漏极区域中的一对。第三源极/漏极区域中的一对或多对，被设置在第一组多个鳍片的鳍片上/中。将理解的是，在一些实施例中，第三源极/漏极区包括与第一源极/漏极区域114基本相似的特征(例如：结构特征、掺杂类型等)。
第二鳍片108a2是第二组多个鳍片中的一个。第二组多个鳍片被设置在第二掺杂区112及第四掺杂区410上。进一步地，第二组多个鳍片被设置在第一部分104及/或第五部分406中。将理解的是，在一些实施例中，第二组多个鳍片的鳍片包括与第二鳍片108a2基本相似的特征(例如：结构特征、掺杂类型等)。成对的第二源极/漏极区域116是多个成对的第四源极/漏极区域中的一对。第四源极/漏极区域中的一对或多对，被设置在第二组多个鳍片的鳍片上/中。将理解的是，在一些实施例中，第四源极/漏极区包括与第二源极/漏极区域116基本相似的特征(例如：结构特征、掺杂类型等)。
多个连续栅极结构中的连续栅极结构，可接合第一组多个鳍片中的一或多者及/或第二组多个鳍片中的一或多者。将理解的是，在一些实施例中，多个连续栅极结构304的每个连续栅极结构，包括与第一连续栅极结构304a基本相似的特征(例如：结构特征、掺杂类型等)。在一些实施例中，第一组多个鳍片中的鳍片被称为装置鳍片(例如：因为成对的第三源极/漏极区域被设置在第一组多个鳍片中的鳍片上)。在进一步的实施例中，第二组多个鳍片中的鳍片亦被称为装置鳍片(例如：因为成对的第四源极/漏极区域被设置在第二组多个鳍片中的鳍片上)。
第三鳍片108bl是第三组多个鳍片中的一个。第三组多个鳍片被设置在第一掺杂区110、第三掺杂区408、以及第五掺杂区412上。进一步地，第三组多个鳍片被设置在第二部分106、第三部分402及/或第四部分404中。将理解的是，在一些实施例中，第三组多个鳍片中的鳍片包括与第三鳍片108b1基本相似的特征(例如：结构特征、掺杂类型等)。第一接脚区域118是第一组多个接脚区域中的一个。第一组多个接脚区域中的接脚区域被各别设置在第三组多个鳍片中的鳍片上。将理解的是，在一些实施例中，第一组多个接脚区域中的每个接脚区域，包括与第一接脚区域118基本相似的特征(例如：结构特征、掺杂类型等)。在一些实施例中，第三组多个鳍片的鳍片被称为接脚鳍片(例如：因为第一组多个接脚区域被设置在第三组多个鳍片的鳍片上)。第三鳍片108b1可被设置为比第二组鳍片108b中的任何其他鳍片更靠近第一鳍片108a1。
第四鳍片108b2是第四组多个鳍片中的一个。第四组多个鳍片被设置在第二掺杂区112及第四掺杂区410上。进一步地，第四组多个鳍片被设置在第二部分106、第三部分402及/或第四部分404中。将理解的是，在一些实施例中，第四组多个鳍片中的鳍片包括与第四鳍片108b2基本相似的特征(例如：结构特征、掺杂类型等)。第二接脚区域120是第二组多个接脚区域中的一个。第二组多个接脚区域中的接脚区域被各别设置在第四组多个鳍片中的鳍片上。将理解的是，在一些实施例中，第二组多个接脚区域中的每个接脚区域，包括与第二接脚区域120基本相似的特征(例如：结构特征、掺杂类型等)。在一些实施例中，第四组多个鳍片中的鳍片亦被称为接脚鳍片(例如：因为第二组多个接脚区域被设置在第四组多个鳍片的鳍片上)。第四鳍片108b2可被设置为比第二组鳍片108b中的任何其他鳍片更靠近第二鳍片108a2。
在一些实施例中，设置于第一部分104中的鳍片的唯一类型是装置鳍片(例如：其上设置有源极/漏极区域的鳍片)。换句话说，第一部分104并未包括任何接脚鳍片(例如：其上设置有接脚区域的鳍片)。设置于第五部分406中的鳍片的唯一类型可为装置鳍片。在进一步的实施例中，设置于第二部分106中的鳍片的唯一类型是接脚鳍片。换句话说，第二部分106并未包括任何装置鳍片。设置于第三部分402中的鳍片的唯一类型可为接脚鳍片。在更进一步的实施例中，设置于第四部分404中的鳍片的唯一类型是接脚鳍片。
在一些实施例中，第一部分104包括装置鳍片的连续区域。换句话说，在第一部分104中，没有接脚鳍片横向地(在“y”方向或是“z”方向上)分隔任两个装置鳍片。第五部分406可包括装置鳍片的连续区域。在进一步的实施例中，第二部分106包括接脚鳍片的连续区域。换句话说，在第二部分106中，没有装置鳍片横向地(在“y”方向或是“z”方向上)分隔任两个接脚鳍片。第三部分402可包括接脚鳍片的连续区域。在更进一步的实施例中，第四部分404包括接脚鳍片的连续区域。
在一些实施例中，没有多个连续栅极结构304中的连续栅极结构被设置在第二部分106、第三部分402、以及第四部分404中。在进一步的实施例中，没有多个连续栅极结构304中的连续栅极结构接合(或直接接触)任何接脚鳍片。在进一步的实施例中，第二部分106被设置在第一部分104的第一最外侧连续栅极结构304b的最外侧侧壁与存储器装置400(或集成芯片100)的第一边缘之间。第一最外侧连续栅极结构304b可被设置为比多个连续栅极结构304中的任何其他连续栅极结构更加接近存储器装置400(或集成芯片100)的第一边缘。
第三部分402可被设置在第一部分104的第二最外侧连续栅极结构304c的最外侧侧壁，与第五部分406的第三最外侧连续栅极结构304d的最外侧侧壁之间。在一些实施例中，第四部分404被设置在第五部分406的第四最外侧连续栅极结构304e的最外侧侧壁，与存储器装置400(或集成芯片100)的第二边缘之间。存储器装置400(或集成芯片100)的第二边缘，可被设置为与存储器装置400(或集成芯片100)的第一边缘相对。在进一步的实施例中，第四最外侧连续栅极结构304e可被设置为比多个连续栅极结构304中的任何其他连续栅极结构更加靠近存储器装置400(或集成芯片100)的第二边缘。
图4a至图4e显示了以第一预定义图案重复的鳍片108。然而，将理解的是，鳍片108并未被要求要以第一预定义图案重复。取而代之的是，鳍片108的任何布局都是可能的，只要仅有接脚鳍片被设置于第二部分106、第三部分402及第四部分404中，且仅有装置鳍片被设置于第一部分104及第五部分406中即可。进一步地，图4a至图4e显示了以第二预定义图案设置的多个连续栅极结构304的连续栅极结构。然而，将理解的是，在一些实施例中，多个连续栅极结构304的连续栅极结构并未被要求要以第二预定义图案设置。取而代之的是，多个连续栅极结构304的任何布局都是可能的，只要多个连续栅极结构304的连续栅极结构没有被设置在第二部分106、第三部分402及/或第四部分404中即可。
图5a至图5e显示图3的集成芯片100的一些其他实施例的各种附图。图5a显示图3的集成芯片的一些其他实施例的布局附图。图5b显示沿着图5a的线段a-a截取的图5a的集成芯片的一些实施例的截面视图。图5c显示沿着图5a的线段b-b截取的图5a的集成芯片的一些实施例的截面视图。图5d显示沿着图5a的线段c-c截取的图5a的集成芯片的一些实施例的截面视图。图5e显示沿着图5a的线段d-d截取的图5a的集成芯片的一些实施例的截面视图。
如图5a至图5e所示，集成芯片100包括第五鳍片108b3、第六鳍片108b4、第七鳍片108b5、第八鳍片108b6、以及第九鳍片108b7。第五鳍片108b3被设置在第四鳍片108b2的第一侧上并与第四鳍片108b2相邻。第五鳍片108b3是第四组多个鳍片中的一个。第三接脚区域504被设置在第五鳍片108b3上/中。第三接脚区域504是第二组多个接脚区域中的一个。在一些实施例中，第五鳍片108b3与第四鳍片108b2以第一距离横向地(在“z”方向上)分隔。
第六鳍片108b4被设置在第四鳍片108b2的第二侧上，其中第二侧与第一侧相对。第六鳍片108b4是第三组多个鳍片中的一个。第四接脚区域506被设置在第六鳍片108b4上/中。第四接脚区域506是第一组多个接脚区域中的一个。第六鳍片108b4与第四鳍片108b2横向(在“y”方向上)分隔。在一些实施例中，第六鳍片108b4与第四鳍片108b2以第二距离横向地(在“z”方向上)分隔，其中第二距离大于第一距离。
第七鳍片108b5被设置在第六鳍片108b4的一侧上，使得第六鳍片108b4被设置于第五鳍片108b3与第七鳍片108b5之间。第七鳍片108b5是第三组多个鳍片中的一个。第五接脚区域508被设置在第七鳍片108b5上/中。第五接脚区域508是第一组多个接脚区域中的一个。在一些实施例中，第七鳍片108b5与第六鳍片108b4以第三距离横向地(在“z”方向上)分隔，其中第三距离小于第一距离。
第八鳍片108b6被设置在第七鳍片108b5的一侧上，使得第七鳍片108b5被设置于第六鳍片108b4与第八鳍片108b6之间。第八鳍片108b6是第三组多个鳍片中的一个。第六接脚区域510被设置在第八鳍片108b6上/中。第六接脚区域510是第一组多个接脚区域中的一个。在一些实施例中，第八鳍片108b6与第七鳍片108b5以第四距离横向地(在“z”方向上)分隔，其中第四距离小于第二距离。
第九鳍片108b7被设置在第八鳍片108b6的一侧上，使得第八鳍片108b6被设置于第七鳍片108b5与第九鳍片108b7之间。第九鳍片108b7是第三组多个鳍片中的一个。第七接脚区域512被设置在第九鳍片108b7上/中。第七接脚区域512是第一组多个接脚区域中的一个。在一些实施例中，第九鳍片108b7与第八鳍片108b6以第三距离横向地(在“z”方向上)分隔。
在一些实施例中，第三鳍片108bl、第四鳍片108b2以及第五鳍片108b3被设置在第一行(row)中。在进一步的实施例中，第六鳍片108b4、第七鳍片108b5、第八鳍片108b6以及第九鳍片108b7被设置在第二行中，其中第二行与第一行横向(在“y”方向上)分隔。第一行可以第五距离与第二行横向(在“y”方向上)分隔，其中第五距离介于第一距离与第二距离之间。
第一组多个导电接点502(例如：金属接点)被设置在隔离结构302上方以及鳍片108上方。举例来说，第一导电接点502a、第二导电接点502b、第三导电接点502c、以及第四导电接点502d，被设置在隔离结构302上方以及鳍片108上方。在一些实施例中，举例来说，第一组多个导电接点502可包括钨(w)、铝(al)、铜(cu)等。在进一步的实施例中，第一组多个导电接点502的导电接点所具有的上方表面，可被设置为在多个连续栅极结构304的连续栅极结构的上方表面之上。在更进一步的实施例中，第一组多个导电接点502的导电接点的上方表面可为实质上平坦的。
第一组多个导电接点502的导电接点电性耦接到一或多个接脚区域。举例来说，第一导电接点502a电性耦接到第二接脚区域120及第三接脚区域504两者。在一些实施例中，第一导电接点502a跨越隔离结构302横向地(在“z”方向上)延伸，并接触第二接脚区域120及第三接脚区域504两者。在进一步的实施例中，第一导电接点502a跨越隔离结构302横向地(在“z”方向上)延伸，并接合第四鳍片108b2的三个侧面以及第五鳍片108b3的三个侧面。
第二导电接点502b电性耦接到第二接脚区域120及第三接脚区域504两者。在一些实施例中，第二导电接点502b跨越隔离结构302横向地(在“z”方向上)延伸，并接触第二接脚区域120及第三接脚区域504两者。在进一步的实施例中，第二导电接点502b跨越隔离结构302横向地(在“z”方向上)延伸，并接合第四鳍片108b2的三个侧面以及第五鳍片108b3的三个侧面。
第三导电接点502c电性耦接至第四接脚区域506、第五接脚区域508、第六接脚区域510、以及第七接脚区域512。在一些实施例中，第三导电接点502c跨越隔离结构302横向地(在“z”方向上)延伸，并接触第四接脚区域506、第五接脚区域508、第六接脚区域510、以及第七接脚区域512。在进一步的实施例中，第三导电接点502c跨越隔离结构302横向地(在“z”方向上)延伸，并接合第六鳍片108b4、第七鳍片108b5、第八鳍片108b6、以及第九鳍片108b7的三个侧面。
第四导电接点502d电性耦接至第四接脚区域506、第五接脚区域508、第六接脚区域510、以及第七接脚区域512。在一些实施例中，第四导电接点502d跨越隔离结构302横向地(在“z”方向上)延伸，并接触第四接脚区域506、第五接脚区域508、第六接脚区域510、以及第七接脚区域512。在进一步的实施例中，第四导电接点502d跨越隔离结构302横向地(在“z”方向上)延伸，并接合第六鳍片108b4、第七鳍片108b5、第八鳍片108b6、以及第九鳍片108b7的三个侧面。
第一组多个导电通孔(via)514(例如：金属通孔)被设置在鳍片108以及第一组多个导电接点502上方。第一组多个导电通孔514中的导电通孔，电性耦接至第一组多个导电接点502中的一或多个导电接点。第一组多个导电通孔514中的导电通孔，在第一组多个导电接点502的上垂直(在“x”方向上)延伸。在一些实施例中，第一组多个导电通孔514中的导电通孔，可在设置于两个相邻鳍片之间的位置处，自第一组多个导电接点502垂直地延伸。举例来说，第一组多个导电接点502的其中一个导电接点，被设置在第四鳍片108b2与第五鳍片108b3之间。在进一步的实施例中，举例来说，第一组多个导电通孔514可包括w、cu、al等。
图6a至图6d显示图5a至图5e的集成芯片100的一些其他实施例的各种截面图。图6a显示沿着图5a的线段a-a截取的图5a的集成芯片的一些其他实施例的截面图。图6b显示沿着图5a的线段b-b截取的图5a的集成芯片的一些其他实施例的截面图。图6c显示沿着图5a的线段c-c截取的图5a的集成芯片的一些其他实施例的截面图。图6d显示沿着图5a的线段d-d截取的图5a的集成芯片的一些其他实施例的截面图。
如图6a至图6d所示，第一源极/漏极区域114及/或第二源极/漏极区域116可具有钻石状的轮廓。在这些实施例中，第一源极/漏极区域114及第二源极/漏极区域116可为磊晶结构(例如：磊晶si、磊晶sige、磊晶sic等)。在进一步的实施例中，第一接脚区域118及第二接脚区域120可具有钻石状的轮廓。
在一些实施例中，侧壁间隔物602被设置在半导体基板102上方以及多个连续栅极结构304的侧面上。举例来说，侧壁间隔物602可包括氧化物(例如：sio2)、氮化物(例如：sin)、氮氧化物(sioxny)、一些其他介电材料、或前述材料的组合。侧壁间隔物602可为多层结构，例如包括一或多个侧壁间隔物层。第一源极/漏极区域114及/或第二源极/漏极区域116可接触一或多个侧壁间隔物602。在更进一步的实施例中，第一源极/漏极区域114及/或第二源极/漏极区域116，可垂直延伸至高于半导体基板102的上方区域102a的最上方表面。
层间介电(interlayerdielectric,ild)结构604被设置在上述各种结构(例如：半导体基板102、第一掺杂区110、第二掺杂区112、鳍片108、多个连续栅极结构304、栅极结构310、隔离结构302、第一源极/漏极区域114、第二源极/漏极区域116、第一接脚区域118、以及第二接脚区域120)上。ild结构604包括一或多个堆叠的ild层，可分别包括低k值介电质(例如：介电常数小于约3.9的介电材料)、氧化物(例如：sio2)等。在一些实施例中，ild结构604包括第一ild层604a、第二ild层604b、以及第三ild层604c。在进一步的实施例中，第一ild层604a所具有的上方表面，可实质上与连续栅极电极结构308的上方表面及/或侧壁间隔物602的上方表面共面。第二ild层604b被设置在第一ild层604a、多个连续栅极结构304、以及侧壁间隔物602上。第三ild层604c被设置在第二ild层604b上。
第二组多个导电接点606被设置在半导体基板102之上、第一ild层604a之中、以及第二ild层604b之中。第二组多个导电接点606在半导体基板102上方延伸，并垂直穿过第一ild层604a及第二ild层604b两者。在一些实施例中，第二组多个导电接点606的导电接点，电性耦接至第一源极/漏极区域114或第二源极/漏极区域116。在进一步的实施例中，第二组多个导电接点606的导电接点的上方表面，可实质上与第二ild层604b的上方表面共面。在更进一步的实施例中，举例来说，第二组多个导电接点606可包括w、al、cu等。
第三组多个导电接点608被设置在多个连续栅极结构304的连续栅极结构之上、第三ild层604c之中、以及第二ild层604b之中。第三组多个导电接点608的导电接点电性耦接至多个连续栅极结构304的连续栅极电极结构。在一些实施例中，第三组多个导电接点608的导电接点的上方表面，可实质上与第三ild层604c的上方表面共面。在进一步的实施例中，举例来说，第三组多个导电接点608可包括w、al、cu等。
在一些实施例中，第一组多个导电接点502的导电接点的上方表面，可实质上与第二ild层604b的上方表面共面。将理解的是，任何数量的附加ild结构可被设置在第三ild层上方，且任何数量的其他导电特征(例如：金属线、金属通孔等)可被设置于附加ild结构中。将进一步理解的是，其他导电特征可被电性耦接至第一组多个导电接点502、第二组多个导电接点606、及/或第三组多个导电接点608以形成互连结构(例如：铜互连)，互连结构以预定义的方式将集成芯片100的各种半导体装置电性耦接在一起。
图7显示图1的集成芯片100的一些其他实施例的等角附图。
如图7所示，多个接脚栅极结构702被设置在第二部分106中。接脚栅极结构702被设置在隔离结构302上及鳍片108上。接脚栅极结构702接合第二组鳍片108b中的一或多个鳍片108。举例来说，第一接脚栅极结构702a接合第三鳍片108b1的三个侧面，而第二接脚栅极结构702b接合第四鳍片108b2的三个侧面。
在一些实施例中，接脚栅极结构702跨越隔离结构302连续(在“z”方向上)延伸，并接合第二组鳍片108b中的多个鳍片108。举例来说，第一接脚栅极结构702a跨越隔离结构302延伸(在“z”方向上)，并接合第三鳍片108b1的三个侧面以及第四鳍片108b2的三个侧面。在这些实施例中，接脚栅极结构702可被称为连续接脚栅极结构。接脚栅极结构702中的每一者，包括接脚栅极介电材料704以及覆盖于接脚栅极介电材料704上的接脚栅极电极材料706。
在一些实施例中，接脚栅极介电材料704包括氧化物(例如：sio2)、高k值介电质(例如：介电常数大于3.9的介电材料)、一些其他介电材料、或前述材料的组合。接脚栅极介电材料704可包括多个薄层，例如包括一或多个界面层。在进一步的实施例中，举例来说，接脚栅极电极材料706可包括多晶硅、金属(例如：w)、一些其他导电材料、或前述材料的组合。接脚栅极电极材料706可包括多个薄层。举例来说，在一些实施例中，接脚栅极电极材料706可包括功函数金属层以及金属填充层。在进一步的实施例中，接脚栅极介电材料704的材料，可与连续栅极介电结构306的材料相同。在更进一步的实施例中，接脚栅极电极材料706的材料，可与连续栅极电极结构308的材料相同。
第三组多个接脚区域708被设置在第三鳍片108b1上/中。第三组多个接脚区域708的接脚区域彼此横向地(在“y”方向上)分隔。第三组多个接脚区域708的接脚区域，包括与第一接脚区域118实质上相似的特征(例如：结构特征、掺杂类型等)。举例来说，第三组多个接脚区域708的接脚区域电性耦接至第三鳍片108b1。不过，第三组多个接脚区域708的接脚区域并不是自第三鳍片108b1的第一最外侧侧壁连续地延伸到第三鳍片108b1的第二最外侧侧壁，而是在第一最外侧侧壁与第二最外侧侧壁之间部分地(在“y”方向上)延伸。
接脚栅极结构702在第三组多个接脚区域708的两个相邻接脚区域之间延伸(在“z”方向上)。举例来说，第八接脚区域708a与第九接脚区域708b相邻，且第二接脚栅极结构702b在第八接脚区域708a与第九接脚区域708b之间延伸(在“z”方向上)。进一步地，第十接脚区域708c与第九接脚区域708b相邻，且第一接脚栅极结构702a在第九接脚区域708b与第十接脚区域708c之间延伸(在“z”方向上)。
第四组多个接脚区域710被设置在第四鳍片108b2上/中。第四组多个接脚区域710的接脚区域彼此横向地(在“y”方向上)分隔。第四组多个接脚区域710的接脚区域，包括与第二接脚区域120实质上相似的特征(例如：结构特征、掺杂类型等)。举例来说，第四组多个接脚区域710的接脚区域电性耦接至第四鳍片108b2。不过，第四组多个接脚区域710的接脚区域并不是自第四鳍片108b2的第五最外侧侧壁连续地延伸到第四鳍片108b2的第六最外侧侧壁的，而是在第五最外侧侧壁与第六最外侧侧壁之间部分地(在“y”方向上)延伸。
接脚栅极结构702在第四组多个接脚区域710的两个相邻接脚区域之间延伸(在“z”方向上)。举例来说，第十一接脚区域710a与第十二接脚区域710b相邻，且第二接脚栅极结构702b在第十一接脚区域710a与第十二接脚区710b域之间延伸(在“z”方向上)。进一步地，第十三接脚区域710c与第十二接脚区域710b相邻，且第一接脚栅极结构702a在第十二接脚区域710b与第十三接脚区域710c之间延伸(在“z”方向上)。
图8a至图8e显示图7的集成芯片100的一些其他实施例的各种附图。图8a显示图7的集成芯片的一些其他实施例的布局附图。图8b显示沿着图8a的线段a-a截取的图8a的集成芯片的一些实施例的截面视图。图8c显示沿着图8a的线段b-b截取的图8a的集成芯片的一些实施例的截面视图。图8d显示沿着图8a的线段c-c截取的图8a的集成芯片的一些实施例的截面视图。图8e显示沿着图8a的线段d-d截取的图8a的集成芯片的一些实施例的截面视图。
如图8a至图8e所示，第五组多个接脚区域802被设置在第五鳍片108b3上/中。第五组多个接脚区域802的接脚区域，包括与第二接脚区域120实质上相似的特征。第六组多个接脚区域804被设置在第六鳍片108b4上/中。第七组多个接脚区域806被设置在第七鳍片108b5上/中。第八组多个接脚区域808被设置在第八鳍片108b6上/中。第九组多个接脚区域810被设置在第九鳍片108b7上/中。第六组多个接脚区域804、第七组多个接脚区域806、第八组多个接脚区域808、以及第九组多个接脚区域810，包括与第一接脚区域118实质上相似的特征。
第一组多个导电接点502中的导电接点平行于接脚栅极结构702横向地延伸。在一些实施例中，可跨越给定的鳍片并交替地设置(在“y”方向上)接脚栅极结构702与第一组多个导电接点502的导电接点。举例来说，第三接脚栅极、第四接脚栅极以及第五接脚栅极接合第六鳍片108b4，且第三导电接点502c将第三接脚栅极与第四接脚栅极分隔，并且第四导电接点502d将第四接脚栅极与第五接脚栅极分隔
多个连续栅极结构304中的连续栅极结构具有第一长度ll。第一源极/漏极区域114具有第二长度l2。在一些实施例中，第一源极/漏极区域114在多个连续栅极结构304的相邻连续栅极结构之间延伸(在“y”方向上)。在进一步的实施例中，第一源极/漏极区域114的侧面，可实质上对准多个连续栅极结构304的连续栅极结构的侧壁。第一源极/漏极区域114以第六距离间隔(在“y”方向上)。
第二源极/漏极区域116具有第三长度l3。在一些实施例中，第三长度与第二长度l2相同。第二源极/漏极区域116可在多个连续栅极结构304的相邻连续栅极结构之间延伸(在“y”方向上)。在进一步的实施例中，第二源极/漏极区域116的侧面，可实质上对准多个连续栅极结构304的连续栅极结构的侧壁。第二源极/漏极区域116以第七距离间隔(在“y”方向上)。在更进一步的实施例中，第七距离可与第六距离相同。
接脚栅极结构702具有第四长度l4。第四长度l4小于第一长度l1。在一些实施例中，第四长度l4可小于或等于第一长度l1的百分之六十。在进一步的实施例中，第一长度l1对第四长度l4的比(ratio)为1:0.6。在更进一步的实施例中，因为第一长度l1对第四长度l4的比为1:0.6，因此接脚栅极结构702可通过作为碟压(dishing)防止结构的方式，在集成芯片100的制造期间，防止对一或多个连续栅极结构304的伤害(例如：诸如化学机械研磨的平坦化工艺所造成的伤害)。将理解的是，接脚栅极结构可具有各种长度，每一种长度都小于第一长度l1。
第三组多个接脚区域708中的接脚区域具有第五长度l5。第五长度l5大于第二长度l2。在一些实施例中，第五长度l5大于第三长度l3。第三组多个接脚区域708的接脚区域，可在一些相邻的接脚栅极结构702之间延伸(在“y”方向上)。在进一步的实施例中，第三组多个接脚区域708的接脚区域的侧壁，可实质上对准一些接脚栅极结构702的侧壁。第三组多个接脚区域708的接脚区域以第八距离间隔(在“y”方向上)。在更进一步的实施例中，第八距离小于第六距离及/或第七距离。
一般而言，第一典型接脚区域具有与第一源极/漏极区域114相反的掺杂类型，且具有第二长度l2(例如：与第一源极/漏极区域114相同的长度)。因为第三组多个接脚区域708的接脚区域具有第五长度l5，因此第三组多个接脚区域708的接脚区域的电阻，可小于第一典型接脚区域的电阻(例如：因为第三组多个接脚区域708的接脚区域的尺寸大于第一典型接脚区域的尺寸)。因此，集成芯片100的闩锁触发电压可被改善(例如：增加)，更胜于具有第一典型接脚区域的集成芯片。因此，集成芯片100可具有改善的闩锁抗扰性(例如：因为改善的闩锁触发电压防止了集成芯片100的故障(及/或破坏))。在一些实施例中，第三组多个接脚区域708可具有约90000欧姆的电阻(这比起第一典型接脚区域可以是改善了50％)。
第四组多个接脚区域710中的接脚区域具有第六长度l6。第六长度l6大于第三长度l3。在一些实施例中，第六长度l6大于第二长度l2。第四组多个接脚区域710的接脚区域，可在一些相邻的接脚栅极结构702之间延伸(在“y”方向上)。在进一步的实施例中，第四组多个接脚区域710的接脚区域的侧壁，可实质上对准一些接脚栅极结构702的侧壁。第四组多个接脚区域710的接脚区域以第九距离间隔(在“y”方向上)。在更进一步的实施例中，第九距离小于第六距离及/或第七距离。
一般而言，第二典型接脚区域具有与第二源极/漏极区域116相反的掺杂类型，且具有第三长度l3(例如：与第二源极/漏极区域116相同的长度)。因为第四组多个接脚区域710的接脚区域具有第六长度l6，因此第四组多个接脚区域710的接脚区域的电阻，可小于第二典型接脚区域的电阻(例如：因为第四组多个接脚区域710的接脚区域的尺寸大于第二典型接脚区域的尺寸)。因此，集成芯片100的闩锁触发电压可被改善，更胜于具有第二典型接脚区域的集成芯片。因此，集成芯片100可具有改善的闩锁抗扰性。在一些实施例中，第四组多个接脚区域710可具有约90000欧姆的电阻(这比起第二典型接脚区域可以是改善了50％)。
在一些实施例中，第一最外侧连续栅极结构304b被设置得比多个连续栅极结构304的任何其他连续栅极结构更加靠近接脚栅极结构702，其中接脚栅极结构702被设置在第二部分106中。第三组多个接脚区域708的接脚区域及/或第四组多个接脚区域710的接脚区域，可接触接脚栅极结构702的接脚栅极介电材料704。在进一步的实施例中，第三组多个接脚区域708的接脚区域及/或第四组多个接脚区域710的接脚区域，可接触隔离结构302。
在一些实施例中，第一导电接点502a跨越隔离结构302横向地(在“z”方向上)延伸，并接触第四组多个接脚区域710的一者以及接触第五组多个接脚区域802的一者。第二导电接点502b跨越隔离结构302横向地(在“z”方向上)延伸，并接触第四组多个接脚区域710的另一者以及接触第五组多个接脚区域802的另一者。在进一步的实施例中，第三导电接点502c跨越隔离结构302横向地(在“z”方向上)延伸，并接触第六组多个接脚区域804的一者、第七组多个接脚区域806的一者、第八组多个接脚区域808的一者、以及第九组多个接脚区域810的一者。在更进一步的实施例中，第四导电接点502d跨越隔离结构302横向地(在“z”方向上)延伸，并接触第六组多个接脚区域804的另一者、第七组多个接脚区域806的另一者、第八组多个接脚区域808的另一者、以及第九组多个接脚区域810的另一者。
图9a至图9d显示图8a至图8e的集成芯片100的一些其他实施例的各种截面图。图9a显示沿着图8a的线段a-a截取的图8a的集成芯片的一些其他实施例的截面图。图9b显示沿着图8a的线段b-b截取的图8a的集成芯片的一些其他实施例的截面图。图9c显示沿着图8a的线段c-c截取的图8a的集成芯片的一些其他实施例的截面图。图9d显示沿着图8a的线段d-d截取的图8a的集成芯片的一些其他实施例的截面图。
如图9a至图9d所示，侧壁间隔物602被设置在接脚栅极结构702的侧面上。设置于接脚栅极结构702的侧面上的侧壁间隔物602，可沿着接脚栅极结构702连续地(在“z”方向上)延伸。在一些实施例中，侧壁间隔物602自接脚栅极结构702横向延伸的长度，可实质上与侧壁间隔物602自连续栅极结构304横向延伸的长度相同。
ild结构604被设置在接脚栅极结构702之上。在一些实施例中，并未有导电接点电性耦接到接脚栅极结构702(例如：没有任何一个第三组多个导电接点608)。在这些实施例中，ild结构604可完全覆盖接脚栅极结构702的上方表面。在其他实施例中，一或多个导电接点可电性耦接至接脚栅极结构702(例如：一或多个第三组多个导电接点608)。在进一步的实施例中，第三组多个接脚区域708及/或第四组多个接脚区域可具有钻石状的轮廓。
图10a至图10c显示图8a至图8e的集成芯片100的第二部分106的一些其他实施例的各种附图。图10a显示图8a至图8e的集成芯片的第二部分106的一些其他实施例的布局附图。图10b显示沿着图10a的线段e-e截取的图10a的集成芯片的第二部分的一些实施例的截面图。图10c显示沿着图10a的线段f-f截取的图10a的集成芯片的第二部分的一些实施例的截面图。
如图10a至图10c所示，第一组多个导电接点502的五个导电接点，电性耦接至第四组多个接脚区域710的五个接脚区域以及第五组多个接脚区域802的五个接脚区域。进一步地，第一组多个导电接点502的其他五个导电接点，电性耦接至第六组多个接脚区域804的五个接脚区域、第七组多个接脚区域806的五个接脚区域、第八组多个接脚区域808的五个接脚区域、以及第九组多个接脚区域810的五个接脚区域。在一些实施例中，第五组多个接脚区域802的每个接脚区域的厚度(例如：垂直延伸到半导体基板102之中)，可大于第六组多个接脚区域804、第七组多个接脚区域806、第八组多个接脚区域808、以及第九组多个接脚区域810的每个接脚区域的厚度。在进一步的实施例中，第四组多个接脚区域710的每个接脚区域的厚度，可大于第六组多个接脚区域804、第七组多个接脚区域806、第八组多个接脚区域808、以及第九组多个接脚区域810的每个接脚区域的厚度。
图11a至图11c显示图5a至图5e的集成芯片100的第二部分106的一些其他实施例的各种附图。图11a显示图5a至图5e的集成芯片的第二部分106的一些其他实施例的布局附图。图11b显示沿着图11a的线段e-e截取的图11a的集成芯片的第二部分的一些实施例的截面图。图11c显示沿着图11a的线段f-f截取的图11a的集成芯片的第二部分的一些实施例的截面图。
如图11a至图11c所示，第一组多个导电接点502的五个导电接点，电性耦接至第二接脚区域120以及第三接脚区域504。进一步地，第一组多个导电接点502的其他五个导电接点，电性耦接至第四接脚区域506、第五接脚区域508、第六接脚区域510、以及第七接脚区域512。在一些实施例中，第三接脚区域504的厚度(例如：垂直延伸到半导体基板102之中)，大于第四接脚区域506、第五接脚区域508、第六接脚区域510、以及第七接脚区域512的厚度。在进一步的实施例中，第二接脚区域120的厚度，大于第四接脚区域506、第五接脚区域508、第六接脚区域510、以及第七接脚区域512的厚度。
图12a至图12b直到图23a至图23b，显示用于形成图9a至图9d的集成芯片100的一些实施例的一系列各种截面图。后缀为“a”的附图(例如：图12a)，显示用于形成图9a所示的结构的一些实施例的一系列截面图。后缀为“b”的附图(例如：图12b)，显示用于形成图9b所示的结构的一些实施例的一系列截面图。
如图12a至图12b所示，第二掺杂区112被形成于半导体基板102中。在一些实施例中，用于形成第二掺杂区112的工艺包括在半导体基板102上形成第一图案化遮罩层1202。在一些实施例中，第一图案化遮罩层1202的形成可通过：在半导体基板102上形成遮罩层(未图示)、以图案曝光遮罩层(例如：通过微影)、以及显影遮罩层以形成第一图案化遮罩层1202。之后，执行第一布植工艺1204(例如：离子布植工艺)，以将第二掺杂类型的掺杂物(例如：n型掺杂物，例如磷原子、砷原子等)布植到半导体基板102中，进而形成第二掺杂区112。随后，可将第一图案化遮罩层1202剥离(strip)移除。
如图13a至图13b所示，第一掺杂区110被形成于半导体基板102中。用于形成第一掺杂区110的工艺包括在半导体基板102上形成第二图案化遮罩层1302。之后，执行第二布植工艺1304，以将第一掺杂类型的掺杂物(例如：p型掺杂物，例如硼原子、铝原子等)布植到半导体基板102中，进而形成第一掺杂区110。随后，可将第二图案化遮罩层1302剥离(strip)移除。将理解的是，在一些实施例中，可在第二掺杂区112之前形成第一掺杂区110。
如图14a至图14b所示，多个鳍片108被形成在半导体基板102中或是形成自半导体基板102。鳍片108的第一组鳍片108a被形成在第一部分104中，而鳍片108的第二组鳍片108b被形成在第二部分106中。在一些实施例中，用于形成鳍片108的工艺包括在半导体基板102上形成图案化遮罩层(未图示)(例如：硬遮罩)。之后，在半导体基板102上执行蚀刻工艺，以在半导体基板102中形成凹槽(recess)，进而将半导体基板102被图案化遮罩层所遮蔽的部分留在原处作为鳍片108。蚀刻工艺可为干式蚀刻工艺、湿式蚀刻工艺、反应式离子蚀刻工艺、一些其他蚀刻工艺、或前述工艺的组合。在进一步的实施例中，鳍片108的形成，可使用心轴-间隔物双重图案化(mandrel-spacerdoublepatterning)工艺、一些其他多重图案化工艺、或前述工艺的组合。
如图14a至图14b所示，隔离结构302被形成于半导体基板102的下方部分102b上方。在一些实施例中，用于形成隔离结构302的工艺包括在半导体基板102上沉积隔离层(未图示)并覆盖鳍片108。在进一步的实施例中，举例来说，隔离层可通过化学气相沉积(chemicalvapordeposition,cvd)、物理气相沉积(physicalvapordeposition,pvd)、原子层沉积(atomiclayerdeposition,ald)、热氧化、一些其他沉积工艺、或前述工艺的组合来沉积。接着执行平坦化工艺(例如：化学机械研磨(chemical-mechanicalpolishing,cmp))，以移除隔离层的上方部分。平坦化工艺亦可移除用于形成鳍片108的图案化遮罩层。在这之后，对隔离层执行蚀刻工艺，以将隔离层掘入(recess)到低于鳍片108的上方表面，进而形成隔离结构302。
如图15a至图15b所示，栅极介电层1502被形成于隔离结构302上并覆盖鳍片108。在一些实施例中，栅极介电层1502是顺应性的(conformal)薄层，跨越隔离结构302连续地延伸，并在三个侧面上接合每个鳍片108。在进一步的实施例中，栅极介电层1502包括氧化物(例如：sio2)、高k值介电质(例如：介电常数大于3.9的介电材料)、一些其他介电材料、或前述材料的组合。栅极介电层1502可包括多个薄层，例如包括一或多个界面层。在进一步的实施例中，栅极介电层1502可具有约30埃(angstrom)的厚度。在更进一步的实施例中，用于形成栅极介电层1502的工艺，包括通过诸如cvd、pvd、ald、一些其他沉积工艺、或前述工艺的组合，在隔离结构302及鳍片108上沉积栅极介电层1502。
同样显示于图15a至图15b，栅极电极层1504被形成于栅极介电层1502上。在一些实施例中，举例来说，栅极电极层1504包括多晶硅、金属(例如：w)、一些其他导电材料、或前述材料的组合。栅极电极层1504可包括多个薄层。举例来说，在一些实施例中，栅极电极层1504可包括功函数金属层以及金属填充层。在进一步的实施例中，栅极电极层1504可具有约900埃的厚度。在更进一步的实施例中，用于形成栅极电极层1504的工艺，包括通过诸如cvd、pvd、ald、溅镀(sputtering)、电化学电镀(electrochemicalplating)、无电电镀(electrolessplating)、一些其他沉积工艺、或前述工艺的组合，在栅极介电层1502上沉积栅极电极层1504。
如图16a至图16b所示，多个遮罩结构1602被形成在栅极电极层1504与栅极介电层1502之上。多个遮罩结构1602分别包括第一介电结构1604、分别包括的第二介电结构1606、以及分别包括第三介电结构1608。在一些实施例中，所形成的遮罩结构1602所具有的长度，实质上与第一长度l1(例如：见图8a至图8e)相同。
在一些实施例中，第一介电结构1604包括氧化物(例如：sio2)、氮化物(例如：sin)等。第二介电结构1606可包括例如氮化物(例如：sin)、氧化物(例如：sio2)等。在进一步的实施例中，第三介电结构1608包括氧化物(例如：sio2)、氮化物(例如：sin)等。在进一步的实施例中，第一介电结构1604包括sin，第二介电结构1606包括sio2，而第三介电结构1608包括sin。在进一步的实施例中，第三介电结构1608的上方表面可以是弯曲的(例如：凸面的(convex))。
在一些实施例中，用于形成遮罩结构1602的工艺，包括通过诸如cvd、pvd、ald等工艺，在栅极电极层1504上沉积第一介电层(未图示)。接着通过诸如cvd、pvd、ald等工艺，在第一介电层上沉积第二介电层(未图示)。接着通过诸如cvd、pvd、ald等工艺，在第二介电层上沉积第三介电层(未图示)。之后，图案化遮罩层(未图示)被形成在第三介电层上。接着对第一介电层、第二介电层及第三介电层执行蚀刻工艺，以移除第一介电层、第二介电层及第三介电层未被遮蔽的部分，进而形成遮罩结构1602。蚀刻工艺可为干式蚀刻工艺、湿式蚀刻工艺、反应式离子蚀刻工艺、一些其他蚀刻工艺、或前述工艺的组合。随后，在一些实施例中，图案化遮罩层被剥离移除。
如图17a至图17b所示，多个修整后(trimmed)遮罩结构1702被形成于第二组鳍片108b上方。修整后遮罩结构1702为长度被减少的遮罩结构1602(例如：见图16a至图16b)。在一些实施例中，修整后遮罩结构1702的减少后长度，可实质上与第四长度l4(例如：见图8a至图8e)相同。多个修整后遮罩结构1702分别包括第一修整后介电结构1704、分别包括第二修整后介电结构1706、以及分别包括第三修整后介电结构1708。第一修整后介电结构1704为长度被减少的第一介电结构1604(例如：见图16a至图16b)。第二修整后介电结构1706为长度被减少的第二介电结构1606(例如：见图16a至图16b)。第三修整后介电结构1708为长度被减少的第三介电结构1608(例如：见图16a至图16b)。
在一些实施例中，用于形成修整后遮罩结构1702的工艺，包括在栅极电极层1504的上形成第三图案化遮罩层1710，并覆盖设置于第一组鳍片108a上的遮罩结构1602。随着第三图案化遮罩层1710的就位，对未被遮蔽的遮罩结构1602(例如：设置于第二组鳍片108b的上的遮罩结构)执行蚀刻工艺，以减少未被遮蔽的遮罩结构1602的长度，进而在第二组鳍片108b上方形成修整后遮罩结构1702。蚀刻工艺可为干式蚀刻工艺、湿式蚀刻工艺、反应式离子蚀刻工艺、一些其他蚀刻工艺、或前述工艺的组合。随后，在一些实施例中，第三图案化遮罩层1710可被剥离移除。
如图18a至图18b所示，多个连续栅极结构304被形成于第一组鳍片108a上方以及隔离结构302上方。进一步地，多个接脚栅极结构702被形成于第二组鳍片108b上方以及隔离结构302上方。接脚栅极结构702的每一者所具有的长度，小于连续栅极结构304的每一者的长度(例如：见图8a至图8e)。在一些实施例中，所形成的连续栅极结构304具有第一长度l1(例如：见图8a至图8e)。在进一步的实施例中，所形成的接脚栅极结构702具有第四长度l4(例如：见图8a至图8e)。连续栅极结构304的每一者，包括连续栅极介电结构306及连续栅极电极结构308。接脚栅极结构702的每一者，包括接脚栅极介电材料704及接脚栅极电极材料706。
在一些实施例中，用于形成连续栅极结构304及接脚栅极结构702的工艺，包括在遮罩结构1602位于第一组鳍片108a上方且修整后遮罩结构1702位于第二组鳍片108b上方的情况下，对栅极介电层1502以及栅极电极层1504执行蚀刻工艺。蚀刻工艺移除栅极介电层1502以及栅极电极层1504未被遮罩结构1602或是修整后遮罩结构1702所遮蔽的部分，进而形成连续栅极结构304及接脚栅极结构702。蚀刻工艺可为干式蚀刻工艺、湿式蚀刻工艺、反应式离子蚀刻工艺、一些其他蚀刻工艺、或前述工艺的组合。随后，在一些实施例中，遮罩结构1602以及修整后遮罩结构1702被移除。
将理解的是，在一些实施例中，可以不形成接脚栅极结构702(例如：见图5a至图5e)。在这些实施例中，没有遮罩结构1602(及/或修整后遮罩结构1702)被形成在第二组鳍片108b上方。在进一步的这些实施例中，不在第二组鳍片108b上形成遮罩结构1602一事，包括不遮蔽第一介电层、第二介电层及/或第三介电层被设置在第二组鳍片108b上方的部分。
如图19a至图19b所示，侧壁间隔物602被形成在半导体基板102上方，并被形成于连续栅极结构304的侧面与接脚栅极结构702的侧面上。在一些实施例中，用于形成侧壁间隔物602的工艺，包括在隔离结构302上方、鳍片108上方、连续栅极结构304上方、以及接脚栅极结构702上方沉积间隔物层(未图示)。在进一步的实施例中，可通过pvd、cvd、ald等沉积间隔物层。随后对间隔物层进行蚀刻，以自水平表面移除间隔物层，留下沿着连续栅极结构304的两侧侧壁以及接脚栅极结构702的两侧之间隔物层作为侧壁间隔物602。在更进一步的实施例中，举例来说，间隔物层可包括氮化物(例如：sin)、氮氧化物(例如：sioxny)等。将理解的是，在一些实施例中，可在移除遮罩结构1602与修整后遮罩结构1702之前，形成侧壁间隔物602。在这些实施例中，侧壁间隔物602可被形成为沿着遮罩结构1602与修整后遮罩结构1702的侧壁垂直地延伸。
如图20a至图20b所示，成对的第二源极/漏极区域116、第三组多个接脚区域708、以及第六组多个接脚区域804被形成于半导体基板102中。在一些实施例中，所形成的第二源极/漏极区域116具有第三长度l3(例如：见图8a至图8e)。在进一步的实施例中，所形成的第三组多个接脚区域708以及第六组多个接脚区域804，具有第五长度l5(例如：见图8a至图8e)。
在一些实施例中，用于形成第二源极/漏极区域116、第三组多个接脚区域708、以及第六组多个接脚区域804的工艺，包括在隔离结构302、侧壁间隔物602、鳍片108、连续栅极结构304、以及接脚栅极结构702上方，形成第六图案化遮罩层2002。在进一步的实施例中，第六图案化遮罩层2002覆盖第一鳍片108a1、连续栅极结构304的设置于第一鳍片108a1上方的部分、第四鳍片108b2、以及接脚栅极结构702的设置于第四鳍片108b2上方的部分。
随着第六图案化遮罩层2002的就位，接着对半导体基板102执行第三蚀刻工艺，以在第二鳍片108a2、第三鳍片108bl及第六鳍片108b4中形成凹槽。形成于第二鳍片108a2中的凹槽，被形成在设置于第二鳍片108a2上方的连续栅极结构304的两侧上，形成于第三鳍片108b1中的凹槽，被形成在设置于第三鳍片108b1上方的接脚栅极结构702的两侧上，而形成于第六鳍片108b4中的凹槽，被形成在设置于第六鳍片108b4上方的接脚栅极结构702的两侧上。在进一步的实施例中，第三蚀刻工艺可为干式蚀刻工艺、湿式蚀刻工艺、一些其他蚀刻工艺、或前述工艺的组合。
之后，执行第一磊晶工艺，以自形成在第二鳍片108a2中的凹槽生长第二源极/漏极区域116、自形成在第三鳍片108b1中的凹槽生长第三组多个接脚区域708、以及自形成在第六鳍片108b4中的凹槽生长第六组多个接脚区域804。举例来说，第一磊晶工艺可为气相磊晶工艺、液相磊晶工艺、分子束磊晶(molecular-beamepitaxial)工艺、一些其他磊晶工艺、或前述工艺的组合。在一些实施例中，第一磊晶工艺可用第一掺杂类型的掺杂物(例如：p型掺杂物)原位(in-situ)掺杂第二源极/漏极区域116、第三组多个接脚区域708、以及第六组多个接脚区域804。将理解的是，可通过其他合适的工艺(例如：一或多个离子布植工艺)，来形成第二源极/漏极区域116、第三组多个接脚区域708、以及第六组多个接脚区域804。
将理解的是，可通过上述用于形成第二源极/漏极区域116、第三组多个接脚区域708、以及第六组多个接脚区域804的工艺，在半导体基板102中形成具有与第二源极/漏极区域116相同的掺杂类型和化学组成的任何数量的源极/漏极区域。将进一步理解的是，可通过上述用于形成第二源极/漏极区域116、第三组多个接脚区域708、以及第六组多个接脚区域804的工艺，在半导体基板102中形成具有与第三组多个接脚区域708还有第六组多个接脚区域804相同的掺杂类型和化学组成的任何数量的接脚区域。
如图21a至图21b所示，成对的第一源极/漏极区域114以及第四组多个接脚区域710被形成于半导体基板102中。在一些实施例中，所形成的第一源极/漏极区域114具有第二长度l2(例如：见图8a至图8e)。在进一步的实施例中，所形成的第四组多个接脚区域710具有第六长度l6(例如：见图8a至图8e)。
在一些实施例中，用于形成第一源极/漏极区域114以及第四组多个接脚区域710的工艺，包括在隔离结构302、侧壁间隔物602、鳍片108、连续栅极结构304、以及接脚栅极结构702上方，形成第七图案化遮罩层2102。在进一步的实施例中，第七图案化遮罩层2102覆盖第二鳍片108a2、连续栅极结构304的设置于第二鳍片108a2上方的部分、第三鳍片108b1、接脚栅极结构702的设置于第三鳍片108b1上方的部分、第六鳍片108b4、以及接脚栅极结构702的设置于第六鳍片108b4上方的部分。
随着第七图案化遮罩层2102的就位，接着对半导体基板102执行第四蚀刻工艺，以在第一鳍片108a1以及第四鳍片108b2中形成凹槽。形成于第一鳍片108a1中的凹槽，被形成在设置于第一鳍片108a1上方的连续栅极结构304的两侧上，而形成于第四鳍片108b2中的凹槽，被形成在设置于第四鳍片108b2上方的接脚栅极结构702的两侧上。在进一步的实施例中，第四蚀刻工艺可为干式蚀刻工艺、湿式蚀刻工艺、一些其他蚀刻工艺、或前述工艺的组合。
之后，执行第二磊晶工艺，以自形成在第一鳍片108a1中的凹槽生长第一源极/漏极区域114，以及自形成在第四鳍片108b2中的凹槽生长第四组多个接脚区域710。举例来说，第二磊晶工艺可为气相磊晶工艺、液相磊晶工艺、分子束磊晶工艺、一些其他磊晶工艺、或前述工艺的组合。在一些实施例中，第二磊晶工艺可用第二掺杂类型的掺杂物(例如：n型掺杂物)，原位掺杂第一源极/漏极区域114以及第四组多个接脚区域710。将理解的是，可通过其他合适的工艺(例如：一或多个离子布植工艺)，来形成第一源极/漏极区域114以及第四组多个接脚区域710。
将理解的是，可通过上述用于形成第一源极/漏极区域114以及第四组多个接脚区域710的工艺，在半导体基板102中形成具有与第一源极/漏极区域114相同的掺杂类型和化学组成的任何数量的源极/漏极区域。将进一步理解的是，可通过上述用于形成第一源极/漏极区域114以及第四组多个接脚区域710的工艺，在半导体基板102中形成具有与第四组多个接脚区域710相同的掺杂类型和化学组成的任何数量的接脚区域。此外，还将理解的是，可在形成第二源极/漏极区域116、第三组多个接脚区域708、以及第六组多个接脚区域804之前，先行形成第一源极/漏极区域114以及第四组多个接脚区域710。
如图22a至图22b所示，第一层间介电(ild)层604a被形成于隔离结构302、鳍片108、第一源极/漏极区域114、第二源极/漏极区域116、第三组多个接脚区域708、第四组多个接脚区域710、第六组多个接脚区域804、侧壁间隔物602、连续栅极结构304、以及接脚栅极结构702上方。在一些实施例中，用于形成第一ild层604a的工艺，包括在隔离结构302上沉积第一ild层604a，并覆盖隔离结构302、鳍片108、第一源极/漏极区域114、第二源极/漏极区域116、第三组多个接脚区域708、第四组多个接脚区域710、第六组多个接脚区域804、侧壁间隔物602、连续栅极结构304、以及接脚栅极结构702。之后，可对第一ild层604a执行平坦化工艺(例如：cmp)，以移除第一ild层604a的上方部分。
在一些实施例中，可对连续栅极结构304、接脚栅极结构702、以及侧壁间隔物602执行平坦化工艺。在进一步的实施例中，第一ild层604a的上方表面，可实质上与连续栅极结构304、接脚栅极结构702、以及侧壁间隔物602的上方表面共面。在更进一步的实施例中，接脚栅极结构702可扮演碟压防止结构，以防止对第一ild层604a执行的平坦化工艺伤害一或多个连续栅极结构304。举例来说，接脚栅极结构702可防止第一部分104的边缘处以及第二部分106的边缘处的过度碟压。将理解的是，在形成第一ild层604a之后，在一些实施例中，可执行替换栅极工艺，以用连续金属栅极电极结构来取代连续栅极结构304的连续栅极电极结构(例如：经由高k值/金属栅极替换栅极工艺)。将进一步理解的是，所执行的替换栅极工艺，可用接脚栅极金属电极材料(例如：与连续金属栅极电极结构相同的材料)来取代接脚栅极结构702的接脚栅极电极材料706。
同样如图22a至图22b所示，第二ild层604b被形成于第一ild层604a、连续栅极结构304、接脚栅极结构702、以及侧壁间隔物602上方。进一步地，第一组多个导电接点502及第二组多个导电接点606，被形成于鳍片108上方以及第一ild层604a与第二ild层604b两者之中。所形成的第一组多个导电接点502自接脚区域穿过第一ild层604a与第二ild层604b两者垂直地(在“x”方向上)延伸。在一些实施例中，所形成的第一组多个导电接点502穿过第一ild层604a与第二ild层604b两者横向地(在“z”方向上)延伸，使得第一组多个导电接点502接触一或多个接脚区域。所形成的第二组多个导电接点606自源极/漏极区域穿过第一ild层604a与第二ild层604b两者垂直地(在“x”方向上)延伸。在进一步的实施例中，所形成的第二组多个导电接点606穿过第一ild层604a与第二ild层604b两者横向地(在“z”方向上)延伸，使得第二组多个导电接点606接触一或多个源极/漏极区域。
在一些实施例中，用于形成第二ild层604b、第一组多个导电接点502、以及第二组多个导电接点606的工艺，包括在第一ild层604a、连续栅极结构304、接脚栅极结构702、以及侧壁间隔物602上方沉积第二ild层604b。之后，形成延伸穿过第二ild层604b与第一ild层604a两者的第一组多个接点开口(或沟槽)。第一组多个接点开口(或沟槽)对应第一组多个导电接点502以及第二组多个导电接点606。接着，导电材料(例如：w)被形成在第二ild层604b上以及第一组多个接点开口(或沟槽)中。之后，对导电材料执行平坦化工艺(例如：cmp)，以形成第一组多个导电接点502以及第二组多个导电接点606。在进一步的实施例中，对第二ild层604b执行平坦化工艺，以移除第二ild层604b的上方部分。
如图23a至图23b所示，第三ild层604c被形成于第二ild层604b、第一组多个导电接点502、以及第二组多个导电接点606上方。进一步地，第三组多个导电接点608被形成于连续栅极结构304以及接脚栅极结构702上方。第三组多个导电接点608被形成于第三ild层604c与第二ild层604b之中。所形成的第三组多个导电接点608自连续栅极结构304穿过第二ild层604b与第三ild层604c两者垂直地(在“x”方向上)延伸。
在一些实施例中，用于形成第三ild层604c以及第三组多个导电接点608的工艺，包括在第二ild层604b、第一组多个导电接点502、以及第二组多个导电接点606上方沉积第三ild层604c。之后，形成延伸穿过第三ild层604c与第二ild层604b两者的第二组多个接点开口。第二组多个接点开口对应第三组多个导电接点608。接着，导电材料(例如：w)被形成在第三ild层604c上以及第二组多个接点开口中。之后，对导电材料执行平坦化工艺(例如：cmp)，以形成第三组多个导电接点608。在进一步的实施例中，对第三ild层604c执行平坦化工艺，以移除第三ild层604c的上方部分。尽管并未图示，但将理解的是，可在第三ild层604c上方形成任何数量的附加ild层/结构，并在附加ild层/结构中形成任何数量的其他导电特征(例如：金属线、金属通孔等)，以形成互连集成芯片100的各种半导体装置的互连结构(例如：铜互连)。
图24显示具有改善的闩锁抗扰性的集成芯片的形成方法的一些实施例的流程图。尽管本文中的图24的流程图2400被绘制及描述为一系列的操作或事件，但将理解的是，这些操作或事件的显示顺序不应以限制性的概念来解释。举例来说，一些操作能够与本文中分开绘制及/或对其进行解释其他操作或事件，以不同的顺序发生及/或同时发生。进一步地，可能不需要全部的所示操作来实施本文所描述的一或多个实施方式或实施例，且本文所描述的一或多个操作可在一或多个单独的操作及/或阶段中执行。
在操作2402中，第一掺杂区及第二掺杂区被形成在半导体基板中。图12a至图12b到图13a至图13b显示了对应操作2402的一些实施例的一系列各种截面图。
在操作2404中，自半导体基板形成第一鳍片及第二鳍片，其中第一鳍片与第二鳍片横向分隔。图14a至图14b显示了对应操作2404的一些实施例的各种截面图。
在操作2406中，连续栅极结构被形成于半导体基板上方，并接合第一鳍片。图15a至图15b到图18a至图18b显示了对应操作2406的一些实施例的一系列各种截面图。
在操作2408中，接脚栅极结构被形成于半导体基板上方并接合第二鳍片，其中接脚栅极结构与连续栅极结构横向分隔，且接脚栅极结构的长度小于连续栅极结构的长度。图15a至图15b到图18a至图18b显示了对应操作2408的一些实施例的一系列各种截面图。在其他实施例中，并未在半导体基板上形成接脚栅极结构(例如：见图5a至图5e)。
在操作2410中，成对的源极/漏极区域被形成在第一鳍片上以及连续栅极结构的两侧上。图19a至图19b到图21a至图21b显示了对应操作2410的一些实施例的一系列各种截面图。
在操作2412中，多个接脚区域被形成在第二鳍片上以及接脚栅极结构的两侧上，其中接脚区域的长度大于源极/漏极区域的长度。图19a至图19b到图21a至图21b显示了对应操作2412的一些实施例的一系列各种截面图。在其他实施例中，可在第二鳍片上形成自第二鳍片的第一最外侧侧壁连续延伸至第二鳍片的第二最外侧侧壁的接脚区域(例如：见图5a至图5e)。
在操作2414中，层间介电(ild)结构被形成在第一鳍片、第二鳍片、连续栅极结构、接脚栅极结构、源极/漏极区域、以及接脚区域上方，其中一或多个导电接点被设置在ild结构中。图22a至图22b到图23a至图23b显示了对应操作2414的一些实施例的一系列各种截面图。
在一些实施例中，本公开提供一种集成芯片(ic)。上述集成芯片包括装置部分以及设置于装置部分的第一侧上的接脚部分。进一步地，上述集成芯片包括半导体基板。半导体基板的第一鳍片被设置于装置部分中。半导体基板的第二鳍片被设置于接脚部分中，并在第一方向上与第一鳍片横向分隔。连续栅极结构被设置于装置部分中，其中连续栅极结构在与第一方向垂直的第二方向上，于半导体基板及第一鳍片两者上方横向延伸，且连续栅极结构的第一最外侧侧壁在第一方向上与第二鳍片横向分隔。第一磊晶接脚结构被设置于第二鳍片上，其中第一磊晶接脚结构自第二鳍片的第二最外侧侧壁连续延伸至第二鳍片的第三最外侧侧壁。第二最外侧侧壁与第三最外侧侧壁在第一方向上横向分隔，其中第二最外侧侧壁面对第一最外侧侧壁。
在一或多个实施例中，接脚部分中并未设置连续栅极结构。在一或多个实施例中，第一磊晶接脚结构的底部表面是凸面。
在一或多个实施例中，第一磊晶接脚结构具有中心点，中心点被设置为与第二最外侧侧壁及第三最外侧侧壁具有相等距离。第一磊晶接脚结构的厚度自中心点朝第二最外侧侧壁持续降低，且自中心点朝第三最外侧侧壁持续降低。
在一或多个实施例中，上述集成芯片还包括第一掺杂区域，具有第一掺杂类型且被设置于半导体基板中，其中第一掺杂区域自装置部分连续延伸至接脚部分中，且第一磊晶接脚结构电性耦接至第一掺杂区域。
在一或多个实施例中，上述集成芯片还包括半导体基板的第三鳍片，设置于接脚部分中，并与第二鳍片及第一鳍片两者横向分隔，以及包括设置于第三鳍片上的第二磊晶接脚结构。其中第二磊晶接脚结构自第三鳍片的第四最外侧侧壁持续延伸至第三鳍片的第五最外侧侧壁；第四最外侧侧壁与第五最外侧侧壁在第一方向上横向分隔；第一磊晶接脚结构包括第一iv族化学元素；以及第二磊晶接脚结构包括不同于第一iv族化学元素的第二iv族化学元素。
在一或多个实施例中，上述集成芯片还包括隔离结构，设置于半导体基板的下方区域上方，其中第一鳍片、第二鳍片以及第三鳍片垂直地延伸穿过隔离结构。导电接点被设置于接脚部分中，其中导电接点连续延伸跨越隔离结构的上方表面、第二鳍片的上方、以及第三鳍片的上方。导电通孔被设置于接脚部分中并电性耦接至导电接点，其中导电通孔在第二鳍片与第三鳍片之间的一位置处自导电接点垂直地延伸。
在一或多个实施例中，上述集成芯片还包括第一掺杂区域，具有第一掺杂类型并设置于半导体基板中，其中第一掺杂区域自装置部分连续延伸至接脚部分中，且第一磊晶接脚结构电性耦接至第一掺杂区域。上述集成芯片还包括第二掺杂区域，具有与第一掺杂类型相反的第二掺杂类型且设置于半导体基板中，其中第二掺杂区域自装置部分连续延伸至接脚部分中，且第二磊晶接脚结构电性耦接至第二掺杂区域。
在一或多个实施例中，第一掺杂区域至少部分地延伸至第二鳍片中；以及第二掺杂区域至少部分地延伸至第三鳍片中。
在一或多个实施例中，上述集成芯片还包括半导体基板的第四鳍片，设置于装置部分中并与第一鳍片、第二鳍片及第三鳍片横向分隔，其中第一掺杂区域至少部分地延伸至第一鳍片中，且第二掺杂区域至少部分地延伸至第四鳍片中。
在一或多个实施例中，第二磊晶接脚结构包括第二iv族化学元素及第一iv族化学元素两者。
在一些实施例中，本公开提供一种集成芯片(ic)。上述集成芯片包括第一装置部分以及设置于第一装置部分的第一侧的第一接脚部分。进一步地，进一步地，上述集成芯片包括半导体基板。半导体基板的第一鳍片被设置于第一装置部分中。半导体基板的第二鳍片被设置于第一接脚部分中并与第一鳍片横向分隔。第一掺杂区域具有第一掺杂类型且被设置于半导体基板中，其中第一掺杂区域自第一装置部分连续延伸至第一接脚部分中。第一连续栅极结构被设置于第一装置部分中，其中第一连续栅极结构具有第一长度，且第一连续栅极结构在半导体基板及第一鳍片两者上方横向延伸。成对的第一源极/漏极区域被设置于第一鳍片上，其中第一源极/漏极区域被设置于第一连续栅极结构的两侧，且第一源极/漏极区域与第一掺杂区域之间存在二极管接面。第一磊晶接脚结构及第二磊晶接脚结构被设置于第二鳍片上，其中第一磊晶接脚结构与第二磊晶接脚结构分隔，且第一磊晶接脚结构及第二磊晶接脚结构两者电性耦接至第一掺杂区域。第一接脚栅极结构被设置于第一接脚部分中并与第一连续栅极结构分隔，其中第一接脚栅极结构具有小于第一长度的第二长度。第一接脚栅极结构横向延伸于半导体基板上方、第二鳍片上方、以及第一磊晶接脚结构与第二磊晶接脚结构之间。
在一或多个实施例中，第一源极/漏极区域以第一距离分隔；以及第一磊晶接脚结构与第二磊晶接脚结构以小于第一距离的第二距离分隔。
在一或多个实施例中，第一连续栅极结构在第一方向上于半导体基板及第一鳍片两者上方横向延伸；第一源极/漏极区域在垂直于第一方向的第二方向上分隔；第二鳍片在第二方向上与第一鳍片分隔；第一磊晶接脚结构在第二方向上与第二磊晶接脚结构分隔；以及第一接脚栅极结构在第一方向上横向延伸于半导体基板上方、第二鳍片上方、以及第一磊晶接脚结构与第二磊晶接脚结构之间。
在一或多个实施例中，上述集成芯片还包括第二装置部分，其中第一接脚部分被设置于第一装置部分与第二装置部分之间。半导体装置的第三鳍片被设置于第二装置部分中并与第一鳍片及第二鳍片两者横向分隔。第二连续栅极结构被设置于第二装置部分中，其中第二连续栅极结构具有大于第二长度的第三长度，且第二连续栅极结构在半导体基板及第三鳍片两者上方横向延伸。成对的第二源极/漏极区域被设置于第三鳍片上，其中第二源极/漏极区域被设置于第二连续栅极结构的两侧。
在一或多个实施例中，第一接脚栅极结构是设置于第一接脚部分之中的多个接脚栅极结构中的其中一个；多个接脚栅极结构中的每一者，在半导体基板及第二鳍片上方横向延伸；以及多个接脚栅极结构中的每一者的长度，小于或等于第二长度。
在一或多个实施例中，第一连续栅极结构是设置于第一装置部分之中的多个连续栅极结构中的其中一个，其中多个连续栅极结构中的每一者的长度，大于或等于第一长度。
在一或多个实施例中，第一连续栅极结构被设置为比多个连续栅极结构中的任何其他连续栅极结构更加靠近第一接脚栅极结构。
在一些实施例中，本公开提供一种集成芯片(ic)的形成方法。上述方法包括接收具有上方区域以及下方区域的半导体基板。在半导体基板中形成第一掺杂区域。通过选择性地移除半导体基板的上方区域的第一部分，以形成半导体基板的第一鳍片以及半导体基板的第二鳍片，其中第一掺杂区域被设置于第一鳍片中并穿过半导体基板连续延伸至第二鳍片之中。在半导体基板的下方区域上方形成具有第一长度并接合第一鳍片的连续栅极结构。在半导体基板的下方区域上方形成接脚栅极结构并接合第二鳍片，其中接脚栅极结构与连续栅极结构分隔，且接脚栅极结构具有小于第一长度的第二长度。在第一鳍片上形成成对的源极/漏极区域，其中源极/漏极区域被设置于连续栅极结构的两侧。在第二鳍片上形成第一磊晶接脚结构以及第二磊晶接脚结构，其中第一磊晶接脚结构以及第二磊晶接脚结构被设置于接脚栅极结构的两侧，且第一磊晶接脚结构以及第二磊晶接脚结构两者电性耦接至第一掺杂区域。
在一或多个实施例中，连续栅极结构及接脚栅极结构的形成包括在半导体基板的下方区域上方形成栅极电极层并覆盖第一鳍片及第二鳍片。在栅极电极层上方形成第一遮罩结构以及第二遮罩结构，其中第一遮罩结构具有第三长度，而第二遮罩结构具有实质上与第三长度相同的第四长度。在栅极电极层上方形成遮罩层，其中遮罩层覆盖第一遮罩结构并与第二遮罩结构横向分隔。在遮罩层覆盖第一遮罩结构的同时，移除第二遮罩结构的第二部分，进而在栅极电极层上形成修整后第二遮罩结构，其中修整后第二遮罩结构具有小于第三长度及第四长度两者的第五长度。在已形成修整后第二遮罩结构后，移除遮罩层。在已移除遮罩层后，移除栅极电极层未被第一遮罩结构或修整后第二遮罩结构所遮蔽的第三部分。
前述内文概述多项实施例或范例的特征，如此可使于本技术领域中技术人员优选地了解本公开的实施方式。本技术领域中技术人员应当理解他们可轻易地以本公开为基础设计或修改其他工艺及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中技术人员亦需理解，这些等效结构并未脱离本公开的构思及范围，且在不脱离本公开的构思及范围的情况下，可对本公开进行各种改变、置换以及变更。
1.一种集成芯片，包含一装置部分以及设置于上述装置部分的一第一侧上的一接脚部分，上述集成芯片包括：
一半导体基板；
上述半导体基板的一第一鳍片，设置于上述装置部分中；
上述半导体基板的一第二鳍片，设置于上述接脚部分中，并在一第一方向上与上述第一鳍片横向分隔；
一连续栅极结构，设置于上述装置部分中，其中上述连续栅极结构在与上述第一方向垂直的一第二方向上，于上述半导体基板及上述第一鳍片两者上方横向延伸，其中上述连续栅极结构的一第一最外侧侧壁在上述第一方向上与上述第二鳍片横向分隔；以及
一第一磊晶接脚结构，设置于上述第二鳍片上，其中上述第一磊晶接脚结构自上述第二鳍片的一第二最外侧侧壁连续延伸至上述第二鳍片的一第三最外侧侧壁，其中上述第二最外侧侧壁与上述第三最外侧侧壁在上述第一方向上横向分隔，且上述第二最外侧侧壁面对上述第一最外侧侧壁。
技术总结