本申请的实施例涉及制造半导体器件的方法和半导体器件。
背景技术：
本发明涉及半导体集成电路，更具体地，涉及具有带空隙的外延源极/漏极(s/d)结构的半导体器件及其制造工艺。随着半导体行业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战促进了三维设计的发展，诸如鳍式场效应晶体管(finfet)和具有高k(介电常数)材料的金属栅极结构的使用。金属栅极结构通常通过使用栅极替换技术来制造，并且源极和漏极通过使用外延生长方法来形成。
技术实现要素：
本申请的一些实施例提供了一种制造包括鳍式场效应晶体管(finfet)的半导体器件的方法，包括：在衬底上方形成鳍结构，所述鳍结构在第一方向上延伸，在所述衬底上方形成隔离绝缘层，使得所述鳍结构的下部嵌入所述隔离绝缘层中，并且所述鳍结构的上部从所述隔离绝缘层暴露；在所述鳍结构的部分上方形成栅极结构，所述栅极结构在平面图中在与所述第一方向交叉的第二方向上延伸；通过等离子体蚀刻工艺凹进的所述鳍结构的源极/漏极区以形成凹槽；以及在所述鳍结构中的所述凹槽上方形成外延源极/漏极结构，其中，所述等离子体蚀刻工艺包括以脉冲功率施加脉冲偏置电压和rf电压。
本申请的另一些实施例提供了一种制造包括鳍式场效应晶体管(finfet)的半导体器件的方法，包括：在衬底上方形成多个鳍结构，所述多个鳍结构在第一方向上延伸并布置在与所述第一方向交叉的第二方向上；在所述衬底上方形成隔离绝缘层，使得所述多个鳍结构的下部嵌入所述隔离绝缘层中，并且所述多个鳍结构的上部从所述隔离绝缘层暴露；凹进所述多个鳍结构的所述源极/漏极区以形成凹槽；以及在所述鳍结构的每个所述凹槽上方形成外延源极/漏极结构，以形成合并的源极/漏极外延层，其中，在所述凹进所述源极/漏极区过程中，使用结合蚀刻和沉积工艺的等离子体工艺，以及每个所述凹槽的底部具有w形或波浪形。
本申请的又一些实施例提供了一种半导体器件，包括：隔离绝缘层，设置在衬底上方；鳍结构，设置在所述衬底上方并在平面图中沿第一方向延伸；栅极结构，设置在所述鳍结构的部分上方；源极/漏极外延层，位于源极/漏极区上方；以及介电层，设置在所述隔离绝缘层的上表面上，其中：所述源极/漏极外延层和所述鳍结构的所述源极/漏极区之间的界面具有w形。
附图说明
当结合附图进行阅读时，从以下详细描述中可以最好地理解本发明。需强调的是，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为论述清楚，各个部件的尺寸可任意放大或缩小。
图1示出了根据本发明实施例的半导体器件制造操作的工艺流程图。
图2示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的截面图。
图3示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的截面图。
图4示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的截面图。
图5示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的截面图。
图6a、图6b和图6c示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的视图。
图7示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的截面图。
图8a、图8b和图8c示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的截面图。
图9a、图9b和图9c示出了根据本发明实施例的半导体器件制造操作的蚀刻操作。
图10a、图10b、图10c和图10d示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的截面图。
图11示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的截面图。
图12示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的截面图。
图13示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的截面图。
图14示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的截面图。
图15示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的截面图。
图16示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的截面图。
图17示出了根据本发明实施例的半导体器件制造操作的各个阶段之一的截面图。
图18示出了根据本发明实施例的半导体器件的截面图。
图19示出了根据本发明实施例的蚀刻装置的示意图。
具体实施方式
可以理解，以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或示例。下面描述了元件和布置的具体示例以简化本发明。当然，这些仅仅是示例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种部件。在附图中，为了简化起见，可以省略一些层/部件。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包含除了附图所示的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由…制成”可以表示“包括”或“由…组成”。此外，在后续制造工艺中，在所描述的操作之间可存在一个或多个附加操作，并且可以改变操作的顺序。在本发明中，除非另有说明，否则短语“a、b和c中的一个”是指“a、b和/或c”(a、b、c，a和b，a和c，b和c，或a、b和/或c)，并且不意指来自a的一个元件、来自b的一个元件和来自c的一个元件。与一个实施例描述的材料、结构、尺寸、过程和/或操作相同或相似的材料、结构、尺寸、过程和/或操作可以在其他实施例中使用，并且其详细说明不再赘述。
公开的实施例涉及半导体器件及其制造方法，特别是场效应晶体管(fet)的源极/漏极区。诸如在此公开的那些实施例通常不仅适用于finfet，而且适用于其他fet。
图1示出了工艺流程图，图2-图18示出了根据本发明的实施例制造半导体器件的各个阶段的截面图。应当理解，对于该方法的其他实施例，可以在图1和图2-图18所示的过程之前、之中和之后提供附加的操作，并且可以替换或省略以下描述的一些操作。操作/工艺的顺序可以互换。
在图1的s101处，如图2和图3所示，在衬底10上方形成一个或多个鳍结构。finfet的鳍结构可以通过任何合适的方法来图案化。例如，可以使用一个或多个光刻工艺(包括双图案化工艺或多图案化工艺)来图案化鳍结构。通常，双图案化工艺或多图案化工艺会结合光刻工艺和自对准工艺，从而能够得到例如与使用单一、直接光刻工艺另外所能得到的图案相比间距更小的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并用光刻工艺图案化牺牲层。用自对准工艺在图案化牺牲层的旁边形成间隔件。然后去除牺牲层，然后可以使用保留的间隔件或芯轴来图案化鳍结构。结合光刻和自对准工艺的多重图案化工艺通常导致形成鳍结构对。
在一些实施例中，掩模层15形成在衬底10上方以制造鳍结构。掩模层15例如通过热氧化工艺和/或化学气相沉积(cvd)工艺形成。衬底10例如是p型硅或锗衬底，其杂质浓度在约1×1015cm-3至约cm-3的范围内。在其他实施例中，衬底是n型硅或锗衬底，其杂质浓度在约1×1015cm-3至约1×1016cm-3的范围内。
可选地，衬底10可以包括诸如锗等另一元素半导体；化合物半导体，包括诸如sic和sige的iv-iv族化合物半导体、诸如gaas、gap、gan、inp、inas、insb、gaasp、algan、alinas、algaas、gainas、gainp和/或gainasp的iii-v族化合物半导体；或其组合。在一个实施例中，衬底10是soi(绝缘体上硅)衬底的硅层。当使用soi衬底时，鳍结构可以从soi衬底的硅层突出，或者可以从soi衬底的绝缘层突出。在后一种情况下，使用soi衬底的硅层来形成鳍结构。诸如非晶硅或非晶sic等非晶衬底或诸如氧化硅等绝缘材料也可以用作衬底10。衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各种区域。
在一些实施例中，掩模层15包括诸如垫氧化物(例如，氧化硅)层15a和氮化硅掩模层15b。垫氧化物层15a可以通过使用热氧化或cvd工艺来形成。氮化硅掩模层15b可以通过物理气相沉积(pvd)来形成，例如溅射法、cvd、等离子体增强化学气相沉积(pecvd)、常压化学气相沉积(apcvd)、低压cvd(lpcvd)、高密度等离子体cvd(hdpcvd)、原子层沉积(ald)和/或其他工艺。
在一些实施例中，垫氧化物层15a的厚度在约2nm至约15nm的范围内，氮化硅掩模层15b的厚度在约2nm至约50nm的范围内。在掩模层上方进一步形成掩模图案。掩模图案例如是通过光刻操作形成的抗蚀剂图案。
通过使用掩模图案作为蚀刻掩模，形成垫氧化物层和氮化硅掩模层的硬掩模图案15，如图2所示。
然后，如图3所示，通过使用硬掩模图案15作为蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底10图案化为鳍结构20。
在图3中，三个鳍结构20设置在衬底10上方。然而，鳍结构的数量不限于三个。该数量可以是一个或多于三个。在一些实施例中，鳍结构的数量在5到1000的范围内，其通过在后续操作中形成的源极/漏极外延层连接。在其他实施例中，鳍结构的数量在5到100的范围内，其通过在后续操作中形成的源极/漏极外延层连接。在某些实施例中，鳍结构的数量在5到20的范围内，其通过在后续操作中形成的源极/漏极外延层连接。另外，一个或多个伪鳍结构可以设置为邻近鳍结构20的两侧，以提高图案化工艺中的图案保真度。
鳍结构20可以由与衬底10相同的材料制成，并且可以从衬底10连续延伸。在该实施例中，鳍结构由硅制成。鳍结构20的硅层可以是固有的，或者适当掺杂有n型杂质或p型杂质。
在一些实施例中，鳍结构20的宽度w1在约5nm至约40nm的范围内，而在其他实施例中，在约7nm至约12nm的范围内。在一些实施例中，两个鳍结构之间的间隔s1在约10nm至约50nm的范围内。在一些实施例中，鳍结构20的高度(沿z方向)在约100nm至约300nm的范围内，而在其他实施例中，在约50nm至100nm的范围内。
栅极结构40下方的鳍结构20的下部(见图6a)可称为阱区，鳍结构20的上部可称为沟道区。在栅极结构40下，阱区嵌入隔离绝缘层30中(见图6a)，并且沟道区从隔离绝缘层30突出。沟道区的下部也可以嵌入隔离绝缘层30中约1nm至约5nm的深度。
在一些实施例中，阱区的高度在约60nm至100nm的范围内，沟道区的高度在约40nm至60nm的范围内，而在其他实施例中在约38nm至约55nm的范围内。
在形成鳍结构20之后，在一些实施例中，进一步蚀刻衬底10以形成台面形状10m，如图4所示。在其他实施例中，首先形成台面形状10m，然后形成鳍结构20。在某些实施例中，不形成台面形状。
在形成鳍结构20和台面形状10m之后，在图1的s102处，在鳍结构之间的空间和/或一个鳍结构和形成在衬底10上方的另一元件之间的空间中形成隔离绝缘层30。隔离绝缘层30也可以称为“浅槽隔离(sti)”层。用于隔离绝缘层30的绝缘材料可以包括一层或多层氧化硅、氮化硅、氮氧化硅(sion)、siocn、掺氟硅酸盐玻璃(fsg)或低k介电材料。隔离绝缘层由lpcvd(低压化学气相沉积)、等离子体cvd或可流动cvd形成。在可流动cvd中，可以沉积可流动的介电材料而不是氧化硅。顾名思义，可流动介电材料可以在沉积过程中“流动”，来以高高宽比填充间隙或空间。通常，将各种化学物质添加到含硅的前体以使沉积的膜流动。在一些实施例中，添加氢氮键。可流动的电介质前体，特别是可流动的氧化硅前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(msq)、氢倍半硅氧烷(hsq)、msq/hsq、全氢化硅烷(tcps)、全氢化聚硅氮烷(psz)、正硅酸乙酯(teos)或甲硅烷基胺，例如三硅烷基胺(tsa)。这些可流动的氧化硅材料是在多次操作过程中形成的。在沉积可流动膜之后将其固化，然后进行退火以去除不期望的元素以形成氧化硅。当去除不想要的元素时，可流动膜变得致密和收缩。在一些实施例中，进行多个退火工艺。将该可流动膜固化并退火一次以上。可流动膜可以掺杂有硼和/或磷。
如图5所示，隔离绝缘层30首先形成在厚层中，使得鳍结构嵌入在厚层中并且使厚层凹进以暴露鳍结构20的上部。在一些实施例中，鳍结构距隔离绝缘层30的上表面的高度h11在约20nm至约100nm的范围内，而在其他实施例中，在约30nm至约50nm的范围内。在凹进隔离绝缘层30之后或之前，可以执行热工艺，例如退火工艺，以提高隔离绝缘层30的质量。在某些实施例中，通过在诸如n2、ar或he环境等惰性气体环境中在约900℃至约1050℃的温度下使用快速热退火(rta)进行约1.5秒至约10秒来执行热工艺。
在形成绝缘层30之后，在图1的s103处，在鳍结构20上方形成牺牲栅极结构40，如图6a-图6c所示。图6a是示例性立体图，图6b是沿着图6a的线a-a的示例性截面图，并且图6c是沿图6a的线b-b的示例性截面图。图7、图8a、图10a和图11-图18也是沿图6a的b-b线的截面图。图8b和图10b是沿着图6a的c-c线的截面图。
如图6a所示，牺牲栅极结构40在x方向上延伸，而鳍结构20在y方向上延伸。
为了制造牺牲栅极结构40，在隔离绝缘层30和暴露的鳍结构20上方形成介电层和多晶硅层，并且然后执行图案化操作，以获得包括牺牲栅极图案44(由多晶硅制成)和牺牲介电层42的牺牲栅极结构。在一些实施例中，通过使用硬掩模来图案化多晶硅层，并且硬掩模保留在栅极图案44上作为硬掩模层46。硬掩模层46包括一层或多层绝缘材料。在一些实施例中，硬掩模层46包括在氮化硅层46-1上方形成的氧化硅层46-2。在其他实施例中，硬掩模层46包括形成在氧化硅层上方的氮化硅层。用于硬掩模层46的绝缘材料可以通过cvd、pvd、ald、电子束蒸发或其他合适的工艺来形成。在一些实施例中，牺牲介电层42可以包括一层或多层氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施例中，介电层42的厚度在约2nm至约20nm的范围内，在其他实施例中在约2nm至约10nm的范围内。在一些实施例中，牺牲栅极结构的高度h12在约50nm至约400nm的范围内，在其他实施例中，在约100nm至200nm的范围内。
此外，在图1的s104处，栅极侧壁间隔件48形成在牺牲栅极图案的两个侧壁上。侧壁间隔件48包括一层或多层绝缘材料，诸如sio2、sin、sion、siocn或sicn，其通过cvd、pvd、ald、电子束蒸发或其他合适的工艺形成。低k介电材料可以用作侧壁间隔件。侧壁间隔件48通过在有或没有后各向异性蚀刻的情况下形成绝缘材料的毯式层来形成。在一个实施例中，侧壁间隔层由基于氮化硅的材料制成，诸如sin、sion、siocn或sicn。
在一些实施例中，在图1的s105处，在栅极侧壁间隔件48之前和/或之后，执行一个或多个离子注入操作以将离子注入鳍结构的源极/漏极区，从而形成轻掺杂漏极(ldd)结构。
然后，如图7所示，在图1的s106处，在鳍结构20上方形成鳍掩模层50(鳍侧壁)。鳍掩模层50由包括氮化硅基材料的介电材料制成，诸如sin、sion、siocn或sicn。在一个实施例中，sin被用作鳍掩模层50。鳍掩模层50通过cvd、pvd、ald、电子束蒸发或其他合适的工艺形成。在一些实施例中，鳍掩模层50的厚度在约3nm至约30nm的范围内。
在一些实施例中，用于栅极结构的鳍掩模层50和侧壁间隔件48是分别形成的。在其他实施例中，相同的覆盖层用于鳍掩模层50和侧壁间隔件48。
在形成鳍掩模层50之后，在图1的s107处，通过干蚀刻和/或湿蚀刻操作，凹进鳍结构20的上部，并且去除设置在从隔离绝缘层突出的鳍结构的侧面和顶面上的鳍掩模层50的部分。鳍结构20的上部向下凹进(蚀刻)到等于或低于上表面隔离绝缘层30上的鳍掩模层50的上表面的水平面，如图8a-图8c所示。
在一些实施例中，分别形成用于n型fet和p型fet的凹槽20。在一些实施例中，首先形成用于n型fet的凹槽20(和随后的外延层)，同时用覆盖层(例如，氮化硅)覆盖用于p型fet的区域，然后形成用于p型fet的凹槽20(和随后的外延层)，同时用覆盖层覆盖用于n型fet的区域(参见图1的s113和s114)。
在一些实施例中，如图8b和图8c所示，凹进的鳍结构20的顶部(凹槽25的底部)具有w形或波浪形(可统称为非平整形状)，图8b和图8c是沿着栅极延伸方向(x)的截面图。在w形中，凹槽的深度沿着y方向从一个边缘到另一个边缘，从第一底部开始，增加到局部峰值，再减小到第二底部。在一些实施例中，凹槽22在x方向上的截面也具有w形。在其他实施例中，凹槽22在x方向上的截面具有带圆角的u形。
如图8b和图8c所示，w形凹槽25具有两个底部(深)部分和中央(浅)部分，中央(浅)部分设置在两个底部之间并且具有比两个底部更浅的深度。在一些实施例中，底部位于从栅极侧壁间隔件48的侧面朝向相邻的牺牲栅极结构横向测量的距离p1处，如图8c所示。在其他实施例中，凹槽25的底部具有波状形状，且三个或更多底部具有相同或不同的深度。在一些实施例中，距离p1在约5nm至约10nm的范围内，而在其他实施例中在约7nm至约8nm的范围内。在一些实施例中，两个底部具有基本相同的深度(差值小于0.5nm)，而在其他实施例中，底部中的一个比另一个更深。在一些实施例中，底部的深度h2在约45nm至约65nm的范围内，而在其他实施例中在约50nm至约60nm的范围内，取决于设计和工艺要求。在一些实施例中，中心部分(两个底部之间的最浅部分)的深度h1小于深度h2，并且在约50nm至约70nm的范围内，而在其他实施例中，在约55nm至约65nm的范围内，取决于设计和工艺要求。在一些实施例中，h1/h2比在约0.85至0.95的范围内。
在一些实施例中，如图8b所示，凹槽25横向地穿透侧壁间隔件48下方的鳍结构的部分。穿透量p2在侧壁间隔件48厚度的约10％至约90％的范围内。在其他实施例中，凹槽朝向伪栅电极44的部分下方横向地延伸。穿透量p2在侧壁间隔件48厚度的约10％至约90％的范围内。穿透量p2限定了凹槽25(随后形成的源极/漏极外延层)与栅电极的接近度，该接近度根据所需的器件性能来设定。
在一些实施例中，当另一栅极结构40设置在鳍结构20上方时，鳍结构20从一个栅极结构到另一栅极结构的部分凹进，如图8b所示。在其他实施例中，凹槽25的一端(例如，图8b中的右端)由隔离绝缘层30限定。因此，在该端部处的凹槽的尺寸通过自对准的方式限定。在一些实施例中，形成底切部分，这将有助于源极/漏极外延层的外延生长。
通过使用图19所示的等离子体蚀刻装置1000的非对称脉冲偏置蚀刻操作，鳍结构20凹进以形成w形底部。图9a和图9b示出了根据本发明实施例的脉冲偏置蚀刻操作。在一些实施例中，衬底10被放置在蚀刻室的晶圆台1100上，并且衬底10和/或晶圆台1100被例如dc电压偏置。在一些实施例中，将rf功率(变压器耦合等离子体(tcp)功率)施加到对电极1200，对电极1200是设置在蚀刻室上方或周围的线圈。
在等离子体蚀刻操作期间，将dc偏置施加到晶圆台1100，并且将rf功率施加到tcp电极。在tcp等离子体中，将线圈电极1200放置在等离子体蚀刻室上方或周围，并且将rf功率施加到线圈电极1200。在脉冲偏置方法中，偏置电压作为脉冲施加，如图9a所示，而rf电压的功率恒定。在非对称脉冲偏置方法中，偏置电压作为脉冲施加，如图9b所示，而射频电压的功率也通过施加脉冲而改变。如图9b所示，在一些实施例中，当偏置电压高或开时，射频电压的功率低(s1)，当偏置电压低或关时，射频电压的功率高(s2)。在非对称脉冲偏置方法中，由于rf电压s2和偏置v2之间的电位差大，所以产生具有垂直方向运动的更多的带电物质(离子)，而与脉冲偏置方法相比，钝化效果较小。当rf电压和偏置电压之间的电势差小时(s1/v1条件)，类似于图9a，离子物质具有较少的能量，具有较少的垂直方向运动，而当rf电压和偏置电压之间的电势差大时(s2/v2条件)，如图9b所示，离子物质具有较多的能量，具有较多的垂直方向运动。等离子干蚀刻产生由蚀刻气体和蚀刻元素产生的副产物。一些副产物是挥发性的，并通过真空泵来去除，一些副产物作为钝化物沉积在结构的表面上，以保护结构免受蚀刻。如图9b所示，当产生更多更高能量的离子物质时，钝化层的沉积被抑制或者沉积的钝化层被蚀刻。通过控制脉冲偏置和脉冲rf电压的一个或多个参数，可以控制副产物的沉积和蚀刻，并获得凹槽25的期望轮廓。
图9c示出了根据本发明实施例的非对称脉冲偏置等离子体蚀刻操作的各种条件和所得结构。在一些实施例中，dc脉冲偏置电压(v1)的高(或开)值在约200v至约400v的范围内，dc脉冲偏置电压(v2)的低值在约100v至150v的范围内。如果v1太高，掩模层可能被损坏。在一些实施例中，dc脉冲偏置的低值为零(关)。在一些实施例中，rf电压(s1)的功率的低值在约300w至约500w的范围内，并且rf电压(s2)的功率的高值在约1000w至约1500w的范围内。非对称脉冲偏置蚀刻的一个周期(单位周期)在一些实施例中在约0.5秒至约20秒的范围内，在其他实施例中在约5秒至约15秒的范围内。在一个实施例中(条件1)，rf功率脉冲的占空比(开/高与关/低之比)在约10％至约30％的范围内，在另一个实施例中(条件2)在约40％至60％的范围内，而在其他实施例中(条件3)在约70％至约90％的范围内。占空比可以是5％、10％、20％、30％、40％、50％、60％、70％、80％和90％之间的两个值的任何范围。在一些实施例中，占空比在蚀刻期间改变。例如，占空比在低值(例如5％至40％)和高值(例如70％至90％)之间反复变化。在一些实施例中，偏置电压和rf电压的占空比是相同的。在其他实施例中，偏置电压和rf电压的占空比彼此不同。在一些实施例中，偏置电压的脉冲与rf电压的脉冲同步。在其他实施例中，偏置电压脉冲的相位从rf电压脉冲的相位偏移。在一些实施例中，相位差是脉冲偏置电压的一个周期的约10％至约50％。通过调节相位差，可以控制具有更多垂直动量的离子物质的数量。在一些实施例中，dc偏置和/或rf功率的开/关或低/高的频率在约10hz至约1khz的范围内，而在其他实施例中在约100hz至约500hz的范围内。在一些实施例中，dc偏置电压的频率等于脉冲rf电压的频率，而在其他实施例中，dc偏置电压的频率不同于脉冲rf电压的频率。在一些实施例中，非对称脉冲偏置蚀刻期间的压力在约1毫托至约100毫托的范围内，而在其他实施例中，在约10毫托至约50毫托的范围内。
在一些实施例中，非对称脉冲偏置蚀刻是蚀刻和沉积操作的重复。在“开”期间，鳍结构被蚀刻，而在“关”期间，副产物的沉积速率大于蚀刻速率。如图9b和图9c所示，当占空比增加时，垂直离子(低角度离子)的数量增加。
在一些实施例中，蚀刻气体包括含卤素气体，例如hbr。在一些实施方案中，将hbr用惰性气体如he和/或ar进行稀释。在一些实施例中，hbr与稀释气体的流量比在约0.3至约0.7的范围内，而在其他实施例中，流量比在约0.4至约0.6的范围内。
在一些实施例中，通过调整蚀刻条件，例如过蚀刻时间，鳍掩模层50保留在隔离绝缘层30的上表面上。在一些实施例中，保留鳍掩模层50的厚度在约2nm至约10nm的范围内。
在一些实施例中，半导体器件包括存储器区域(例如，静态随机存取存储器(sram))和逻辑电路区。通常，存储器区域的图案密度大于逻辑电路区域的图案密度。当区域之间的图案密度不同时，等离子干蚀刻中的微负载效应会阻止同时蚀刻密集区域和粗糙区域，因此需要两次或更多次蚀刻操作(也需要一次或更多次光刻操作)。如上所述的非对称脉冲偏置蚀刻操作可以减少微负载效应的影响，因此使得同时对密集区域和粗糙区域进行干蚀刻成为可能。
在一些实施例中，在图1的s108处，执行清洁操作。在一些实施例中，清洁操作包括使用加热的酸溶液(h2so4和h2o2的混合物)进行湿清洁，以去除蚀刻操作的副产物。
然后，在图1的s109处，如图10a和图10b所示，在凹进的鳍结构20上方形成用于n型fet的外延源极/漏极结构60。外延源极/漏极结构60由一层或多层半导体材料制成，该半导体材料具有与鳍结构20(沟道区)不同的晶格常数。当鳍结构由si制成时，外延源极/漏极结构60包括用于n沟道finfet的sip、sic或sicp。外延源极/漏极结构60外延形成在凹进的鳍结构的上部上方。
源极/漏极外延层60可以在约600至800℃的温度和约80至150托的压力下通过使用以下气体进行生长：含si气体，例如sih4、si2h6或sicl2h2；含碳气体，例如ch4或c2h6；以及/或掺杂气体，例如ph3。如上所述，用于n沟道fet的源极/漏极结构和用于p沟道fet的源极/漏极结构可以通过单独的外延工艺形成。
由于鳍结构和鳍掩模层50之间的相对小的空间保留在鳍结构和凹进的鳍结构20之间的隔离绝缘层的上表面上，形成在每个第一鳍结构20上方的相邻外延源极/漏极结构被合并，使得由合并的第二外延源极/漏极结构60和隔离绝缘层30的上表面上的鳍掩模层50形成空隙或间隙(气隙)65，如图10a所示。
特别地，由于隔离绝缘层30的上表面上的鳍掩模层50，空隙65的高度h3大于没有鳍掩模层50保留在隔离绝缘层30的上表面上的情况。在一些实施例中，从鳍掩模层50的上表面测量，空隙的高度h2在约10nm至约30nm的范围内，而在其他实施例中，在约15nm至约25nm的范围内。此外，由于保留的鳍掩模层50，隔离绝缘层30在鳍蚀刻期间受到保护。
在一些实施例中，在图1的s110处，在形成n型fet的外延层之后，去除鳍侧壁。在一些实施例中，在图1的s110处也去除覆盖p型区的覆盖层，随后是图1的s111处的清洁操作。
然后，类似于s106的操作，在图1的s112处，形成用于p型fet的鳍侧壁，然后在图1的s113处，在用于p型fet的鳍结构的源极/漏极区中形成凹槽。制作p型fet的凹槽的工艺与制作n型fet的凹槽22的工艺相同或相似。在图1的s114处，执行类似于s108的清洁操作。
然后，在图1的s115处，在凹进的鳍结构20上方形成用于p型fet的外延源极/漏极结构。外延源极/漏极结构由一层或多层半导体材料制成，该半导体材料具有与鳍结构20(沟道区)不同的晶格常数。当鳍结构由si制成时，外延源极/漏极结构包括用于p沟道finfet的sige或ge。外延源极/漏极结构外延形成在凹进的鳍结构上部的上方。源极/漏极外延层可以在约80至150托的压力下和约600至800℃的温度下通过使用诸如sih4、si2h6或sicl2h2含硅气体和诸如geh4、ge2h6或gecl2h2的含ge气体来生长。在一些实施例中，源极/漏极外延层还包括硼。图10a-图10d和图11-图18所示的结构可以应用于p型fet。
图10c和图10d示出了根据本发明的实施例，在由各种条件的等离子体蚀刻操作形成的凹槽上方生长的外延层的截面图。在一些实施例中，当源极/漏极外延层60形成在w形凹槽上方时，与凹槽具有v形或u形的情况相比，外延层60可以具有更大的体积。在图10c中，高度g1和g2对应于图8b和图8c中所示的深度h1和h2。高度c1是从鳍结构20的上表面(鳍结构和牺牲栅极介电层之间的界面)测量的外延层60的顶部的高度。在一些实施例中，中心部分处的高度g1在约50nm至约70nm的范围内，而在其他实施例中在约55nm至约65nm的范围内，取决于设计和工艺要求。在一些实施例中，深底部上方的高度g2在约50nm至约70nm的范围内，而在其他实施例中在约55nm至约65nm的范围内，取决于设计和工艺要求。在一些实施例中，比值g1/g2在约0.9到1.05的范围内，而在其他实施例中在约0.92到1.01的范围内。在一些实施例中，高度c1在约0.2nm至约7nm的范围内，而在其他实施例中在约0.3nm至约5nm的范围内。
在一些实施例中，在图1的s106处，在形成外延源极/漏极结构60之后，如图11所示，在一些实施例中，在外延源极/漏极结构60上方形成硅化物层70。在外延源极/漏极结构60上方形成诸如ni、ti、ta和/或w的金属材料，并且执行退火操作以形成硅化物层70。在其他实施例中，在外延源极/漏极结构60上方形成诸如nisi，tisi，tasi和/或wsi的硅化物材料，并且可以执行退火操作。退火操作在约250℃至约850℃的温度下进行。金属材料或硅化物材料通过cvd或ald形成。在一些实施例中，硅化物层70的厚度在约4nm至约10nm的范围内。在退火操作之前或之后，选择性地去除形成在隔离绝缘层30上方的金属材料或硅化物材料。
然后，在图1的s117处，如图12所示，在金属栅极结构和源极/漏极结构60上方形成用作接触蚀刻停止层的绝缘层80，然后形成层间介电层85。绝缘层80是一层或多层绝缘材料。在一个实施例中，绝缘层80由通过cvd形成的氮化硅制成。用于层间介电层85的材料包括诸如si、o、c和/或h的化合物，例如氧化硅、sicoh和sioc。诸如聚合物的有机材料可以用于层间介电层85。
然后，在图1的s118处，通过使用栅极替换技术形成金属栅极结构。在形成层间介电层85之后，执行cmp操作以暴露伪栅电极44。然后，去除伪栅极结构(伪栅极电极44和伪栅极介电层42)，并用金属栅极结构(金属栅极电极和栅极介电层)代替。图13示出了切割栅极结构的截面图。
分别通过适当的蚀刻工艺去除伪栅电极44和伪栅极介电层42，以形成栅极开口。在栅极开口中形成包括栅极介电层102和金属栅电极104的金属栅极结构。
在一些实施例中，栅极介电层102形成在设置在鳍结构20的沟道层上方的界面层(未示出)上方。在一些实施例中，界面层可以包括厚度为0.2nm至1.5nm的氧化硅或氧化锗。在其他实施例中，界面层的厚度在约0.5nm至约1.0nm的范围内。
栅极介电层102包括一层或多层介电材料，例如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或其组合。高k介电材料包括诸如hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo2-al2o2)合金、其他合适的高k介电材料和/或其组合。栅极介电层通过例如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、高密度等离子体cvd(hdpcvd)或其他合适的方法和/或其组合来形成。在一些实施例中，栅极介电层的厚度在约1nm至约10nm的范围内，在其他实施例中，可以在约2nm至约7nm的范围内。
金属栅电极104形成在栅极介电层上方。金属栅电极104包括一层或多层任何合适的金属材料，例如铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其他合适的材料和/或其组合。
在本发明的某些实施例中，一个或多个功函调整层(未示出)插入在栅极介电层和金属栅电极之间。功函调整层由导电材料制成，例如单层的tin、tan、taalc、tic、tac、co、al、tial、hfti、tisi、tasi或tialc，或这些材料中的两种或多种的多层。对于n沟道finfet，tan、taalc、tin、tic、co、tial、hfti、tisi和tasi中的一种或多种用作功函调整层，对于p沟道finfet，tialc、al、tial、tan、taalc、tin、tic和co中的一种或多种用作功函调整层。
在为金属栅极结构沉积适当的材料之后，执行平坦化操作，例如cmp。
在形成金属栅极结构之后，在金属栅极结构和层间介电层85上方形成一个或多个层间介电层。如图14所示，层间介电层统称为层间介电层86。
在图1的s110处，通过使用包括光刻的图案化操作，在层间介电层86和绝缘层80中形成接触孔90，以便暴露具有硅化物层70的外延源极和漏极结构60，如图14所示。
然后，用导电材料填充接触孔，从而形成接触插塞100，如图15所示。接触插塞100可以包括单层或多层任何合适的金属，例如co、w、ti、ta、cu、al和/或ni和/或其氮化物。
在形成接触插塞之后，执行进一步的互补金属氧化物半导体工艺以形成各种部件，诸如附加的层间介电层、接触件/通孔、互连件金属层和钝化层等。
在一些实施例中，硅化物层70在接触孔90打开之后形成。在这种情况下，在形成如图8a和图8b所示的外延源极/漏极结构60之后，形成金属栅极结构、绝缘层80(接触蚀刻停止层)和层间介电层86，而不形成硅化物层。然后，在绝缘层80和层间介电层86中形成接触孔以暴露外延源极/漏极结构60的上表面，然后在外延源极/漏极结构60的上表面上形成硅化物层。在形成硅化物层之后，在接触孔中形成导电材料，从而形成接触插塞。
图16和图17示出了根据本发明的另一实施例的制造finfet器件的各个阶段的示例性截面图。在以下实施例中可以采用与前述实施例中描述的材料、结构、尺寸、工艺和/或操作相同或相似的材料、结构、尺寸、工艺和/或操作，并且可以省略详细说明。
在相对于图8a和图8b描述的鳍掩模层50和鳍结构20的凹槽蚀刻期间，设置在鳍结构20的侧壁上的鳍掩模层50的一些下部保持不被蚀刻掉，从而形成套筒状部分55，如图16所示。在一些实施例中，套筒状部分55的高度h4在约1nm至约10nm的范围内。
然后，类似于图8a，形成外延源极/漏极结构60，从而形成空隙65’，如图16所示。由于套筒状部分55，该实施例中空隙65’的高度h4大于图10a中的高度h3。在一些实施例中，高度h4在约20nm至约35nm的范围内。
在本发明中，由于在源极/漏极外延层和隔离绝缘层(sti)之间形成空隙，所以可以减小源极/漏极结构处的寄生电容。此外，通过使鳍掩模层(例如，sin)保留在隔离绝缘层的上表面上，空隙的高度(尺寸)可以更大。
图18示出了根据本发明实施例的半导体器件的截面图。在以下实施例中可以采用与前述实施例中描述的材料、结构、尺寸、工艺和/或操作相同或相似的材料、结构、尺寸、工艺和/或操作，并且可以省略详细说明。
如图18所示，多个鳍结构20，例如5至20个(例如9个)鳍结构20，设置在衬底10上方，并且合并的源极/漏极外延结构60形成在鳍结构上方。在图18中，省略了蚀刻停止层。如上所述，源极/漏极外延层60从凹进的鳍结构的圆角形状生长。圆角形状影响源极/漏极外延层的生长，使得外延层更可能合并并形成合并的外延结构。在一些实施例中，合并外延层的上表面具有不平坦的表面，并且合并外延层的上表面在x方向上的峰谷值在约5nm至约20nm的范围内，而在其他实施例中在约7nm至约15nm的范围内。峰谷值是在从左侧第二鳍结构上方的部分和从右侧第二鳍结构上方的部分之间测量的。
在一些实施例中，如图18所示，合并的源极/漏极外延层60经由接触插塞100a和金属布线110a电耦合到电路元件，并且经由接触插塞100b和金属布线110b电耦合到不同的电路元件。在这种情况下，在一些实施例中，两个或更多个栅电极设置在多个鳍结构上方。
在本发明的实施例中，通过使用非对称脉冲偏置蚀刻形成w形凹槽，可以改善源极/漏极外延层的特性。非对称脉冲偏置蚀刻控制凹槽的形状，进而控制源极/漏极外延层的形状(例如，底部轮廓)。外延层的体积和形貌被优化，这进一步改善了外延层与源极/漏极接触件(例如，tin阻挡层)之间的接触区域，以控制器件的迁移率。
应当理解，不是所有的优点都已经在此处讨论，没有特定的优点对于所有的实施例或示例都是需要的，并且其他实施例或示例可以提供不同的优点。
根据本发明的一个方面，在制造包括finfet的半导体器件的方法中，在衬底上方形成鳍结构。鳍结构在平面图中沿第一方向延伸。在衬底上方形成隔离绝缘层，使得鳍结构的下部嵌入隔离绝缘层中，并且鳍结构的上部从隔离绝缘层暴露。栅极结构形成在鳍结构的部分上方，栅极结构在平面图中沿与第一方向交叉的第二方向延伸。鳍掩模层形成在从隔离绝缘层突出且未被栅极结构覆盖的鳍结构的侧壁上，并且形成在隔离绝缘层的上表面上。通过等离子体蚀刻工艺，鳍结构的源极/漏极区凹进以形成凹槽。外延源极/漏极结构形成在鳍结构的凹槽上方。等离子体工艺包括以脉冲功率施加脉冲偏置电压和rf电压。在一个或多个前述实施例和以下实施例中，当脉冲偏置电压较高时，脉冲功率较低。在一个或多个前述实施例和以下实施例中，脉冲偏置和脉冲功率包括在70％到90％的范围内的占空比。在一个或多个前述实施例和以下实施例中，脉冲偏置包括在300v至500v范围内的高电压和在100v至150v范围内的低电压。在一个或多个前述实施例和以下实施例中，rf电压包括从1000w到1500w的范围内的高输入功率和在300w到500w的范围内的低输入功率。在一个或多个前述实施例和以下实施例中，等离子体工艺包括提供hbr和he气体。在前述和以下实施方案中的一个或多个中，hbr气体和he气体的流量比在0.3至0.7的范围内。在一个或多个前述实施例和以下实施例中，等离子体工艺在1毫托至100毫托范围内的压力下进行。在一个或多个前述实施例和以下实施例中，凹槽的底部呈w形或波浪形。在一个或多个前述实施例和以下实施例中，脉冲偏置和脉冲功率的一个周期在0.5秒至20秒的范围内。
根据本申请的另一方面，在制造包括finfet的半导体器件的方法中，在衬底上方形成多个鳍结构。在平面图中，多个鳍结构在第一方向上延伸，并且布置在与第一方向交叉的第二方向上。在衬底上方形成隔离绝缘层，使得多个鳍结构的下部嵌入隔离绝缘层中，并且多个鳍结构的上部从隔离绝缘层暴露。在从隔离绝缘层突出的多个鳍结构的源极/漏极区的侧壁上形成鳍掩模层。多个鳍结构的源极/漏极区凹进以形成凹槽。在鳍结构的每个凹槽上方形成外延源极/漏极结构，以形成合并的源极/漏极外延层。在凹进源极/漏极区过程中，使用结合蚀刻和沉积工艺的等离子体工艺，并且该等离子体工艺包括以脉冲功率施加脉冲偏置电压和rf电压。在一个或多个前述实施例和以下实施例中，凹槽的深度在50nm至70nm的范围内。在一个或多个前述实施例和以下实施例中，深度不一致。在一个或多个前述实施例和以下实施例中，最大深度和最小深度之间的差异在0.5nm至5nm的范围内。在一个或多个前述实施例和以下实施例中，凹槽的底部具有w形。在一个或多个前述实施例和以下实施例中，耦合到源极/漏极外延层的多个鳍结构的数量是五到二十。在一个或多个前述实施例和以下实施例中，当脉冲偏置电压较高时，脉冲功率较低。在一个或多个前述实施例和以下实施例中，脉冲偏置和脉冲功率包括在70％到90％的范围内的占空比。在一个或多个前述实施例和以下实施例中，脉冲偏置包括在300v至500v范围内的高电压和在100v至150v范围内的低电压，并且rf电压包括在1000w至1500w范围内的高输入功率和在300w至500w范围内的低输入功率。
根据本发明的另一方面，半导体器件包括设置在衬底上方的隔离绝缘层、设置在衬底上方并在平面图中沿第一方向延伸的多个鳍结构、设置在多个鳍结构的部分上方并沿与第一方向交叉的第二方向延伸的栅极结构、源极/漏极外延层以及设置在隔离绝缘层的上表面上的介电层。未被栅极结构覆盖的多个鳍结构凹进在隔离绝缘层的上表面之下，源极/漏极外延层形成在凹进的鳍结构上方，并且源极/漏极外延层和每个凹进的鳍结构之间的每个界面具有w形。
上面概述了若干实施例或示例的特征，使得本领域技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例或示例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应认识到，这种等效结构并不背离本发明的精神和范围，并且其可以进行各种更改、替换和变更而不背离本发明的精神和范围。
1.一种制造包括鳍式场效应晶体管(finfet)的半导体器件的方法，包括：
在衬底上方形成鳍结构，所述鳍结构在第一方向上延伸，
在所述衬底上方形成隔离绝缘层，使得所述鳍结构的下部嵌入所述隔离绝缘层中，并且所述鳍结构的上部从所述隔离绝缘层暴露；
在所述鳍结构的部分上方形成栅极结构，所述栅极结构在平面图中在与所述第一方向交叉的第二方向上延伸；
通过等离子体蚀刻工艺凹进的所述鳍结构的源极/漏极区以形成凹槽；以及
在所述鳍结构中的所述凹槽上方形成外延源极/漏极结构，
其中，所述等离子体蚀刻工艺包括以脉冲功率施加脉冲偏置电压和rf电压。
2.根据权利要求1所述的方法，其中，当所述脉冲偏置电压较高时，所述脉冲功率较低。
3.根据权利要求1所述的方法，其中，所述脉冲偏置电压和所述脉冲功率中的每个的占空比在70％至90％的范围内。
4.根据权利要求1所述的方法，其中，所述脉冲偏置电压包括200v至400v范围内的高电压和100v至150v范围内的低电压。
5.根据权利要求1所述的方法，其中，所述rf电压包括1000w至1500w范围内的高输入功率和300w至500w范围内的低输入功率。
6.根据权利要求1所述的方法，其中，所述等离子体工艺包括供应hbr气体和一种或多种惰性气体。
7.根据权利要求6所述的方法，其中，所述hbr气体和所述一种或多种惰性气体的流量比在0.3至0.7的范围内。
8.根据权利要求1所述的方法，其中，所述等离子体工艺在1mtorr至100mtorr的范围内的压力下执行。
9.一种制造包括鳍式场效应晶体管(finfet)的半导体器件的方法，包括：
在衬底上方形成多个鳍结构，所述多个鳍结构在第一方向上延伸并布置在与所述第一方向交叉的第二方向上；
在所述衬底上方形成隔离绝缘层，使得所述多个鳍结构的下部嵌入所述隔离绝缘层中，并且所述多个鳍结构的上部从所述隔离绝缘层暴露；
凹进所述多个鳍结构的所述源极/漏极区以形成凹槽；以及
在所述鳍结构的每个所述凹槽上方形成外延源极/漏极结构，以形成合并的源极/漏极外延层，
其中，在所述凹进所述源极/漏极区过程中，使用结合蚀刻和沉积工艺的等离子体工艺，以及
每个所述凹槽的底部具有w形或波浪形。
10.一种半导体器件，包括：
隔离绝缘层，设置在衬底上方；
鳍结构，设置在所述衬底上方并在平面图中沿第一方向延伸；
栅极结构，设置在所述鳍结构的部分上方；
源极/漏极外延层，位于源极/漏极区上方；以及
介电层，设置在所述隔离绝缘层的上表面上，其中：
所述源极/漏极外延层和所述鳍结构的所述源极/漏极区之间的界面具有w形。
技术总结