本发明涉及集成电路领域，尤其涉及一种基于beol工艺的集成电路结构及其形成方法。
背景技术：
在后道工序(beol)中，随着金属线间距持续降低至10nm以及其他技术的发展，必须采用超薄cu扩散阻挡层来缓解因沟槽/通孔长径比的增加而导致沟槽/通孔中cu的ecp(电化学沉积)填充不良的问题，同时还要求采用超薄cu扩散阻挡层来增大沟槽/通孔区域内的cu体积，以实现降低金属线的电阻。
具有较高电阻率的材料(例如aldal2o3、bn和mos等)是超薄cu扩散阻挡层的良好备选材料。
然而，因这些材料的绝缘性或高电阻率，这些材料难以制成cu扩散阻挡层，并且，不同金属层的连接是难以实现的。
技术实现要素：
本发明针对上述技术问题，提出一种基于beol工艺的集成电路结构及其形成方法。
本发明所提出的技术方案如下：
本发明提出了一种基于beol工艺的集成电路结构的形成方法，包括以下步骤：
步骤s1、提供基体，该基体包括low-k介电层、覆盖在low-k介电层底面的第一覆盖层以及布置在第一覆盖层底面的多条铜线；
步骤s2、开设依次贯穿low-k介电层和第一覆盖层并与铜线连通的连通孔；在连通孔内壁和铜线上与连通孔连通的表面均布设ald阻挡层；并在ald阻挡层上形成电介质层；
步骤s3、去除在铜线上与连通孔连通的表面布设的ald阻挡层；然后去除电介质层，并在连通孔内壁上形成的ald阻挡层和铜线上与连通孔连通的表面分别形成钽层；钽层围成容纳空间；
步骤s4、在容纳空间中填充铜连接部，并在low-k介电层顶面形成第二覆盖层。
本发明上述的集成电路结构的形成方法中，在步骤s2中，连通孔是通过采用非保形蚀刻掩模的蚀刻工艺形成。
本发明上述的集成电路结构的形成方法中，ald阻挡层由taxn1-x、tixn1-x、taxsi1-x、taxc1-x、wxsi1-x、wxn1-x、wxb1-x、taxsiyn1-x-y、tixsiyn1-x-y、wxsiyn1-x-y、moxsiyn1-x-y、rexsiyn1-x-y、wxbyn1-x-y、wxcyn1-x-y、al2o3、bn或mos制成。
本发明上述的集成电路结构的形成方法中，电介质层为由sio2、sin或sicn制成的pvd膜。
本发明上述的集成电路结构的形成方法中，电介质层没有覆盖在铜线与连通孔连通的表面上的ald阻挡层。
本发明还提出了一种基于beol工艺的集成电路结构，包括low-k介电层、覆盖在low-k介电层底面的第一覆盖层以及布置在第一覆盖层底面的多条铜线；集成电路结构上开设有依次贯穿low-k介电层和第一覆盖层并与铜线连通的连通孔；
集成电路结构还包括钽层以及在连通孔内壁上布设的ald阻挡层；钽层分别覆盖在ald阻挡层以及铜线上与连通孔连通的表面；钽层围成容纳空间；
集成电路结构还包括填充在容纳空间中的铜连接部以及在low-k介电层顶面形成的第二覆盖层。
本发明上述的集成电路结构中，连通孔是通过采用非保形蚀刻掩模的蚀刻工艺形成。
本发明上述的集成电路结构中，ald阻挡层由taxn1-x、tixn1-x、taxsi1-x、taxc1-x、wxsi1-x、wxn1-x、wxb1-x、taxsiyn1-x-y、tixsiyn1-x-y、wxsiyn1-x-y、moxsiyn1-x-y、rexsiyn1-x-y、wxbyn1-x-y、wxcyn1-x-y、al2o3、bn或mos制成。
本发明的基于beol工艺的集成电路结构及其形成方法通过去除在铜线上与连通孔连通的表面布设的ald阻挡层，从而使得铜连接部可以与铜线电连接，从而实现较低电阻值的通孔电阻，同时采用ta，ti或w的二元或三元化合物作为得ald阻挡层使其能够与其他金属层较好的复合。本发明的基于beol工艺的集成电路结构及其形成方法设计新颖，实用性强。
附图说明
下面将结合附图及实施例对本发明作进一步说明，附图中：
图1示出了本发明优选实施例的集成电路结构的形成方法的第一步骤状态示意图；
图2示出了本发明优选实施例的集成电路结构的形成方法的第二步骤状态示意图；
图3示出了本发明优选实施例的集成电路结构的形成方法的第三步骤状态示意图；
图4示出了本发明优选实施例的集成电路结构的形成方法的第四步骤状态示意图；
图5示出了本发明优选实施例的集成电路结构的形成方法的第五步骤状态示意图。
具体实施方式
为了使本发明的技术目的、技术方案以及技术效果更为清楚，以便于本领域技术人员理解和实施本发明，下面将结合附图及具体实施例对本发明做进一步详细的说明。
如图1-5所示，图1示出了本发明优选实施例的集成电路结构的形成方法的第一步骤状态示意图；图2示出了本发明优选实施例的集成电路结构的形成方法的第二步骤状态示意图；图3示出了本发明优选实施例的集成电路结构的形成方法的第三步骤状态示意图；图4示出了本发明优选实施例的集成电路结构的形成方法的第四步骤状态示意图；图5示出了本发明优选实施例的集成电路结构的形成方法的第五步骤状态示意图。具体地，该集成电路结构的形成方法包括以下步骤：
步骤s1、提供基体，该基体包括low-k介电层100、覆盖在low-k介电层100底面的第一覆盖层200以及布置在第一覆盖层200底面的多条铜线300，如图1所示；
在本步骤中，k为介电常数，工程上根据k值的不同，把电介质分为high-k电介质和low-k电介质两类。介电常数k>3.9的电介质为high-k电介质；而介电常数k≤3.9的电介质为low-k电介质。在本实施例中，low-k介电层100为由low-k电介质制成的制件。
步骤s2、开设依次贯穿low-k介电层100和第一覆盖层200并与铜线300连通的连通孔400；在连通孔400内壁和铜线300上与连通孔400连通的表面均布设ald阻挡层500；并在ald阻挡层500上形成电介质层600，如图2所示；
在本步骤中，连通孔400是通过采用非保形蚀刻掩模的蚀刻工艺形成，从而仅蚀刻了第一覆盖层200和low-k介电层100的位于铜线300上方的部分。
由具有多晶结构的ta，ti或w制成的金属膜使铜易于沿晶界扩散。非晶态金属非常不稳定，在低温下会结晶，从而为扩散提供了路径。因此，具有较高热稳定性的二元和三元化合物更适用于阻隔应用。难熔金属的二元化合物如taxn1-x、tixn1-x、taxsi1-x、taxc1-x、wxsi1-x、wxn1-x或wxb1-x以及三元化合物如taxsiyn1-x-y、tixsiyn1-x-y、wxsiyn1-x-y、moxsiyn1-x-y、rexsiyn1-x-y、wxbyn1-x-y或wxcyn1-x-y(x为正整数，y为正整数)所制成的膜可以是无定形的，能够和其他金属较好的复合，具有出色的热稳定性，但电阻远高于铜，可用于制造ald阻挡层500。
ald阻挡层500还可以由al2o3、bn或mos等制成。
电介质层600为由sio2、sin或sicn制成的pvd膜。应当注意，电介质层600没有覆盖在铜线300与连通孔400连通的表面上的ald阻挡层500。
步骤s3、去除在铜线300上与连通孔400连通的表面布设的ald阻挡层500，如图3所示；然后去除电介质层600，并在连通孔400内壁上形成的ald阻挡层500和铜线300上与连通孔400连通的表面分别形成钽层700；钽层700围成容纳空间，如图4所示；
步骤s4、在容纳空间中填充铜连接部800，并在low-k介电层100顶面形成第二覆盖层900，如图5所示。
在上述技术方案中，通过步骤s3中去除在铜线300上与连通孔400连通的表面布设的ald阻挡层500，从而使得铜连接部800可以与铜线300电连接，从而实现较低电阻值的通孔电阻。
如图1和5所示，本发明还提出了一种集成电路结构，其包括low-k介电层100、覆盖在low-k介电层100底面的第一覆盖层200以及布置在第一覆盖层200底面的多条铜线300；集成电路结构上开设有依次贯穿low-k介电层100和第一覆盖层200并与铜线300连通的连通孔400；
集成电路结构还包括钽层700以及在连通孔400内壁上布设的ald阻挡层500；钽层700分别覆盖在ald阻挡层500以及铜线300上与连通孔400连通的表面；钽层700围成容纳空间；
集成电路结构还包括填充在容纳空间中的铜连接部800以及在low-k介电层100顶面形成的第二覆盖层900。
在上述技术方案中，k为介电常数，工程上根据k值的不同，把电介质分为high-k电介质和low-k电介质两类。介电常数k>3.9的电介质为high-k电介质；而介电常数k≤3.9的电介质为low-k电介质。在本实施例中，low-k介电层100为由low-k电介质制成的制件。
连通孔400是通过采用非保形蚀刻掩模的蚀刻工艺形成，从而仅蚀刻了第一覆盖层200和low-k介电层100的位于铜线300上方的部分。
由具有多晶结构的ta，ti或w制成的金属膜使铜易于沿晶界扩散。非晶态金属非常不稳定，在低温下会结晶，从而为扩散提供了路径。因此，具有较高热稳定性的二元和三元化合物更适用于阻隔应用。难熔金属的二元化合物如taxn1-x、tixn1-x、taxsi1-x、taxc1-x、wxsi1-x、wxn1-x或wxb1-x以及三元化合物如taxsiyn1-x-y、tixsiyn1-x-y、wxsiyn1-x-y、moxsiyn1-x-y、rexsiyn1-x-y、wxbyn1-x-y或wxcyn1-x-y(x为正整数，y为正整数)所制成的膜可以是无定形的，能够和其他金属较好的复合，具有出色的热稳定性，但电阻远高于铜，可用于制造ald阻挡层500。
ald阻挡层500还可以由al2o3、bn或mos等制成。
在上述技术方案中，通过ald阻挡层500，使得铜连接部800可以与铜线300电连接，从而实现较低电阻值的通孔电阻。
本发明的基于beol工艺的集成电路结构及其形成方法通过去除在铜线上与连通孔连通的表面布设的ald阻挡层，从而使得铜连接部可以与铜线电连接，从而实现较低电阻值的通孔电阻，同时采用ta，ti或w的二元或三元化合物作为得ald阻挡层使其能够与其他金属层较好的复合。本发明的基于beol工艺的集成电路结构及其形成方法设计新颖，实用性强。
面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。
1.一种基于beol工艺的集成电路结构的形成方法，其特征在于，包括以下步骤：
步骤s1、提供基体，该基体包括low-k介电层(100)、覆盖在low-k介电层(100)底面的第一覆盖层(200)以及布置在第一覆盖层(200)底面的多条铜线(300)；
步骤s2、开设依次贯穿low-k介电层(100)和第一覆盖层(200)并与铜线(300)连通的连通孔(400)；在连通孔(400)内壁和铜线(300)上与连通孔(400)连通的表面均布设ald阻挡层(500)；并在ald阻挡层(500)上形成电介质层(600)；
步骤s3、去除在铜线(300)上与连通孔(400)连通的表面布设的ald阻挡层(500)；然后去除电介质层(600)，并在连通孔(400)内壁上形成的ald阻挡层(500)和铜线(300)上与连通孔(400)连通的表面分别形成钽层(700)；钽层(700)围成容纳空间；
步骤s4、在容纳空间中填充铜连接部(800)，并在low-k介电层(100)顶面形成第二覆盖层(900)。
2.根据权利要求1所述的集成电路结构的形成方法，其特征在于，在步骤s2中，连通孔(400)是通过采用非保形蚀刻掩模的蚀刻工艺形成。
3.根据权利要求1所述的集成电路结构的形成方法，其特征在于，ald阻挡层(500)由taxn1-x、tixn1-x、taxsi1-x、taxc1-x、wxsi1-x、wxn1-x、wxb1-x、taxsiyn1-x-y、tixsiyn1-x-y、wxsiyn1-x-y、moxsiyn1-x-y、rexsiyn1-x-y、wxbyn1-x-y、wxcyn1-x-y、al2o3、bn或mos制成。
4.根据权利要求1所述的集成电路结构的形成方法，其特征在于，电介质层(600)为由sio2、sin或sicn制成的pvd膜。
5.根据权利要求4所述的集成电路结构的形成方法，其特征在于，电介质层(600)没有覆盖在铜线(300)与连通孔(400)连通的表面上的ald阻挡层(500)。
6.一种基于beol工艺的集成电路结构，其特征在于，包括low-k介电层(100)、覆盖在low-k介电层(100)底面的第一覆盖层(200)以及布置在第一覆盖层(200)底面的多条铜线(300)；集成电路结构上开设有依次贯穿low-k介电层(100)和第一覆盖层(200)并与铜线(300)连通的连通孔(400)；
集成电路结构还包括钽层(700)以及在连通孔(400)内壁上布设的ald阻挡层(500)；钽层(700)分别覆盖在ald阻挡层(500)以及铜线(300)上与连通孔(400)连通的表面；钽层(700)围成容纳空间；
集成电路结构还包括填充在容纳空间中的铜连接部(800)以及在low-k介电层(100)顶面形成的第二覆盖层(900)。
7.根据权利要求1所述的集成电路结构，其特征在于，连通孔(400)是通过采用非保形蚀刻掩模的蚀刻工艺形成。
8.根据权利要求1所述的集成电路结构，其特征在于，ald阻挡层(500)由taxn1-x、tixn1-x、taxsi1-x、taxc1-x、wxsi1-x、wxn1-x、wxb1-x、taxsiyn1-x-y、tixsiyn1-x-y、wxsiyn1-x-y、moxsiyn1-x-y、rexsiyn1-x-y、wxbyn1-x-y、wxcyn1-x-y、al2o3、bn或mos制成。
技术总结