本公开实施例涉及一种半导体结构,尤其涉及一种包含用于导电通孔的扩散阻挡层的半导体结构,以降低接触电阻。
背景技术:
现今,集成芯片包含数百万个半导体装置。半导体装置通过在集成芯片上的装置之上形成的线路后端(back-end-of-the-line)金属互连层电性互连。典型的集成芯片包含多个线路后端金属互连层,其包含与金属接点(即,通孔)垂直耦合在一起的不同尺寸的金属线。
技术实现要素:
本公开实施例提出一种半导体结构,半导体结构包含:一第一层间介电层,设置于一半导体基板的上方;一下导电结构,设置于第一层间介电层之内;一覆盖层,沿着下导电结构的一顶表面连续地延伸;一上层间介电结构,覆盖于下导电结构与第一层间介电层之上;一导电体,设置于上层间介电结构之内且直接覆盖于覆盖层之上,其中导电体的底面直接覆盖于下导电结构的顶面之上,其中导电体的底面的宽度小于下导电结构的顶面的宽度;以及一第一扩散阻挡层,设置于导电体的侧壁与上层间介电结构的侧壁之间,其中第一扩散阻挡层从直接设置于导电体的底面和下导电结构的顶面之间的区域侧向偏移一非零距离。
本公开实施例提出一种半导体装置,半导体装置包含:一下导电结构,设置于一第一层间介电层之内,第一层间介电层覆盖于一半导体基板之上,其中下导电结构包含一下导电体,下导电体包含一第一导电材料;一覆盖层,沿着下导电结构的一上表面延伸,其中覆盖层包含一第二导电材料,第二导电材料与第一导电材料不同;一蚀刻停止结构,覆盖于下导电结构之上;一第二层间介电层,覆盖于蚀刻停止结构之上;一导电通孔,设置于蚀刻停止结构与第二层间介电层之内,其中导电通孔接触覆盖层,且其中导电通孔包含:一导电体,直接覆盖于下导电结构之上且包含第一导电材料,其中导电体的底面通过一接触界面区域与覆盖层的顶面垂直地偏移;一粘合衬垫,沿着导电体的底面连续地延伸且侧向围绕导电体,其中粘合衬垫包含第二导电材料,其中粘合衬垫沿着接触界面区域侧向延伸;及一第一扩散阻挡层,连续地侧向围绕粘合衬垫且包含一第三导电材料,其中第三导电材料具有比第一导电材料和第二导电材料更高的电阻率,其中第一扩散阻挡层从接触界面区域侧向偏移一非零距离。
本公开实施例提出一种形成半导体装置的方法,此方法包含:沿着位于一半导体基板的上方的一下导电结构的一上表面形成一覆盖层;在覆盖层的上方形成一上介电结构,其中上介电结构包含侧壁,侧壁定义直接在覆盖层的上方的一金属化开口;沿着覆盖层的一上表面选择性地沉积一自组装单层(sam);在上介电结构之上选择性地沉积一第一扩散阻挡层,其中第一扩散阻挡层铺于定义金属化开口的上介电结构的侧壁,其中自组装单层被配置为阻挡第一扩散阻挡层沿着自组装单层的一上表面沉积;执行一移除工艺以将自组装单层从覆盖层的上表面移除;在第一扩散阻挡层的上方沉积一粘合衬垫;在粘合衬垫的上方沉积一导电体,其中导电体填满金属化开口;以及对第一扩散阻挡层、粘合衬垫和导电体执行一平坦化工艺,直到到达上介电结构的一上表面,从而定义一导电通孔和一导线。
附图说明
以下将配合所附附图详述本公开实施例。应注意的是,依据产业的标准惯例,各种特征部件并未按照比例绘制。事实上,各种特征部件的尺寸可能经放大或缩小,以清楚地表现出本公开实施例的技术特征。
图1示出集成芯片的一些实施例的剖面图,集成芯片具有导电通孔与导线,其具有被配置以降低接触电阻的扩散阻挡层。
图2示出图1的集成芯片的一些替代的实施例沿着线a-a’的俯视图。
图3a~图3e示出互连结构的一些替代的实施例的剖面图,互连结构具有导电通孔与导线,其具有覆盖于下导电结构之上的扩散阻挡层。
图4a~图4d示出互连结构的一些替代的实施例的剖面图,互连结构具有导电通孔与导线,其具有覆盖于下导电结构之上的扩散阻挡层。
图5a~图5b示出互连结构的一些替代的实施例的剖面图,互连结构具有导电通孔与导线,其具有覆盖于下导电结构之上的扩散阻挡层。
图6示出集成芯片的一些实施例的剖面图,集成芯片具有覆盖于基板之上的互连结构,其中互连结构包含多个金属化层,金属化层包含被配置以降低接触电阻的扩散阻挡层。
图7~图9示出形成导电通孔与导线的第一方法的一些实施例的不同阶段的剖面图,其具有被配置以降低接触电阻的扩散阻挡层。
图10a~图10b示出形成导电通孔与导线的第一方法的一些实施例的不同阶段的剖面图,其具有被配置以降低接触电阻的扩散阻挡层。
图11~图15示出形成导电通孔与导线的第一方法的一些实施例的不同阶段的剖面图,其具有被配置以降低接触电阻的扩散阻挡层。
图16~图24示出形成导电通孔与导线的第二方法的一些实施例的剖面图,其具有被配置以降低接触电阻的扩散阻挡层。
图25以流程图的形式示出方法,此方法示出形成导电通孔和导线的方法的一些实施例,其具有被配置以降低接触电阻的扩散阻挡层。
附图标记如下:
100,300a,300b,300c,300d,400a,400b,400c,400d,500a,500b,600:集成芯片
102:基板
103:互连介电结构
104a:第一层间介电层
104b:第二层间介电层
105:蚀刻停止结构
106:下导电结构
107:互连结构
108:下导电衬垫
110:下导电体
110us:上表面
112:覆盖层
112ts:顶面
112ls:下表面
112us:上表面
114导电通孔
115:蚀刻停止结构
116:导线
118:第一扩散阻挡层
118s:区段
120:导电体
120bs:底面
120p:突出部
121:无阻挡界面
122:粘合衬垫
200:俯视图
301:接触界面区域
302:下蚀刻停止层
304:中介电层
306:上蚀刻停止层
310:第二扩散阻挡层
602:晶体管
604:源极/漏极区
606:栅极介电层
608:栅极电极
610:侧壁间隔物结构
612:接触蚀刻停止层
614:层间介电层
618a~618e:金属化层
620:导电衬垫
622:导电体结构
624:导电通孔
626:导线
628:底电极通孔
630:半导体装置
632:顶电极通孔
700,800,900,1000,1001,1100,1200,1300,1400,1500,1600,1700,1800,1900,2000,2100,2200,2300,2400:剖面图
902:金属化开口
1002:自组装单层
1004:头部基团
1006:分子链
1008:末端基团
1702:开口
2500:方法
2502,2504,2506,2508,2510,2512,2514,2516:步骤
a-a’:线
d1:第一直径
d2:第二直径
d1:距离
h1:高度
t1:第一厚度
t2:第二厚度
v1:垂直距离
w1:宽度
w2:宽度
具体实施方式
本公开内容提供许多不同的实施例或范例以实施所提供主题的不同特征。以下叙述各个部件及其排列方式的特定范例,以简化本公开。当然,这些特定的范例并非用以限定。例如,若是本公开实施例叙述了一第一特征部件形成于一第二特征部件之上或上方,即表示其可能包含前述第一特征部件与前述第二特征部件是直接接触的实施例,亦可能包含了有附加的特征部件形成于前述第一特征部件与前述第二特征部件之间的实施例,而使前述第一特征部件与前述第二特征部件可能未直接接触。此外,本公开可能在各种范例中重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的,并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外,其中可能用到与空间相关用词,例如“在…的下方”、“在…之下”、“下”、“在…的上方”、“在…之上”、“上”及类似的用词,这些空间相关用词是为了便于描述附图中一个(些)元件或特征部件与另一个(些)元件或特征部件之间的关系。除了在附图中描述的方位之外,这些空间相关用词还意图涵盖装置在使用或操作中的不同方位。装置可被转向不同的方位(旋转90度或其他方位),而在此使用的空间相关用词可以同样地被相应地解释。
集成芯片可包含设置于半导体基板的上方和/或之内的多个半导体装置(例如,晶体管、记忆装置等)。互连结构可设置于半导体基板的上方。互连结构可包含导电互连层,导电互连层具有设置于互连介电结构之内的导线和导电通孔。导线和导电通孔被配置为提供设置于半导体基板之内和/或上方的不同半导体装置之间的电通路。
互连结构的导电互连层通常使用双镶嵌(dualdamascene)工艺所形成。举例来说,可在半导体基板的上方的下层间介电(inter-leveldielectric,ild)结构之内形成第一导电层,例如底部导线层。随后,可执行双镶嵌工艺以在第一导电层的上方形成导电互连层。双镶嵌工艺可包含在下层间介电结构的上方形成介电材料。接着,选择性地蚀刻介电材料以在介电材料中形成用于通孔层和邻接的布线层的开口。在形成开口之后,在第一导电层的上方形成扩散阻挡层,使得扩散阻挡层铺于开口并与第一导电层接触。随后,在开口之内形成导电体结构,从而接触扩散阻挡层并填充开口。扩散阻挡层沿着导电体的底表面连续地延伸。最后,在导电体结构上执行平坦化工艺以移除任何多余的材料,从而定义导电互连层的导电通孔和导线。
然而,设置于集成芯片之内的导电部件的尺寸被缩小以增加设置于半导体基板的上方的装置的数量,而随着导电通孔的尺寸缩小,集成芯片内的电阻电容(resistancecapacitance,rc)延迟增加。这部分地是因为扩散阻挡层具有比导电体结构更高的电阻率。此外,随着尺寸的缩小,导电通孔与下方的导电部件(例如,第一导电层)之间的接触面积较小,因而进一步增加了扩散阻挡层和下方的导电部件之间的电阻率。这可能进一步增加设置于互连结构之内的导电部件之间的rc延迟和/或电阻率,从而降低集成芯片的性能。
因此,本公开的一些实施例是有关于一种互连结构,互连结构包含在无阻挡接触界面处接触下方的导电结构的导电通孔。此外,根据本公开用于形成互连结构的方法包含在半导体基板的上方形成下导电结构。沿着下导电结构的上表面形成覆盖层。随后,执行双镶嵌工艺以在下导电结构的上方定义导电通孔和导线。双镶嵌工艺包含在覆盖层的上方形成介电结构。选择性地蚀刻介电结构以形成开口并暴露覆盖层的上表面。随后,将自组装单层(self-assembledmonolayer,sam)选择性沉积在覆盖层的上方。在开口之内(例如,通过原子层沉积(ald))选择性地沉积扩散阻挡层,使得扩散阻挡层铺于定义金属化开口的介电结构的侧壁。自组装单层被配置为防止扩散阻挡层沉积在覆盖层上,使得扩散阻挡层不沿着覆盖层的上表面延伸。执行移除工艺以删除自组装单层。最后,在金属化开口中形成导电体,从而在下导电结构的上方定义导电通孔和导线。在导电体的底面和下导电结构的上表面之间定义无阻挡接触区域,其中扩散阻挡层从无阻挡接触区域侧向偏移一非零距离。因此,可形成导电通孔,使得扩散阻挡层不设置于导电通孔和下导电结构之间。这促进了导电通孔和下导电结构之间的无扩散阻挡接触界面,从而降低互连结构中的rc延迟并提高集成集成电路的性能。
此外,本公开的一些替代实施例是有关于一种互连结构,互连结构包含以降低的接触电阻与下方的导电结构接触的导电通孔。举例来说,可在导电通孔的导电体和下方的导电结构之间设置相对薄(例如,厚度为10埃或小于10埃)的扩散阻挡层。相对薄的扩散阻挡层可沿着导电体的底面连续地侧向延伸,使得相对薄的扩散阻挡层在导电体和下方的导电结构之间被间隔开。此外,相对薄的扩散阻挡层被配置为进一步减少材料(例如,铜)从导电体扩散,从而增加互连结构的可靠性。因为相对薄的扩散阻挡层具有例如10埃或小于10埃的厚度,所以可降低互连结构的rc延迟,同时进一步减少材料从导电体扩散。
图1示出集成芯片100的一些实施例的剖面图,集成芯片100具有覆盖于半导体基板102之上的互连结构107。
互连结构107包含下导电结构106、互连介电结构103、导电通孔114及导线116。在一些实施例中,互连介电结构103包含第一层间介电(ild)层104a、蚀刻停止结构105和第二层间介电层104b。下导电结构106包含下导电体110及侧向围绕下导电体110的下导电衬垫108。在一些实施例中,下导电结构106包含覆盖层112,覆盖层112沿着下导电体110的上表面连续地延伸。在一些实施例中,下导电结构106可被配置为导电接点、导电通孔、导线、顶部电极、顶部电极通孔或其他合适的导电结构。下导电结构106可设置于互连结构107的金属化层之内,金属化层将上方的导电层(例如,导电通孔114和/或导线116)与多个设置于半导体基板102的上方和/或之内的半导体装置(例如,晶体管、变容器(varactor)等)连接。
蚀刻停止结构105覆盖下导电结构106,而第二层间介电层104b覆盖蚀刻停止结构105。导电通孔114和导线116设置于蚀刻停止结构105和第二层间介电层104b之内,并且直接覆盖于下导电结构106之上。导线116直接覆盖于导电通孔114之上。此外,导线116和导电通孔114包含第一扩散阻挡层118、粘合衬垫122及导电体120。在一些实施例中,粘合衬垫122设置于导电体120和第一扩散阻挡层118之间。在一些实施例中,粘合衬垫122可例如是或包含钴,并且被配置为增加导电体120与第一扩散阻挡层118之间的黏合力。在一些实施例中,导电体120是从第二层间介电层104b的上表面连续地延伸至覆盖层112的单个导电结构。第一扩散阻挡层118侧向围绕导电体120的侧壁并且被配置为防止材料(例如,铜)从导电体120扩散至相邻结构和/或防止另一种材料扩散至导电体120中。在一些实施例中,导电体120和/或下导电体110可例如分别是或包含铜、铝、铜锰、钌、其他合适的导电材料或前述的任意组合。在其他的实施例中,第一扩散阻挡层118可例如是或包含氮化钽、氮化钛、前述的任意组合等。因此,第一扩散阻挡层118可具有比导电体120、下导电体110和/或黏合衬垫122更高的电阻率。
在一些实施例中,在互连结构107的制造过程中,在下导电结构106的上方形成导电通孔114之前,在覆盖层112之上形成自组装单层(sam)(未示出)。自组装单层被配置为在用于形成第一扩散阻挡层118的沉积工艺(例如,原子层沉积(ald)工艺)期间防止第一扩散阻挡层118的至少一部分沉积在覆盖层112的上方。随后,执行移除工艺以将自组装单层移除,并且在覆盖层112的上方形成导电体120,使得导电通孔114在无阻挡界面121处接触覆盖层112。无阻挡界面121可设置于第一扩散阻挡层118的内侧壁之间。在其他的实施例中,省略粘合衬垫122(未示出),使得导电体120沿着无阻挡界面121直接接触覆盖层112。通过导电通孔114沿着无阻挡界面121直接接触覆盖层112,可降低导电通孔114和下导电结构106之间的接触电阻,从而降低集成芯片100中的rc延迟。这是因为导电体120和/或粘合衬垫122各自具有比第一扩散阻挡层118低的电阻率,且第一扩散阻挡层118从无阻挡界面121侧向偏移。因此,可通过第一扩散阻挡层118减少至导电体120的扩散和/或从导电体120的扩散,同时降低导电通路114和下导电结构106之间的接触电阻。
图2示出图1的集成芯片100的一些替代的实施例沿着线a-a’的俯视图200。
在一些实施例中,如俯视图200所示,当从上方观察时,导电通孔(图1的114)的覆盖层112和导电体120可各自例如为圆形、椭圆形或其他合适的形状。此外,导电体120的第一直径d1小于覆盖层112的第二直径d2。在一些实施例中,导电体120的第一直径d1可以对应于导电体120的底面的直径。当第一直径d1缩小时,导电通孔(图1的114)和覆盖层112之间的接触电阻率可能增加。然而,由于导电通孔(图1的114)沿着无阻挡界面(图1的121)接触覆盖层112,可减轻接触电阻的增加,从而降低集成芯片100中的rc延迟。应当理解,导电体120被设置于图1中的线a-a’的上方,因此在图2的俯视图200中用虚线圆圈示出导电体120,以显示导电体120相对于覆盖层120的位置和尺寸。
图3a示出集成芯片300a的一些实施例的剖面图,集成芯片300a具有位于半导体基板102的上方的互连结构107。
互连结构107包含设置于互连介电结构103之内的金属化层(例如,下导电结构106、导电通孔114、导线116等)。金属化层被配置为将设置于半导体基板102之内和/或之上的半导体装置(未示出)电耦合在一起。在一些实施例中,半导体基板102可例如是或包含块状半导体基板(例如,块状硅)、绝缘体上硅(silicon-on-insulator,soi)基板或其他合适的基板材料。互连介电结构103包含第一层间介电(ild)层104a、蚀刻停止结构105和第二层间介电层104b。在其他的实施例中,第一层间介电层104a和第二层间介电层104b可例如分别是或包含二氧化硅、低介电系数(low-κ)介电材料、极低介电系数(extremelow-κ)介电材料、前述材料的任意组合或其他合适的介电材料。蚀刻停止结构105包含下蚀刻停止层302、中介电层304和上蚀刻停止层306。在一些实施例中,下蚀刻停止层302和上蚀刻停止层306可例如分别是或包含碳化硅、氮化硅、氮氧化硅等。在其他的实施例中,中介电层304可例如是或包含二氧化硅、氮化硅、碳化硅等。
设置于互连结构107之内的金属化层包含设置于第一层间介电层104a之内的下导电结构106。下导电结构106包含下导电体110和下导电衬垫108。在其他的实施例中,下导电体110可例如是或包含铝、铜、前述的任何组合等。下导电衬垫108可例如是或包含氮化钛、氮化钽等。蚀刻停止结构105覆盖于第一层间介电层104a之上,并且可在用于形成互连结构107的制造过程中作为蚀刻停止层。覆盖层112覆盖于下导电结构106之上。在一些实施例中,覆盖层112包含例如钴、钌、钨、包含一种或多种掺杂剂的金属或其他合适的导电材料。在一些实施例中,覆盖层112被配置为减少和/或防止材料(例如,铜和/或铝)从下导电体110扩散至周围的结构,例如互连介电结构103。举例来说,在集成芯片300a的操作和/或制造期间,互连结构107之内的热量可能增加,从而促使或利于材料(例如,铜和/或铝)从下导电体110扩散至互连介电结构103和/或其他相邻的结构。因此,通过跨越下导电结构106的上表面延伸的覆盖层112,可以减少材料从下导电体110扩散。这部分地增加集成芯片300a的可靠性。
导电通孔114和导线116覆盖于下导电结构106之上。导线116设置于第二层间介电层104b之内,而导电通孔114设置于第二层间介电层104b和蚀刻停止结构105之内。在一些实施例中,导电通孔114和导线116包含导电体120、第一扩散阻挡层118和粘合衬垫122。导电体120直接覆盖于下导电结构106之上。在一些实施例中,导电体120的底面120bs大致上平行于覆盖层112的顶面112ts。粘合衬垫122在导电体120周围连续地弯曲且沿着导电体120的底面120bs连续地侧向延伸。粘合衬垫122被配置为促进导电体120与第一扩散阻挡层118之间的黏合,从而可减轻导电体120与第一扩散阻挡层118之间的分层(delamination)。这进而增加集成芯片300a的可靠性。
在一些实施例中,导电体120和下导电体110可例如分别包含第一导电材料,例如:铜、铝、铜锰、钌、其他合适的导电材料或前述的任意组合。在其他的实施例中,覆盖层112和粘合衬垫122可例如分别包含第二导电材料,例如钴、钌、钨、包含一种或多种掺杂剂的金属等。在又一些实施例中,第一扩散阻挡层118和导电衬垫108可例如分别包含第三导电材料,例如氮化钛、氮化钽等。在一些实施例中,第三导电材料具有比第一导电材料和第二材料更高的电阻率。
导电体120的底面120bs通过接触界面区域301与覆盖层112分开。在一些实施例中,粘合衬垫122设置于接触界面区域301之内,使得导电体120的底面120bs与覆盖层112的顶表面112ts垂直地分开垂直距离v1。在其他的实施例中,垂直距离v1对应于设置于接触界面区域301之内的粘合衬垫122的厚度。
在一些实施例中,在集成芯片300a的制造期间,利用自组装单层(sam)(未示出)选择性地沉积第一扩散阻挡层118。这确保第一扩散阻挡层118在远离导电体120的底面120bs的方向上从接触界面区域301侧向偏移一非零距离。这部分地降低导电通孔114与覆盖层112和/或下导电结构106之间的接触电阻。在其他的实施例中,通过第一扩散阻挡层118从接触界面区域301侧向偏移,因此降低集成芯片300a的电阻电容(rc)延迟时间。这是因为导电体120、粘合衬垫122和/或覆盖层112均具有比第一扩散阻挡层118低的电阻率。在又一些实施例中,导电体120和/或下导电体110各别是单一连续材料,例如:铜、铜锰合金等,从而进一步降低集成芯片300a中存在的rc延迟。
在一些实施例中,下蚀刻停止层302的厚度可例如在约10至20埃的范围内、在约10至15埃的范围内、在约15至20埃的范围内或其他合适的厚度值。在其他的实施例中,中介电层304的厚度可例如在约30至70埃的范围内、在约30至50埃的范围内、在约50至70埃的范围内或其他合适的厚度值。在又一些实施例中,上蚀刻停止层306的厚度可例如在约20至40埃的范围内、在约20至30埃的范围内、在约30至40埃的范围内或其他合适的厚度值。此外,蚀刻停止结构105具有第一厚度t1,第一厚度t1是由下蚀刻停止层302的底面和上蚀刻停止层306的顶面所定义。在一些实施例中,第一厚度t1在约60至130埃的范围内、在约60至95埃的范围内、在约95至130埃的范围内或其他合适的厚度值。此外,导电通孔114具有第二厚度t2,第二厚度t2例如在约200至400埃的范围内、在约200至300埃的范围内、在约300至400埃的范围内或其他合适的厚度值。
此外,第二厚度t2与第一厚度t1的比(例如,t2:t1)例如为约3:1、在约2.5:1至3.5:1的范围内或其他合适的值。在一些实施例中,举例来说,若第二厚度t2与第一厚度t1的比相对较低(例如,小于约2.5:1),则在制造期间,可能无法从覆盖层112的上表面将蚀刻停止结构115的介电材料完全地移除。这可能导致导电通孔114和下导电结构106之间的接触电阻增加。在其他的实施例中,举例来说,若第二厚度t2与第一厚度t1的比相对较高(例如,大于约3.5:1),则在制造导电通孔114的过程中,蚀刻停止结构115下方的层可能会被破坏,从而降低集成芯片300a的性能。
图3b示出集成芯片300b的一些实施例的剖面图,集成芯片300b包含具有第一扩散阻挡层118和第二扩散阻挡层310的导电通孔114。
在一些实施例中,第二扩散阻挡层310设置于第一扩散阻挡层118和粘合衬垫122之间。第二扩散阻挡层310被配置为进一步防止材料(例如,铜)从导电体120扩散,从而进一步提高集成芯片300b的可靠性。在一些实施例中,第二扩散阻挡层310包含与第一扩散阻挡层118相同的材料(例如,氮化钛、氮化钽等)。第二扩散阻挡层310可沿着覆盖层112的顶面112ts连续地侧向延伸。
在一些实施例中,第一扩散阻挡层118的厚度例如为约18埃、在约10至20埃的范围内或其他合适的厚度值。在其他的实施例中,第二扩散阻挡层310的厚度例如为约10埃、在大约0至10埃的范围内、小于或等于10埃、在约15至30埃的范围内或其他合适的厚度值。在又一些实施例中,粘合衬垫122的厚度例如为约20埃、约30埃、在约20至30埃的范围内或其他合适的厚度值。因此,在一些实施例中,第一扩散阻挡层118的厚度大于第二扩散阻挡层310的厚度,而第一扩散阻挡层118的厚度小于粘合衬垫122的厚度。
在一些实施例中,举例来说,若第二扩散阻挡层310的厚度相对较大(例如,大于约10埃),则导电通孔114和下导电结构106之间的接触电阻可能增加。这可能部分地增加集成芯片300b的rc延迟。在其他的实施例中,举例来说,若粘合衬垫122的厚度相对较小(例如,小于约20埃),则可能在导电体120与第一扩散阻挡层118和/或第二扩散阻挡层118之间发生分层。在又一些实施例中,举例来说,若粘合衬垫122的厚度相对较大(例如,大于约30埃),则导电通孔114和下导电结构106之间的接触电阻可能增加。在一些实施例中,举例来说,若第一扩散阻挡层118的厚度相对较小(例如,小于约10埃),则材料(例如,铜)从导电体120至相邻结构的扩散可能增加。在其他的实施例中,举例来说,若第一扩散阻挡层118的厚度相对较大(例如,大于约20埃),则导电体120的底面120bs的宽度w1可能缩小,使得导电通孔114和下导电结构106之间的接触电阻可能增加。
在一些实施例中,黏合衬垫122的厚度与第一扩散阻挡层118的厚度的比例如为约1.5:1或其他合适的值。在其他的实施例中,若粘合衬垫122的厚度与第一扩散阻挡层118的厚度的比相对较低(小于约1.5:1),则集成芯片300b的rc延迟可能增加。
图3c示出集成芯片300c的一些实施例的剖面图,集成芯片300c对应于图3b的集成芯片300b的一些替代的实施例。在一些实施例中,覆盖层112设置于蚀刻停止结构105之内,使得覆盖层112的底面与蚀刻停止结构105的底面对齐。
图3d示出集成芯片300d的一些实施例的剖面图,集成芯片300d对应于图3b的集成芯片300b的一些替代的实施例。在一些实施例中,下导电结构106的最大宽度大于导电通孔114的最大宽度。
图3e示出图3a的集成芯片300a的一部分的一些实施例的剖面图。举例来说,图3e的剖面图可从集成芯片300a如图3a中的虚线框所示的位置截取。在一些实施例中,覆盖层(未示出)(例如,图3a的112)设置于导电体120和第一扩散阻挡层118之间。此外,如图3e所示,第一扩散阻挡层118具有底面118bs,底面118bs设置于下表面118ls之下并与下表面118ls具有距离d1。在一些实施例中,距离d1为非零。在其他的实施例中,第一扩散阻挡层118的相对的侧壁是倾斜的和/或弯曲的,使得蚀刻停止结构105之内的层与第一扩散阻挡层118的倾斜的和/或弯曲的侧壁一致。
图4a示出集成芯片400a的一些实施例的剖面图,集成芯片400a具有位于半导体基板102的上方的互连结构107。
在一些实施例中,覆盖层112为u型,使得覆盖层112设置于下导电衬垫108的内侧壁之间。因此,覆盖层112具有垂直地位于覆盖层112的顶面112ts之下的上表面112us。在其他的实施例中,导电体120的底面120bs设置于第一层间介电层104a的顶面之下。
图4b示出集成芯片400b的一些实施例的剖面图,集成芯片400b对应于图4a的集成芯片400a的一些替代的实施例。在一些实施例中,导电体120的底面120bs是弯曲的和/或凸的,使得导电体120与覆盖层112的上表面112us的形状一致。在这样的实施例中,粘合衬垫122的底面可以是弯曲的,从而与覆盖层112的上表面112us的形状一致。
图4c示出集成芯片400c的一些实施例的剖面图,集成芯片400c对应于图4a的集成芯片400a的一些替代的实施例。在一些实施例中,第二扩散阻挡层310设置于第一扩散阻挡层118和黏合衬垫122之间。在其他的实施例中,第二扩散阻挡层310从覆盖层112的顶面112ts连续地延伸至覆盖层112的上表面112us,使得第二扩散阻挡层310的底面垂直地设置于覆盖层112的顶面112ts之下。
图4d示出集成芯片400d的一些实施例的剖面图,集成芯片400d对应于图4c的集成芯片400c的一些替代的实施例,其中省略了第二扩散阻挡层(图4c的310)。在这样的实施例中,降低导电通孔114和下导电结构106之间的接触电阻,从而降低集成芯片400d中的rc延迟。在其他的实施例中,粘合衬垫122从覆盖层112的顶面112ts连续地延伸至覆盖层112的上表面112us。
图5a示出集成芯片500a的一些实施例的剖面图,集成芯片500a对应于图4c的集成芯片400c的一些替代的实施例,其中第一扩散阻挡层118包含区段118s,区段118s从下导电衬垫108的顶面连续地延伸至覆盖层112的顶面112ts。
图5b示出集成芯片500b的一些实施例的剖面图,集成芯片500b对应于图5a的集成芯片500a的一些替代的实施例,其中导电体120的底面120bs是弯曲的,使得导电体的最底点垂直地设置于第一扩散阻挡层118的区段118s之下。
此外,如图5b所示,导电体120包含在蚀刻停止结构105的底面之下延伸的突出部120p。在这样的实施例中,突出部120p具有宽度w2和高度h1。在各种实施例中,宽度w2与高度h1的比(例如,w2:h1)例如在约5:1至15:1的范围内或其他合适的值。在其他的实施例中,若w2:h1相对较小(例如,小于约5:1),则在制造期间会从下导电体110将太多的导电材料移除,从而增加导电通孔114和下导电体110之间的接触电阻。在又一些实施例中,若w2:h1相对较大(例如,大于约15:1),则在制造期间介电材料可能无法从下导电体110的上表面完全地移除,从而增加导电通孔114和下导电体110之间的电阻。
图6示出集成芯片600的一些实施例的剖面图,集成芯片600具有覆盖于半导体基板102之上的互连结构107,其中互连结构107包含多个金属化层618a~618e。
集成芯片600包含设置于半导体基板102之内和/或之上的晶体管602。在一些实施例中,晶体管602可被配置为金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极性接面晶体管(bjt)、横向扩散金属氧化物半导体(ldmos)晶体管、高功率金属氧化物半导体晶体管、前述的任意组合或其他类型的晶体管。在一些实施例中,半导体基板102可例如是块状硅基板、绝缘体上硅(soi)基板或一些其他的半导体基板,且/或半导体基板102可包含第一掺杂类型(例如,p型)。在其他的实施例中,晶体管602各自包含源极/漏极区604、栅极介电层606、栅极电极608和侧壁间隔物结构610。在一些实施例中,源极/漏极区604设置于栅极电极608的相对侧之上,且包含与第一掺杂类型相反的第二掺杂类型(例如,n型)。
互连结构107覆盖于半导体基板102之上。在一些实施例中,互连结构107包含互连介电结构和多个金属化层618a~618e。在一些实施例中,互连介电结构包含接触蚀刻停止层(contactetchstoplayer,cesl)612、层间介电(ild)层614和蚀刻停止结构105。金属化层618a~618e被配置为将设置于集成芯片600之内的半导体装置电耦合在一起。在其他的实施例中,金属化层618a~618e分别包含一个或多个导电部件。举例来说,第一金属化层618a可包含最底部的导电通孔624和/或最底部的导线626,使得第一金属化层618a是互连结构107的最底部的金属化层。在一些实施例中,最底部的导电通孔624和/或最底部的导线626分别包含导电体结构622和导电衬垫620。在一些实施例中,导电体结构622可例如是或包含铝、铜、前述的组合等。在其他的实施例中,导电衬垫620可例如是或包含氮化钽、氮化钛等。此外,覆盖层112可沿着设置于第一金属化层618a之内的最底部的导线626的上表面设置。
上金属化层618b~618e覆盖于第一金属化层618a之上,且每个可包含覆盖于导电通孔114之上的导线116。在一些实施例中,导线116和导电通孔114包含侧向围绕导电体120的第一扩散阻挡层118。此外,在第一扩散阻挡层118和导电体120之间设置粘合衬垫122。在一些实施例中,可将设置于上金属化层618b~618e之内的导电通孔114和导线116分别配置为图1、图3a~图3d、图4a~图4d和图5a~图5b所示及所述的导电通孔114和导线116。因此,可降低互连结构107之内的导电部件之间的接触电阻,从而降低集成芯片600中的rc延迟。在又一些实施例中,半导体装置630设置于上金属化层618d、618e之间的互连结构107之内。在一些实施例中,半导体装置630可设置于底电极通孔628和顶电极通孔632之间。在一些实施例中,半导体装置630可被配置为记忆单元,例如:电阻式随机存取记忆(resistiverandom-accessmemory,rram)单元、磁阻随机存取记忆(magnetoresistiverandom-accessmemory,mram)单元或其他合适的记忆单元、薄膜电阻器、或其他半导体装置。因此,通过第一扩散阻挡层118降低集成芯片600内的rc延迟,提高半导体装置630的性能。
图7至图15示出根据本公开形成互连结构的第一方法的一些实施例的剖面图700至1500,互连结构具有导电通孔及导线,导电通孔及导线具有覆盖于下导电结构之上的扩散阻挡层。尽管参照方法描述图7至图15中所示的剖视图700至1500,但是应当理解,图7至图15中所示的结构不限于此方法,而是可独立于此方法。此外,尽管图7至图15被描述为一系列的步骤,但是应当理解,这些步骤并不受限,在其他实施例中可以改变步骤的顺序,且所公开的方法也适用于其他结构。在其他的实施例中,示出和/或描述的某些步骤可完全或部分被省略。
如图7的剖面图700所示,在半导体基板102的上方形成下导电结构106。在一些实施例中,半导体基板102可例如是或包含块状基板(例如,块状硅基板)、绝缘体上硅(soi)基板或其他合适的材料。在其他的实施例中,下导电结构106包含下导电体110和侧向围绕下导电体110的下导电衬垫108。在一些实施例中,下导电衬垫108可被配置为扩散阻挡层和/或可例如是或包含氮化钛、氮化钽等。此外,沿着下导电体110的上表面形成覆盖层112,使得覆盖层112和下导电结构106均设置于第一层间介电(ild)层104a之内。在一些实施例中,下导电结构106可通过双镶嵌工艺或单镶嵌工艺所形成。在一些实施例中,覆盖层112可例如是或包含钴、钌、钨、包含一种或多种掺杂剂的金属等,且/或可通过化学气相沉积(cvd)、物理气相沉积(pvd)、溅射、无电解镀(electrolessplating)、电镀或其他合适的生长或沉积工艺所沉积。在其他的实施例中,覆盖层112可形成为在约20至30埃范围内的厚度。
在一些实施例中,用于形成下导电结构106的单镶嵌工艺可包含:在半导体基板102的上方(例如,通过cvd、pvd、原子层沉积(ald)等)沉积第一层间介电层104a;将第一层间介电层104a图案化以在第一层间介电层104a之内定义下导电部件开口;在下导电部件开口之内(例如,通过cvd、pvd、溅射、无电解镀等)沉积衬层,并在衬层的上方(例如,通过cvd、pvd、溅射、无电解镀等)沉积导电材料,从而填充下导电部件开口;以及对导电材料和/或衬层执行平坦化工艺(例如化学机械平坦化(chemicalmechanicalplanarization,cmp)工艺),直到到达第一层间介电层104a的上表面,从而定义下导电体110和下导电体衬垫108。在其他的实施例中,在形成下导电结构106之后,可在图7的结构上执行烘烤工艺以将第一层间介电层104a和下导电结构106之间的水分移除。在又一些实施例中,下导电结构106可通过双镶嵌工艺所形成。此外,下导电结构106可以是第一导线,其覆盖于第一导电通孔(未示出)之上,第一导电通孔设置于覆盖于半导体基板102之上的第一金属化层(例如,图6的618a)之内。在其他的实施例中,第一层间介电层104a可例如是或包含二氧化硅、低介电系数介电材料、极低介电系数介电材料、前述材料的任意组合等。
如图8的剖面图800所示,在第一层间介电层104a的上方形成蚀刻停止结构105,并在蚀刻停止结构105的上方形成第二层间介电层104b。在一些实施例中,蚀刻停止结构105包含下蚀刻停止层302、中介电层304和上蚀刻停止层306。在一些实施例中,下蚀刻停止层302和上蚀刻停止层306可例如分别是或包含碳化硅、氮化硅、氮氧化硅、前述的任意组合等。在其他的实施例中,中介电层304可例如是或包含二氧化硅、氮化硅、碳化硅等。在一些实施例中,蚀刻停止结构105的层和第二层间介电层104b可例如分别通过pvd、cvd、ald或其他合适的沉积工艺所沉积。在一些实施例中,第二层间介电层104b可例如是或包含二氧化硅、低介电系数介电材料、极低介电系数介电材料或其他合适的材料。
如图9的剖面图900所示,在第二层间介电层104b和蚀刻停止结构105之上执行图案化工艺,从而定义金属化开口902。在一些实施例中,金属化开口902包含用于第一导电部件(例如,导电通孔)的第一开口,第一导电部件位于用于第二导电部件(例如,导线)的第二开口的下方。在其他的实施例中,图案化工艺可包含:在第二层间介电层104b的上方形成掩模层(未示出);根据掩模层在第二层间介电层104b和蚀刻停止结构105之上执行蚀刻工艺,从而定义金属化开口902,并裸露覆盖层112的上表面112us;以及执行移除工艺以将掩模层移除。
如图10a的剖面图1000所示,在覆盖层112的上表面112us之上选择性地沉积自组装单层(sam)1002。在一些实施例中,自组装单层1002包含头部基团(headgroup),头部基团黏合或结合至覆盖层112,但是不粘合或结合至第二层间介电层104b和/或蚀刻停止结构105内的各层。在一些实施例中,可通过旋涂将自组装单层1002沉积到覆盖层112之上。在其他的实施例中,用于形成自组装单层1002的工艺包含将自组装单层1002旋转到图9的结构上,一旦被旋转到图9的结构上,自组装单层1002将黏合至覆盖层112,但是不黏合至第二层间介电层104b和/或蚀刻停止结构105。
如图10b的剖面图1001所示,在一些实施例中,自组装单层1002以这样的方式形成于覆盖层112的上方:自组装单层1002包含通过分子链1006(即,尾部)连接至末端基团1008(即,功能基团)的头部基团1004。头部基团1004具有使自组装单层1002被覆盖层112吸引的亲水性界面性质(hydrophilicinterfacialproperty)。在一些实施例中,头部基团1004可包含提供亲水性界面性质的巯基(sulfhydryl)、硫醇(thiol)或氮化物。在其他的实施例中,分子链1006可例如包含烷基链,例如亚甲基(methylene)(ch2)n。末端基团1008具有排斥金属的疏水性界面性质(hydrophobicinterfacialproperty),从而防止金属黏合至自组装单层1002。在一些实施例中,末端基团1008可包含提供疏水性界面性质的甲基(ch3)。
如图11的剖面图1100所示,在第二层间介电层104b和蚀刻停止结构105的上方形成第一扩散阻挡层118。在一些实施例中,第一扩散阻挡层118铺于定义金属化开口902的第二层间介电层104b和蚀刻停止结构105的侧壁。在一些实施例中,第一扩散阻挡层118可例如是或包含氮化钽、氮化钛等,且/或可形成为厚度约18埃、10埃、15埃、20埃或在约10至20埃的范围内。在其他的实施例中,第一扩散阻挡层118可通过ald所沉积。在一些实施例中,自组装单层1002的末端基团(图10b的1008)包含疏水面,疏水面防止第一扩散阻挡层118(例如,氮化钽)黏合或结合至自组装单层1002。因此,在一些实施例中,自组装单层1002被配置为防止和/或阻挡第一扩散阻挡层118沉积于自组装单层1002的上表面之上,使得第一扩散阻挡层118可选择性地沉积于自组装单层1002不位于其中的区域中。
如图12的剖面图1200所示,执行移除工艺以从覆盖层112的上表面112us将自组装单层(图11的1002)移除。在一些实施例中,移除工艺包含将图11的结构暴露于移除等离子体(例如,氢(h2)),移除等离子体被配置以将自组装单层(图11的1002)移除。
如图13的剖面图1300所示,在第一扩散阻挡层118和覆盖层112的上方形成第二扩散阻挡层310。在一些实施例中,第二扩散阻挡层310可例如是或包含氮化钛、氮化钽等,且/或可形成为厚度约1埃、5埃或在约1至10埃的范围内。在其他的实施例中,第二扩散阻挡层310可通过pvd所沉积。
在其他的实施例中,省略图13中所示的第二扩散阻挡层310的沉积,使得第二扩散阻挡层310不覆盖覆盖层112,例如参见图1和图3a。在这样的实施例中,图13的处理步骤被跳过,使得第一方法可从图7~图12接续至图14~图15。
如图14的剖面图1400所示,在第二扩散阻挡层310的上方形成粘合衬垫122。在一些实施例中,粘合衬垫122可例如是或包含钴、钌、钨、包含一种或多种掺杂剂的金属或其他合适的材料,且/或可形成为厚度约20至30埃。在一些实施例中,粘合衬垫122可例如通过cvd、ald或其他合适的沉积或生长工艺所沉积。在一些实施例中,粘合衬垫122可包含与覆盖层112相同的材料。
如图15的剖面图1500所示,在粘合衬垫122的上方形成导电体120,从而定义导电通孔114和导线116。在一些实施例中,用于形成导电体120的工艺包含:在金属化开口(图14的902)之内(例如,通过cvd、pvd、溅射、无电解镀、电镀(electroplating,ecp)等)沉积导电材料(例如,铜、铝、铜锰、钌、其他合适的导电材料或前述材料的任意组合);以及对导电材料、粘合衬垫122、第一扩散阻挡层118和第二扩散阻挡层310执行平坦化工艺(例如化学机械平坦化(cmp)工艺),直到到达第二层间介电层104b的上表面,从而定义导电体120。在一些实施例中,沉积工艺可包含先沉积导电种子层(例如,铜种子层),接着通过例如电镀(ecp)在导电种子层的上方沉积导电材料。在这样的实施例中,导电种子层和导电材料可包含相同的材料(例如,铜)。在其他的实施例中,可在执行平坦化工艺之前对导电材料执行烘烤工艺。在一些实施例中,烘烤工艺可达到摄氏约250至345度的范围内的温度。
图16至图24示出根据本公开形成互连结构的第二方法的一些实施例的剖面图1600至2400,互连结构具有导电通孔及导线,导电通孔及导线具有覆盖于下导电结构之上的扩散阻挡层。尽管参照方法描述图16至图24中所示的剖视图1600至2400,但是应当理解,图16至图24中所示的结构不限于此方法,而是可独立于此方法。此外,尽管图16至图24被描述为一系列的步骤,但是应当理解,这些步骤并不受限,在其他实施例中可以改变步骤的顺序,且所公开的方法也适用于其他结构。在其他的实施例中,示出和/或描述的某些步骤可完全或部分被省略。
如图16的剖面图1600所示,在半导体基板102的上方形成下导电结构106。在一些实施例中,下导电结构106可如图7的剖面图700所示和所述,例如通过单镶嵌工艺所形成。在其他的实施例中,下导电结构106可通过双镶嵌工艺所形成。在其他的实施例中,下导电体110的上表面110us与第一层间介电层104a的上表面对齐。
如图17的剖面图1700所示,执行蚀刻工艺以将下导电体110的至少一部分移除,从而定义开口1702。在一些实施例中,在执行蚀刻工艺之后,下导电体110的上表面110us是u型并且设置于第一层间介电层104a的上表面之下。在一些实施例中,蚀刻工艺是湿蚀刻工艺,其中下导电体110以比下导电衬垫108更快的速率被蚀刻。
如图18的剖面图1800所示,在下导电结构106的下导电体110的上方形成覆盖层112。在一些实施例中,覆盖层112至少部分地铺于开口1702。在其他的实施例中,形成覆盖层112的工艺包含:在下导电结构106和第一层间介电层104a的上方(例如,通过cvd、pvd、溅射等)沉积覆盖膜(例如,钴);以及对覆盖膜执行平坦化工艺(例如cmp工艺),直到到达第一层间介电层104a的上表面,从而定义覆盖层112。在一些实施例中,覆盖层112与下导电体110的上表面一致,使得覆盖层112的下表面112ls是u型和/或圆的。在一些实施例中,覆盖层112仅通过cvd所沉积。在其他的实施例中,覆盖层112可形成为厚度在约20至30埃范围内。
如图19的剖面图1900所示,在第一层间介电层104a和覆盖层112的上方形成蚀刻停止结构105和第二层间介电层104b。在一些实施例中,蚀刻停止结构105和第二层间介电层104b可形成为如图8所示和/或所述。随后,对蚀刻停止结构105和第二层间介电层104b执行图案化工艺,从而定义金属化开口902。在一些实施例中,金属化开口902包含用于第一导电部件(例如,导电通孔)的第一开口,第一导电部件位于用于第二导电部件(例如,导线)的第二开口的下方。在其他的实施例中,图案化工艺可包含:在第二层间介电层104b的上方形成掩模层(未示出);根据掩模层在第二层间介电层104b和蚀刻停止结构105之上执行蚀刻工艺,从而定义金属化开口902,并裸露覆盖层112的上表面;以及执行移除工艺以将掩模层移除。
如图20的剖面图2000所示,在覆盖层112的上方选择性地沉积自组装单层(sam)1002,使得自组装单层1002与覆盖层112的弯曲形状一致。在一些实施例中,自组装单层1002可形成为如图10a所示和/或所述。在其他的实施例中,自组装单层1002包含头部基团,头部基团粘合或结合至覆盖层112,但是不粘合或结合至第二层间介电层104b、蚀刻停止结构105和/或下导电衬垫108内的各层。在一些实施例中,可通过旋涂将自组装单层1002沉积到覆盖层112之上。在其他的实施例中,用于形成自组装单层1002的工艺包含:将自组装单层1002旋转到图19的结构上,一旦被旋转到图19的结构上,自组装单层1002将粘合至覆盖层112,但是不粘合至第二层间介电层104b、蚀刻停止结构105和/或下导电衬垫108。在各种实施例中,自组装单层1002如图10b所示包含头部基团(图10b的1004)、分子链(图10b的1006)及末端基团(图10b的1008)。
如图21的剖面图2100所示,在第二层间介电层104b和蚀刻停止结构105的上方形成第一扩散阻挡层118。在各种实施例中,第一扩散阻挡层118形成为如图11所示和/或所述。在一些实施例中,第一扩散阻挡层118铺于定义金属化开口902的第二层间介电层104b和蚀刻停止结构105的侧壁。在一些实施例中,自组装单层1002的末端基团(图10b的1008)包含疏水面,疏水面防止第一扩散阻挡层118(例如,氮化钽)粘合或结合至自组装单层1002。因此,在一些实施例中,自组装单层1002被配置为防止和/或阻挡第一扩散阻挡层118沉积于自组装单层1002的上表面之上,使得第一扩散阻挡层118可选择性地沉积于自组装单层1002不位于其中的区域中。
如图22的剖面图2200所示,执行移除工艺以从覆盖层112的上表面将自组装单层(图21的1002)移除。在一些实施例中,移除工艺包含将图21的结构暴露于移除等离子体(例如,氢(h2)),移除等离子体被配置以将自组装单层(图21的1002)移除。
如图23的剖面图2300所示,在第一扩散阻挡层118和覆盖层112的上方形成第二扩散阻挡层310。在一些实施例中,第二扩散阻挡层310可为如图13所示和/或所述。在其他的实施例中,举例来说可如图4a、图4b和图4d所示省略第二扩散阻挡层310。在其他的实施例中,第二扩散阻挡层310可通过pvd所沉积。在其他的实施例中,在第二扩散阻挡层310的上方形成粘合衬垫122。在一些实施例中,粘合衬垫122可为如图14所示和/或所述。
如图24的剖面图2400所示,在粘合衬垫122的上方形成导电体120,从而定义导电通孔114和导线116。在一些实施例中,粘合衬垫122可为如图15所示和/或所述。
图25示出根据本公开形成导电通路和导线的方法2500,导电通路和导线具有覆盖于下导电结构之上的扩散阻挡层。尽管方法2500被示出和/或描述为一系列的步骤或事件,但是应当理解,方法2500不限于示出的顺序或步骤。因此,在一些实施例中,可以与所示出的顺序不同的顺序执行步骤和/或可同时执行步骤。此外,在一些实施例中,示出的步骤或事件可细分为多个步骤或事件,其可在分开的时间执行或与其他步骤或子步骤同时地执行。在一些实施例中,可能省略一些示出的步骤或事件,并且可包含其他未示出的步骤或事件。
在步骤2502,在半导体基板的上方形成下导电结构。图7示出对应于步骤2502的一些实施例的剖面图700。图16示出对应于步骤2502的一些替代的实施例的剖面图1600。
在步骤2504,在下导电结构的上方形成覆盖层。图7示出对应于步骤2504的一些实施例的剖面图700。图17和图18示出对应于步骤2504的一些替代的实施例的剖面图1700和剖面图1800。
在步骤2506,在覆盖层与下导电结构的上方形成介电结构。图8示出对应于步骤2506的一些实施例的剖面图800。图19示出对应于步骤2506的一些替代的实施例的剖面图1900。
在步骤2508,将介电结构图案化,以在介电结构中定义金属化开口并暴露覆盖层的上表面。图9示出对应于步骤2508的一些实施例的剖面图900。图19示出对应于步骤2508的一些替代的实施例的剖面图1900。
在步骤2510,在覆盖层的上方选择性地沉积自组装单层(sam)。图10a和图10b示出对应于步骤2510的一些实施例的剖面图1000和剖面图1001。图20示出对应于步骤2510的一些替代的实施例的剖面图2000。
在步骤2512,在介电结构的上方选择性地沉积扩散阻挡层。扩散阻挡层至少部分地铺于金属化开口。自组装单层被配置为阻挡扩散阻挡层沿着自组装单层的上表面沉积。图11示出对应于步骤2512的一些实施例的剖面图1100。图21示出对应于步骤2512的一些替代的实施例的剖面图2100。
在步骤2514,在扩散阻挡层的上方沉积导电材料,使得导电材料填满金属化开口。图15示出对应于步骤2514的一些实施例的剖面图1500。图24示出对应于步骤2514的一些替代的实施例的剖面图2400。
在步骤2516,对导电材料与扩散阻挡层执行平坦化工艺,直到到达介电结构的上表面,从而定义导电通孔与导线。图15示出对应于步骤2516的一些实施例的剖面图1500。图24示出对应于步骤2516的一些替代的实施例的剖面图2400。
因此,在一些实施例中,本公开是有关于覆盖于下导电结构之上的导电通孔,其中导电通孔包含侧向围绕导电体的扩散阻挡层。导电体的底面在接触界面区域之内直接覆盖于下导电结构的顶面之上,其中扩散阻挡层从接触界面区域侧向偏移。
在各种实施例中,本公开提供一种半导体结构,包含:第一层间介电层,设置于半导体基板的上方;下导电结构,设置于第一层间介电层之内;覆盖层,沿着下导电结构的顶表面连续地延伸;上层间介电结构,覆盖于下导电结构与第一层间介电层之上;导电体,设置于上层间介电结构之内且直接覆盖于覆盖层之上,其中导电体的底面直接覆盖于下导电结构的顶面之上,其中导电体的底面的宽度小于下导电结构的顶面的宽度;以及第一扩散阻挡层,设置于导电体的侧壁与上层间介电结构的侧壁之间,其中第一扩散阻挡层从直接设置于导电体的底面和下导电结构的顶面之间的区域侧向偏移非零距离。
在一些实施例中,半导体结构还包含:粘合衬垫,设置于导电体与第一扩散阻挡层之间,其中粘合衬垫沿着导电体的底面连续地延伸。
在一些实施例中,粘合衬垫与覆盖层包含相同的材料。
在一些实施例中,半导体结构还包含:第二扩散阻挡层,设置于粘合衬垫与第一扩散阻挡层之间,其中第二扩散阻挡层沿着粘合衬垫的底面连续地延伸。
在一些实施例中,导电体的底面通过接触界面区域与覆盖层的顶面垂直地分离,其中粘合衬垫与第二扩散阻挡层设置于接触界面区域之内,其中接触界面区域在第一扩散阻挡层的内侧壁之间侧向间隔,且其中第一扩散阻挡层并未延伸跨越接触界面区域。
在一些实施例中,第一扩散阻挡层与第二扩散阻挡层包含氮化钽,其中导电体包含铜,其中粘合衬垫与覆盖层包含钴。
在一些实施例中,第二扩散阻挡层设置于导电体的底面与下导电结构的顶面之间的厚度等于或小于10埃。
在一些实施例中,覆盖层是u型且具有设置于下导电结构的顶面之下的上表面。
在一些实施例中,下导电结构包含:下导电体,设置于第一层间介电层之内,其中下导电体包含与导电体相同的材料;下导电衬垫,设置于下导电体与第一层间介电层之间,其中下导电衬垫与第一扩散阻挡层包含相同的材料。
在各种实施例中,本公开提供一种半导体装置,包含:下导电结构,设置于第一层间介电层之内,第一层间介电层覆盖于半导体基板之上,其中下导电结构包含下导电体,下导电体包含第一导电材料;覆盖层,沿着下导电结构的上表面延伸,其中覆盖层包含第二导电材料,第二导电材料与第一导电材料不同;蚀刻停止结构,覆盖于下导电结构之上;第二层间介电层,覆盖于蚀刻停止结构之上;导电通孔,设置于蚀刻停止结构与第二层间介电层之内,其中导电通孔接触覆盖层,且其中导电通孔包含:导电体,直接覆盖于下导电结构之上且包含第一导电材料,其中导电体的底面通过接触界面区域与覆盖层的顶面垂直地偏移;粘合衬垫,沿着导电体的底面连续地延伸且侧向围绕导电体,其中粘合衬垫包含第二导电材料,其中粘合衬垫沿着接触界面区域侧向延伸;及第一扩散阻挡层,连续地侧向围绕粘合衬垫且包含第三导电材料,其中第三导电材料具有比第一导电材料和第二导电材料更高的电阻率,其中第一扩散阻挡层从接触界面区域侧向偏移非零距离。
在一些实施例中,导电通孔还包含:第二扩散阻挡层,设置于第一扩散阻挡层与粘合衬垫之间,其中第二扩散阻挡层包含第三导电材料且沿着接触界面区域连续地侧向延伸。
在一些实施例中,第二扩散阻挡层在接触界面区域之内的厚度为10埃或小于10埃。
在一些实施例中,第二扩散阻挡层的厚度小于第一扩散阻挡层的厚度。
在一些实施例中,粘合衬垫的厚度大于第一扩散阻挡层的厚度。
在一些实施例中,导电体的底面是弯曲的且垂直地设置于第一层间介电层的顶面之下。
在各种实施例中,本公开提供一种形成半导体装置的方法,包含:沿着位于半导体基板的上方的下导电结构的上表面形成覆盖层;在覆盖层的上方形成上介电结构,其中上介电结构包含侧壁,侧壁定义直接在覆盖层的上方的金属化开口;沿着覆盖层的上表面选择性地沉积自组装单层(sam);在上介电结构之上选择性地沉积第一扩散阻挡层,其中第一扩散阻挡层铺于定义金属化开口的上介电结构的侧壁,其中自组装单层被配置为阻挡第一扩散阻挡层沿着自组装单层的上表面沉积;执行移除工艺以将自组装单层从覆盖层的上表面移除;在第一扩散阻挡层的上方沉积粘合衬垫;在粘合衬垫的上方沉积导电体,其中导电体填满金属化开口;以及对第一扩散阻挡层、粘合衬垫和导电体执行平坦化工艺,直到到达上介电结构的上表面,从而定义导电通孔和导线。
在一些实施例中,此方法还包含:在粘合衬垫与第一扩散阻挡层之间沉积第二扩散阻挡层,其中第二扩散阻挡层的厚度小于第一扩散阻挡层的厚度。
在一些实施例中,第一扩散阻挡层通过原子层沉积工艺沉积,而第二扩散阻挡层通过物理气相沉积工艺沉积。
在一些实施例中,移除工艺包含将自组装单层暴露于氢。
在一些实施例中,选择性地沉积第一扩散阻挡层,使得第一扩散阻挡层并未沿着覆盖层的上表面连续地侧向延伸。
以上概述数个实施例的部件,以便在本公开所属技术领域中技术人员可以更理解本公开实施例的观点。在本公开所属技术领域中技术人员应该理解,他们能以本公开实施例为基础,设计或修改其他工艺和结构以达到与在此介绍的实施例相同的目的及/或优势。在本公开所属技术领域中技术人员也应该理解到,此类等效的结构并无悖离本公开的精神与范围,且他们能在不违背本公开的精神和范围之下,做各式各样的改变、取代和替换。
1.一种半导体结构,包括:
第一层间介电层,设置于半导体基板的上方;
下导电结构,设置于所述第一层间介电层之内;
覆盖层,沿着所述下导电结构的顶表面连续地延伸;
上层间介电结构,覆盖于所述下导电结构与所述第一层间介电层之上;
导电体,设置于所述上层间介电结构之内且直接覆盖于所述覆盖层之上,其中所述导电体的底面直接覆盖于所述下导电结构的顶面之上,其中所述导电体的所述底面的宽度小于所述下导电结构的所述顶面的宽度;以及
第一扩散阻挡层,设置于所述导电体的侧壁与所述上层间介电结构的侧壁之间,其中所述第一扩散阻挡层从直接设置于所述导电体的所述底面和所述下导电结构的所述顶面之间的区域侧向偏移非零距离。
技术总结