本揭示内容是关于一种半导体装置及其形成方法，特别是关于一种具有背侧布线的半导体装置及其形成方法。
背景技术：
诸如个人计算机、移动电话、数字摄影机及其他电子设备的各种电子应用中使用半导体装置。半导体装置通常由以下方式制造：在半导体基板上方顺序沉积绝缘或介电材料层、导电材料层及半导体材料层，并使用微影术图案化各材料层来在半导体基板上形成电路组件及元件。
半导体行业通过持续减小最小特征大小而持续改良多种电子组件(例如，晶体管、二极管、电阻器、电容器等等)的集成密度，此情形允许将更多组件整合至给定区域中。然而，随着最小特征大小减小，产生了应被解决的额外问题。
技术实现要素：
本揭示内容的一实施例揭露一种形成半导体装置的方法。此方法包含：在第一基板上方形成第一晶体管及第二晶体管；在第一晶体管及第二晶体管上方形成前侧互连结构；蚀刻第一基板的至少一背侧以暴露第一晶体管及第二晶体管；形成第一背侧通孔，第一背侧通孔电连接至第一晶体管；形成第二背侧通孔，第二背侧通孔电连接至第二晶体管；在第一背侧通孔及第二背侧通孔上方沉积介电层；在介电层中形成第一导电接线，第一导电接线为经由第一背侧通孔电连接至第一晶体管的电源轨；及于介电层中形成第二导电接线，第二导电接线为经由第二背侧通孔电连接至第二晶体管的信号接线。
本揭示内容的另一实施例揭露一种半导体装置，包含：嵌入于第一介电层中的电源轨；嵌入于第一介电层中的导电信号接线；第二介电层，第二介电层设置于第一介电层上方；第一背侧通孔，第一背侧通孔设置于电源轨上方且电连接至电源轨；第一晶体管，第一晶体管设置于第一背侧通孔上方且电连接至第一背侧通孔；第一栅极触点，第一栅极触点设置于第一晶体管的第一栅极电极上方且电连接至第一栅极电极；第二背侧通孔，第二背侧通孔设置于导电信号接线上方且电连接至导电信号接线；及第二晶体管，第二晶体管设置于第二背侧通孔上方且电连接至第二背侧通孔。
本揭示内容的另一实施例揭露一种半导体装置，包含：第一晶体管及第二晶体管，第一晶体管及第二晶体管设置于第一互连结构上方；第一通孔，第一通孔设置于第一晶体管上方且电连接至第一晶体管；第二通孔，第二通孔设置于第二晶体管上方且电连接至第二晶体管；及第二互连结构，第二互连结构设置于第一晶体管及第二晶体管上方，第二互连结构包含：嵌入于第一介电层中的第一导电接线，第一导电接线电连接至第一通孔；第二导电接线，第二导电接线嵌入于第一介电层中，第二导电接线电连接至第二通孔；第二介电层，第二介电层设置于第一介电层上方；电源轨，电源轨嵌入于第二介电层中，电源轨电连接至第一导电接线；及导电信号接线，导电信号接线嵌入于第二介电层中，导电信号接线电连接至第二导电接线。
附图说明
本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
图1以立体图例示根据一些实施例的纳米场效晶体管的实例；
图2、图3、图4、图5、图6a、图6b、图6c、图7a、图7b、图7c、图8a、图8b、图8c、图9a、图9b、图9c、图10a、图10b、图10c、图11a、图11b、图11c、图11d、图12a、图12b、图12c、图12d、图12e、图13a、图13b、图13c、图14a、图14b、图14c、图15a、图15b、图15c、图16a、图16b、图16c、图17a、图17b、图17c、图18a、图18b、图18c、图19a、图19b、图19c、图20a、图20b、图20c、图21a、图21b、图21c、图22a、图22b、图22c、图23a、图23b、图23c、图24a、图24b、图24c、图25a、图25b、图25c、图26a、图26b、图26c、图27a、图27b、图27c、图28a、图28b、图28c、图29a、图29b、图30a、图30b、图31a、图31b、图31c、图31d、图32a及图32b是根据一些实施例的制造纳米场效晶体管的中间阶段的剖面图；
图30c、图30d、图30e、图32c、图32d、图32e、图32f、图32g、图32h、图33a、图33b、图34a及图34b例示根据一些实施例的制造纳米场效晶体管的中间阶段的平面图；
图33c及图34c为根据一些实施例的纳米场效晶体管的电路布局。
【符号说明】
20:分隔器
50:基板
50n:n型区
50p:p型区
51、51a-51c:第一半导体层
52、52a-52c:第一纳米结构
53、53a-53c:第二半导体层
54、54a-54c:第二纳米结构
55:纳米结构
60:虚设栅极介电质
64:多层堆叠
66:鳍片
68:浅沟槽隔离区
70:虚设介电层
71:虚设栅极介电质
72:虚设栅极层
74:罩幕层
76:虚设栅极
78:罩幕
80:第一间隔物层
81:第一间隔物
82:第二间隔物层
83:第二间隔物
86:第一凹部
87:第二凹部
88:侧壁凹部
90:第一内部间隔物
91:第一磊晶材料
92:磊晶源极/漏极区
92a:第一半导体材料层、第一磊晶源极/漏极区、磊晶源极/漏极区
92b:第二半导体材料层、第二磊晶源极/漏极区、磊晶源极/漏极区
92c:第三半导体材料层、第三磊晶源极/漏极区、磊晶源极/漏极区
92d:第四磊晶源极/漏极区、磊晶源极/漏极区
92x:第四磊晶源极/漏极区
92y:第五磊晶源极/漏极区
92z:第六磊晶源极/漏极区
94:接触蚀刻终止层
96:第一层间介电质
98:第三凹部
100:栅极介电层
102:栅极电极
102b:栅极电极
103:栅极结构
103b:栅极结构
104:栅极罩幕
106:第二层间介电质
108:第四凹部
109:晶体管结构
109a:第一晶体管结构
109b:第二晶体管结构
110:第一硅化物区
112:源极/漏极触点
114:栅极触点
120:前侧互连结构
122:第一导电特征
122d:虚设第一导电特征
124:第一介电层
125:第二介电层
128:第五凹部
129:第二硅化物区
130:背侧通孔
130a:第一背侧通孔
130b:第二背侧通孔
132:第二介电层
132a:第二介电层
132b:第二介电层
132c:第二介电层
133:导电接线
133a:第一导电接线
133b:第二导电接线
134:导电通孔
134a:第一导电通孔
134b:第二导电通孔
135:导电接线
135s:信号接线
135p:电源轨
136:导电通孔
137:导电接线
140:背侧互连结构
140s:信号区
140p:电源区
144:钝化层
146:焊球下金属
148:外部连接器
150:载体基板
152:接合层
152a:第一接合层
152b:第二接合层
160:分隔器
161:混合式鳍片
164:背侧栅极通孔
170:齐纳二极管
a-a’:横截面
b-b’:横截面
c-c’:横截面
l0:阶层
l1:阶层
ln:阶层
l-1:阶层
l-2:阶层
l-n:阶层
具体实施方式
以下揭露提供用于实施本揭示内容的不同特征的许多不同实施例或实例。下文描述组件及配置的特定实例以简化本揭露。当然，此等组件及配置仅为实例且并非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一及第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征及第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身并不指明所论述的各种实施例及/或组态之间的关系。
进一步地，为方便描述可在本文中使用空间相对术语，诸如“在……之下”、“在……下方”、“下面的”、“在……上方”、“上面的”及其类似者来描述如在诸图中所例示的一个元件或特征与另外(诸等)元件或(诸等)特征的关系。这些空间相对术语意欲除诸图中所描绘的定向外，亦涵盖装置在使用或操作中的不同定向。装置可另外定向(旋转90度或处于其他定向)且据此可同样解译本文所用的空间相对描述词。
各种实施例提供用于在半导体装置中形成信号及电源布线的方法以及包括该信号及电源布线的半导体装置。在一些实施例中，布线可形成于包括半导体装置的半导体晶片的背侧上的互连结构中。背侧互连结构可经布线用于电源接线、电接地接线及发信以提供至诸如晶体管或类似者的某些前侧设备的连接性。此外，经由背侧互连结构对电源接线、电接地接线及发信进行布线可减小用于前侧互连结构中的总布线，此情形通过减低布线密度来改良布线效能。
本文中论述的一些实施例在包括纳米场效晶体管(nanostructurefield-effecttransistor；nano-fet)的晶粒的情形下进行描述。然而，各种实施例可应用至包括取代纳米场效晶体管或与纳米场效晶体管相结合的其他类型晶体管(例如，鳍片式场效应晶体管(finfieldeffecttransistor；finfet)、平面晶体管或类似者)的晶粒。
图1以立体图例示根据一些实施例的纳米场效晶体管(例如，纳米线场效晶体管、纳米片场效晶体管或类似者)的实例。纳米场效晶体管包含在基板50(例如，半导体基板)上的鳍片66上方的纳米结构55(例如，纳米片，纳米线或类似者)，其中纳米结构55充当纳米场效晶体管的通道区。纳米结构55可包括p型纳米结构、n型纳米结构或者其组合。浅沟槽隔离(shallowtrenchisolation；sti)区68设置于相邻的鳍片66之间，该些鳍片66可自浅沟槽隔离区68上方及邻近的浅沟槽隔离区68之间突出。尽管将浅沟槽隔离区68描述/例示为与基板50分离，但如本文所使用，术语“基板”可指单独的半导体基板或半导体基板与浅沟槽隔离区的组合。另外，尽管例示鳍片66的底部部分与基板50一起例示为单种连续的材料，但鳍片66的底部部分及/或基板50可包含单种材料或多种材料。在此情形下，鳍片66指在邻近的浅沟槽隔离区68之间延伸的部分。
栅极介电层100是在鳍片66的顶表面上方并沿着纳米结构55的顶表面、侧壁及底表面。栅极电极102是在栅极介电层100上方。磊晶源极/漏极区92设置在栅极介电层100与栅极电极102的相对侧上的鳍片66上。
图1进一步例示后续附图中所使用的参考横截面。横截面a-a’是沿着栅极电极102的纵轴且位于例如与纳米场效晶体管的磊晶源极/漏极区92之间的电流方向垂直的方向上。横截面b-b’与横截面a-a’平行且延伸穿过多个纳米场效晶体管的磊晶源极/漏极区92。横截面c-c’垂直于横截面a-a’，与纳米场效晶体管的鳍片66的纵轴平行，且位于例如纳米场效晶体管的磊晶源极/漏极区92之间的电流的方向上。为了清楚，后续附图参考此等参考横截面。
本文中论述的一些实施例是在使用后栅极制程形成的纳米场效晶体管的情形下予以论述。在其他实施例中，可使用前栅极制程。此外，一些实施例预期到用于诸如平面场效晶体管或鳍片式场效晶体管的平面设备中的态样。
图2至图34c是根据一些实施例的制造纳米场效晶体管的中间阶段的剖面图。图2至图5、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、图16a、图17a、图18a、图19a、图20a、图21a、图22a、图23a、图24a、图25a、图26a、图27a、图28a及图31a至图31d例示图1所示的参考横截面a-a’。图6b、图7b、图8b、图9b、图10b、图11b、图12b、图12d、图13b、图14b、图15b、图16b、图17b、图18b、图19b、图20b、图21b、图22b、图23b、图24b、图25b、图26b、图27b、图28b、图29a、图29b、图30a、图30b，及图31a至31d例示图1中所示的参考横截面b-b’。图7c、图8c、图9c、图10c、图11c、图11d、图12c、图12e、图13c、图14c、图15c、图16c、图17c、图18c、图19c、图20c、图21c、图22c、图23c、图24c、图25c、图26c、图27c及图28c例示图1中所示的参考横截面c-c’。图32a例示参考横截面x-x’(亦参见图32a及图32c至图32h)，该参考横截面为参考横截面b-b’的一版本。图32b例示参考横截面y-y’(亦参见图32b及图32c至图32h)，该参考横截面为参考横截面b-b’的另一版本。图30c至图30e、图32c至图32h、图33a、图33b、图34a及图34b例示平面图。图33c及图34c例示电路布局。
在图2中，提供基板50。基板50可是半导体基板，诸如块半导体、绝缘体上半导体(semiconductor-on-insulator；soi)基板或类似者，该基板可是掺杂的(例如，掺杂有p型或n型掺杂剂)或无掺杂的。基板50可是晶圆，诸如硅晶圆。一般而言，绝缘体上半导体基板是形成于绝缘体层上的一层半导体材料。绝缘体层可是例如埋入式氧化物(buriedoxide；box)层、氧化硅层或类似者。绝缘体层提供于基板上，通常硅或玻璃基板上。亦可使用诸如多层或梯度基板的其他基板。在一些实施例中，基板50的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括硅锗、砷磷化镓、砷化铟铝、砷化镓铝、砷化铟镓、磷化铟镓及/或砷磷化铟镓；或其组合。
基板50具有n型区50n及p型区50p。n型区50n可用于形成n型设备，诸如n型金氧半导体(n-typemetaloxidesemiconductor；nmos)晶体管(例如，n型纳米场效晶体管)，且p型区50p可用于形成p型设备，诸如p型金氧半导体(p-typemetaloxidesemiconductor；pmos)晶体管(例如，p型纳米场效晶体管)。n型区50n可与p型区50p实体分离(如通过分隔器20所例示)，且在n型区50n与p型区50p之间可设置任意数目个设备特征(例如，其他主动设备、经掺杂的区、隔离结构等)。尽管例示了一个n型区50n及一个p型区50p，但可提供任意数目个n型区50n及p型区50p。
进一步地，在图2中，在基板50上方形成多层堆叠64。多层堆叠64包括第一半导体层51a至51c(统称为第一半导体层51)及第二半导体层53a至53c(统称为第二半导体层53)的交替层。为了例示且如下文更详细地论述，将移除第一半导体层51，并图案化第二半导体层53以在n型区50n及p型区50p中形成纳米场效晶体管的通道区。然而，在一些实施例中，可移除第一半导体层51并可图案化第二半导体层53以在n型区50n中形成纳米场效晶体管的通道区；且可移除第二半导体层53并可图案化第一半导体层51以在p型区50p中形成纳米场效晶体管的通道区。在一些实施例中，可移除第二半导体层53并可图案化第一半导体层51以在n型区50n中形成纳米场效晶体管的通道区；且可移除第一半导体层51并可图案化第二半导体层53以在p型区50p中形成纳米场效晶体管的通道区。在一些实施例中，可移除第二半导体层53，并可图案化第一半导体层51以在n型区50n及p型区50p两者中均形成纳米场效晶体管的通道区。
出于例示目的，例示多层堆叠64为包括三层第一半导体层51及三层第二半导体层53。在一些实施例中，多层堆叠64可包括任意数目个第一半导体层51及第二半导体层53。可使用诸如化学气相沉积(chemicalvapordeposition；cvd)、原子层沉积(atomiclayerdeposition；ald)、气相磊晶(vaporphaseepitaxy；vpe)、分子束磊晶(molecularbeamepitaxy；mbe)或类似者的制程来磊晶生长多层堆叠64的每一层。在各种实施例中，第一半导体层51可由适于诸如硅锗或类似者的p型纳米场效晶体管的第一半导体材料来形成，且第二半导体层53可由适于诸如硅、硅碳或类似者的n型纳米场效晶体管的第二半导体材料来形成。出于例示目的，例示多层堆叠64为具有适于p型纳米场效晶体管的最底部半导体层。在一些实施例中，可形成多层堆叠64，使得最底部层是适于n型纳米场效晶体管的半导体层。
第一半导体材料及第二半导体材料可是相互具有高蚀刻选择性的材料。因此，可在不显著移除第二半导体材料的第二半导体层53的情况下移除第一半导体材料的第一半导体层51，从而允许对第二半导体层53进行图案化来形成纳米场效晶体管的通道区。类似地，在移除第二半导体层53并图案化第一半导体层51以形成通道区的实施例中，可在不显著移除第一半导体材料的第一半导体层51的情况下移除第二半导体材料的第二半导体层53，从而允许对第一半导体层51进行图案化来形成纳米场效晶体管的通道区。
现参看图3，根据一些实施例，鳍片66形成于基板50中，且纳米结构55形成于多层堆叠64中。在一些实施例中，可分别通过在多层堆叠64及基板50中蚀刻沟槽而在多层堆叠64及基板50中形成纳米结构55及鳍片66。蚀刻可是任何可接受的蚀刻制程，诸如反应离子蚀刻(reactiveionetch；rie)、中性束蚀刻(neutralbeametch；nbe)、类似者，或者其组合。蚀刻可是各向异性的。通过蚀刻多层堆叠64来形成纳米结构55可进一步自第一半导体层51界定出第一纳米结构52a至52c(统称为第一纳米结构52)并自第二半导体层53界定出第二纳米结构54a至54c(统称为第二纳米结构54)。第一纳米结构52及第二纳米结构54可统称为纳米结构55。
可通过任何合适的方法来图案化鳍片66及纳米结构55。举例而言，鳍片66及纳米结构55可使用一或多个光微影制程，包括双重图案化或多重图案化制程来图案化。一般而言，双重图案化或多重图案化制程结合光微影制程与自对准制程，从而允许产生例如与使用单个直接光微影制程可获得的图案相比具有更小节距的图案。举例而言，在一个实施例中，牺牲层形成于基板上方并使用光微影制程进行图案化。使用自对准制程沿经图案化的牺牲层形成间隔物。接着移除牺牲层，且接着剩余的间隔物可用来图案化鳍片66。
出于例示目的，图3例示n型区50n及p型区50p中的鳍片66具有实质上相等的宽度。在一些实施例中，n型区50n中鳍片66的宽度可大于或小于p型区50p中鳍片66的宽度。进一步地，虽然例示鳍片66及纳米结构55中的每一者始终具有一致的宽度，但在其他实施例中，鳍片66及/或纳米结构55可具有锥形侧壁，使得鳍片66及/或纳米结构55中的每一者的宽度在朝向基板50的方向上连续增大。在此种实施例中，纳米结构55中的每一者可具有不同的宽度且形状可为梯形。
在图4中，浅沟槽隔离区68相邻于鳍片66形成。可通过在基板50、鳍片66及纳米结构55上方且在相邻的鳍片66之间沉积绝缘材料来形成浅沟槽隔离区68。绝缘材料可是诸如氧化硅的氧化物、氮化物、类似者或者其组合，且可通过高密度电浆化学气相沉积(high-densityplasmachemicalvapordeposition；hdp-cvd)、流动化学气相沉积(flowablechemicalvapordeposition；fcvd)、类似者或者其组合形成。可使用通过任何可接受的制程形成的其他绝缘材料。在例示的实施例中，绝缘材料是通过流动化学气相沉积制程形成的氧化硅。一旦形成了绝缘材料，即可执行退火制程。在一实施例中，形成绝缘材料，使得过多的绝缘材料覆盖纳米结构55。尽管将绝缘材料例示为单层，但一些实施例可利用多层绝缘材料。举例而言，在一些实施例中，可首先沿基板50、鳍片66及纳米结构55的表面形成衬里(未单独例示)。其后，可在衬里上方形成诸如上方所论述的彼等的填充材料。
接着对绝缘材料应用移除制程来移除纳米结构55上方的过多绝缘材料。在一些实施例中，可利用诸如化学机械研磨(chemicalmechanicalpolish；cmp)的平坦化制程、回蚀制程、其组合，或类似者。平坦化制程暴露纳米结构55，使得在完成平坦化制程之后，使纳米结构55的顶表面与绝缘材料平齐。
接着，使绝缘材料凹入来形成浅沟槽隔离区68。绝缘材料经凹入，使得n型区50n及p型区50p中鳍片66的上部自邻近的浅沟槽隔离区68之间突出。进一步地，浅沟槽隔离区68的顶表面可如图所示具有平坦表面、凸起表面、凹陷表面(诸如碟形)或者其组合。可通过适当的蚀刻使浅沟槽隔离区68的顶表面形成为平坦、凸起及/或凹陷的。可使用可接受的蚀刻制程，诸如对绝缘材料的材料具有选择性(例如，与鳍片66及纳米结构55的材料相比，以更快速率蚀刻绝缘材料)的蚀刻制程使浅沟槽隔离区68凹入。举例而言，可使用利用例如稀盐酸(dilutehydrofluoric；dhf)的氧化物移除。
上文关于图2至图4描述的制程仅为可如何形成鳍片66及纳米结构55的一个实例。在一些实施例中，鳍片66及/或纳米结构55可使用罩幕及磊晶生长制程来形成。举例而言，可在基板50的顶表面上方形成介电层，并且沟槽可蚀刻穿过介电层来暴露下伏基板50。可在沟槽中磊晶生长磊晶结构，且介电层可经凹入使得磊晶结构自介电层突出来形成鳍片66及/或纳米结构55。磊晶结构可包含上文论述的交替的半导体材料，诸如第一半导体材料及第二半导体材料。在磊晶生长磊晶结构的一些实施例中，磊晶生长的材料可在生长过程中进行原位掺杂，此情形可避免之前及/或后续布植，尽管可一起使用原位及布植掺杂。
另外，仅出于例示目的，第一半导体层51(及得到的第一纳米结构52)及第二半导体层53(及得到的第二纳米结构54)本文中例示并论述为在p型区50p及n型区50n中包含相同材料。因此，在一些实施例中，第一半导体层51及第二半导体层53的一者或两者在p型区50p及n型区50n中可是不同的材料或以不同的顺序形成。
进一步地，在图4中，可在鳍片66、纳米结构55及/或浅沟槽隔离区68中形成适当的阱(未单独例示)。在具有不同阱类型的实施例中，可使用光阻剂或其他罩幕(未单独例示)来达成用于n型区50n及p型区50p的不同的布植步骤。举例而言，可在n型区50n及p型区50p中的鳍片66及浅沟槽隔离区68上方形成光阻剂。对光阻剂进行图案化来暴露p型区50p。可通过使用旋涂技术来形成光阻剂，并且可使用可接受的光微影技术来图案化光阻剂。光阻剂一旦经图案化，便在p型区50p中执行n型杂质布植，且光阻剂可充当罩幕来实质上防止n型杂质被布植到n型区50n中。n型杂质可是在区中布植达范围为大约1013原子/cm3至大约1014原子/cm3的浓度的磷、砷、锑或类似者。在布植之后，通过诸如可接受的灰化制程来移除光阻剂。
在p型区50p的布植之后或之前，在p型区50p及n型区50n中的鳍片66、纳米结构55及浅沟槽隔离区68上方形成光阻剂或其他罩幕(未单独例示)。对光阻剂进行图案化来暴露n型区50n。可通过使用旋涂技术来形成光阻剂，并且可使用可接受的光微影技术来图案化光阻剂。光阻剂一旦经图案化，便可在n型区50n中执行p型杂质布植，且光阻剂可充当罩幕来实质上防止p型杂质被布植到p型区50p中。p型杂质可是在区中布植达范围为大约1013原子/cm3至大约1014原子/cm3的浓度的硼、氟化硼、铟或类似者。在布植之后，可通过诸如可接受的灰化制程来移除光阻剂。
在n型区50n及p型区50p的布植之后，可执行退火来修复布植损伤并活化经布植的p型及/或n型杂质。在一些实施例中，磊晶鳍片的生长材料可在生长过程中进行原位掺杂，此情形可避免布植，尽管可一起使用原位及布植掺杂。
在图5中，虚设介电层70形成于鳍片66及/或纳米结构55上。虚设介电层70可是例如氧化硅、氮化硅、其组合或类似者，且可根据可接受的技术进行沉积或热生长。虚设栅极层72形成于虚设介电层70上方，且罩幕层74形成于虚设栅极层72上方。虚设栅极层72可沉积于虚设介电层70上方且接着通过诸如化学机械研磨进行平坦化。罩幕层74可沉积于虚设栅极层72上方。虚设栅极层72可是导电或不导电材料，且可选自包括以下各者的群组：非晶硅(amorphoussilicon)、多晶硅(polycrystalline-silicon，polysilicon)、多晶硅锗(poly-crystallinesilicon-germanium；poly-sige)、金属氮化物、金属硅化物、金属氧化物及金属。虚设栅极层72可通过物理气相沉积(physicalvapordeposition；pvd)、化学气相沉积、溅射沉积(sputterdeposition)或其他用于沉积所选材料的技术进行沉积。虚设栅极层72可由针对隔离区蚀刻具有高蚀刻选择性的其他材料制成。罩幕层74可包括例如氮化硅、氧氮化硅或类似者。在此实例中，横跨n型区50n及p型区50p形成单个虚设栅极层72及单个罩幕层74。应理解，仅出于例示目的，绘示虚设介电层70仅覆盖鳍片66及纳米结构55。在一些实施例中，可沉积虚设介电层70，使得虚设介电层70覆盖浅沟槽隔离区68，使得虚设介电层70在虚设栅极层72与浅沟槽隔离区68之间延伸。
图6a至图28c例示实施例设备制造中的各种额外步骤。图6a至图18c例示n型区50n或p型区50p中的特征。在图6a至图6c中，罩幕层74(参见图5)可使用可接受的光微影及蚀刻技术进行图案化来形成罩幕78。罩幕78的图案接着可被转印至虚设栅极层72及虚设介电层70来分别形成虚设栅极76及虚设栅极介电质71。虚设栅极76覆盖鳍片66的各别通道区。罩幕78的图案可用来实体分离每个虚设栅极76与相邻的虚设栅极76。虚设栅极76亦可具有实质上与各别鳍片66的长度方向垂直的长度方向。
在图7a至图7c中，第一间隔物层80及第二间隔物层82形成于图6a至图6c中所示的结构上方。第一间隔物层80及第二间隔物层82后续将被图案化来充当用于形成自对准源极/漏极区的间隔物。在图7a至图7c中，第一间隔物层80形成于浅沟槽隔离区68的顶表面上；鳍片66、纳米结构55及罩幕78的顶表面及侧壁上；及虚设栅极76及虚设栅极介电质71的侧壁上。第二间隔物层82沉积于第一间隔物层80上方。第一间隔物层80可使用诸如热氧化的技术由氧化硅、氮化硅、氮氧化硅或类似者形成或通过化学气相沉积、原子层沉积或类似者进行沉积。第二间隔物层82可由蚀刻速率与第一间隔物层80的材料不同的材料，诸如氧化硅、氮化硅、氮氧化硅或类似者形成，并且可通过化学气相沉积、原子层沉积或类似者进行沉积。
在形成第一间隔物层80之后且在形成第二间隔物层82之前，可执行用于轻度掺杂源极/漏极(lightlydopeddrain；ldd)区(未单独例示)的布植。在具有不同设备类型的实施例中，与上文在图4中论述的布植类似，诸如光阻剂的罩幕可形成于n型区50n上方，同时暴露p型区50p，并且可将合适类型(例如，p型)的杂质布植于p型区50p中所暴露的鳍片66及纳米结构55。接着可移除罩幕。随后，诸如光阻剂的罩幕可形成于p型区50p上方，同时暴露n型区50n，并且可将合适类型的杂质(例如，n型杂质)布植于n型区50n中所暴露的鳍片66及纳米结构55。接着可移除罩幕。n型杂质可是前文论述的n型杂质的任一者，且p型杂质可是前文论述的p型杂质的任一者。轻度掺杂的源极/漏极区可具有范围为大约1×1015原子/cm3至大约1×1019原子/cm3的杂质浓度。退火可用来修复布植损伤且活化布植的杂质。
在图8a至图8c中，蚀刻第一间隔物层80及第二间隔物层82来形成第一间隔物81及第二间隔物83。如下文将更详细地进行论述，第一间隔物81及第二间隔物83用来使后续形成的源极/漏极区自对准以及在后续处理过程中保护鳍片66及/或纳米结构55的侧壁。可使用诸如各向同性蚀刻制程(例如，湿式蚀刻制程)、各向异性蚀刻制程(例如，干式蚀刻制程)或类似者的合适的蚀刻制程来蚀刻第一间隔物层80及第二间隔物层82。在一些实施例中，与第一间隔物层80的材料相比，第二间隔物层82的材料具有不同的蚀刻速率，使得第一间隔物层80可在图案化第二间隔物层82时充当蚀刻终止层，且使得第二间隔物层82可在图案化第一间隔物层80时充当罩幕。举例而言，可使用各向异性蚀刻制程来蚀刻第二间隔物层82，其中第一间隔物层80充当蚀刻终止层，其中第二间隔物层82的剩余部分形成图8b中所示的第二间隔物83。其后，在蚀刻第一间隔物层80的所暴露的部分时，第二间隔物83充当罩幕，从而形成图8b及图8c中所示的第一间隔物81。
如图8b中所示，第一间隔物81及第二间隔物83设置于鳍片66及/或纳米结构55的侧壁上。如图8c中所示，在一些实施例中，第二间隔物层82可自相邻于罩幕78、虚设栅极76及虚设栅极介电质71的第一间隔物层80上方移除，且第一间隔物81设置于罩幕78、虚设栅极76及虚设栅极介电质60的侧壁上。在其他实施例中，第二间隔物层82的一部分可剩余在相邻于罩幕78、虚设栅极76及虚设栅极介电质71的第一间隔物层80上方。
应注意，上述揭露大体描述形成间隔物及轻度掺杂漏极区的制程。可使用其他制程及序列。举例而言，可利用更少或额外间隔物，可利用不同的步骤序列(例如，可在沉积第二间隔物层82之前图案化第一间隔物81)，可形成并移除额外间隔物及/或类似者。此外，可使用不同结构及步骤形成n型及p型设备。
在图9a至图9c中，根据一些实施例，在鳍片66、纳米结构55及基板50中形成第一凹部86及第二凹部87。磊晶源极/漏极区后续将在第一凹部86中形成，且第一磊晶材料及磊晶源极/漏极区后续将在第二凹部87中形成。第一凹部86及第二凹部87可延伸穿过第一纳米结构52及第二纳米结构54并延伸至基板50中。如图9b中所示，浅沟槽隔离区68的顶表面可与第一凹部86的底表面平齐。在各种实施例中，可蚀刻鳍片66，使得第一凹部86的底表面设置成低于浅沟槽隔离区68的顶表面。第二凹部87的底表面可设置在第一凹部的底表面及浅沟槽隔离区68的顶表面下方。可通过使用诸如反应离子蚀刻、中性束蚀刻或类似者的各向异性蚀刻制程蚀刻鳍片66、纳米结构55及基板50来形成第一凹部86及第二凹部87。在用于形成第一凹部86及第二凹部87的蚀刻制程期间，第一间隔物81、第二间隔物83及罩幕78遮蔽鳍片66、纳米结构55及基板50的数个部分。可使用单个蚀刻制程或多个蚀刻制程来蚀刻纳米结构55及/或鳍片66的每一层。可使用定时蚀刻制程以在第一凹部86及第二凹部87达到所要深度之后终止蚀刻。可通过用于蚀刻第一凹部86的相同制程及在蚀刻第一凹部86之前或之后通过额外蚀刻制程来蚀刻第二凹部87。举例而言，在执行针对第二凹部87的额外蚀刻制程同时，可遮蔽对应于第一凹部86的区。
在图10a至图10c中，蚀刻由第一凹部86及第二凹部87暴露的由第一半导体材料(例如，第一纳米结构52)形成的多层堆叠64的各层的侧壁的一部分，以形成侧壁凹部88。尽管在图10c中与侧壁凹部88相邻的第一纳米结构52的侧壁例示为直线，但侧壁亦可是凹陷或凸起的。可使用诸如湿式蚀刻或类似者的各向同性蚀刻制程来蚀刻侧壁。在第一纳米结构52包括例如硅锗(sige)且第二纳米结构54包括例如硅或碳化硅(sic)的实施例中，可使用利用四甲基氢氧化铵(tetramethylammoniumhydroxide；tmah)、氢氧化铵(nh4oh)或类似者的干式蚀刻制程来蚀刻第一纳米结构52的侧壁。
在图11a至图11d中，第一内部间隔物90形成于侧壁凹部88中。可通过在图10a至图10c中所示的结构上方沉积内部间隔物层(未单独例示)来形成第一内部间隔物90。第一内部间隔物90充当后续形成的源极/漏极区与栅极结构之间的隔离特征。如下文将更详细地进行论述，源极/漏极区及磊晶材料将在第一凹部86及第二凹部87中形成，而第一纳米结构52将用对应的栅极结构替代。
可通过保形沉积制程，诸如化学气相沉积、原子层沉积或类似者来沉积内部间隔物层。内部间隔物层可包含诸如氮化硅或氮氧化硅的材料，但是可利用任何合适的材料，诸如k值小于约3.5的低介电常数(低k)材料。接着可各向异性地蚀刻内部间隔物层以形成第一内部间隔物90。尽管第一内部间隔物90的外部侧壁被例示为与第二纳米结构54的侧壁相平，但是第一内部间隔物90的外部侧壁可延伸超过第二纳米结构54的侧壁或自该侧壁凹入。
此外，尽管第一内部间隔物90的外部侧壁在图11c中被例示为直线，但是第一内部间隔物90的外部侧壁亦可是凹陷或凸起的。作为实例，图11d例示第一纳米结构52的侧壁为凹陷的实施例，第一内部间隔物90的外部侧壁为凹陷的，且第一内部间隔物90自第二纳米结构54的侧壁凹入。可通过各向异性蚀刻制程，诸如反应离子蚀刻、中性束蚀刻或类似者来蚀刻内部间隔物层。第一内部间隔物90可用来防止通过后续蚀刻制程(诸如用于形成栅极结构的蚀刻制程)对后续形成的源极/漏极区(诸如下文关于图12a至图12e所论述的磊晶源极/漏极区92)的损伤。
在图12a至图12e中，第一磊晶材料91形成于第二凹部87中，且磊晶源极/漏极区92形成于第一凹部86及第二凹部87中。在一些实施例中，第一磊晶材料91可是牺牲材料，该牺牲材料后续被移除以形成背侧通孔(诸如下文关于图26a至图26c所论述的背侧通孔130)。如图12b至图12e中所示，第一磊晶材料91的顶表面可与第一凹部86的底表面平齐。然而，在一些实施例中，第一磊晶材料91的顶表面可设置成在第一凹部86的底表面上方或下方。可使用诸如化学气相沉积、原子层沉积、气相磊晶、分子束磊晶或类似者的制程来在第二凹部87中磊晶生长第一磊晶材料91。第一磊晶材料91可包括任何可接受的材料，诸如硅锗或类似者。第一磊晶材料91可由对磊晶源极/漏极区92及介电层(诸如下文关于图24a至图24c所论述的浅沟槽隔离区68及第二介电层125)的材料具有高蚀刻选择性的材料形成。因此，第一磊晶材料91可在不显著移除磊晶源极/漏极区92及介电层的情况下移除且用背侧通孔替代。类似地，如先前所描述，在第一磊晶材料91形成于第二凹部87中同时，对应于第一凹部86的区可被遮蔽。
磊晶源极/漏极区92接着形成于第一凹部86中且第二凹部87中的第一磊晶材料91上方。在一些实施例中，磊晶源极/漏极区92可在第二纳米结构54上施加应力，从而改良效能。如图12c中所示，磊晶源极/漏极区92形成于第一凹部86及第二凹部87中，使得每个虚设栅极76设置于各别邻近的成对磊晶源极/漏极区92之间。在一些实施例中，第一间隔物81用来将磊晶源极/漏极区92与虚设栅极76分离，且第一内部间隔物90用来将磊晶源极/漏极区92与纳米结构55分离开适当的横向距离，使得磊晶源极/漏极区92不会与所得纳米场效晶体管之后续形成的栅极发生短路连接。
可通过遮蔽p型区50p(例如，p型金氧半导体区)来形成n型区50n(例如，n型金氧半导体区)中的磊晶源极/漏极区92。接着，磊晶源极/漏极区92在n型区50n中的第一凹部86及第二凹部87中磊晶生长。磊晶源极/漏极区92可包括适于n型纳米场效晶体管的任何可接受的材料。举例而言，若第二纳米结构54为硅，则磊晶源极/漏极区92可包括在第二纳米结构54上施加拉伸应变的材料，诸如硅、碳化硅、掺杂磷的碳化硅、磷化硅或类似者。磊晶源极/漏极区92可具有自纳米结构55的各别上表面隆起的表面且可具有小面。
可通过遮蔽n型区50n(例如，n型金氧半导体区)来形成p型区50p(例如，p型金氧半导体区)中的磊晶源极/漏极区92。接着，磊晶源极/漏极区92在p型区50p中的第一凹部86及第二凹部87中磊晶生长。磊晶源极/漏极区92可包括适于p型纳米场效晶体管的任何可接受的材料。举例而言，若第一纳米结构52为硅锗，则磊晶源极/漏极区92可包含在第一纳米结构52上施加压缩应变的材料，诸如硅锗、掺杂硼的硅锗、锗、锡锗或类似者。磊晶源极/漏极区92亦可具有自多层堆叠56的各别表面隆起的表面且可具有小面。
与前文论述的用于形成轻度掺杂的源极/漏极区继之以进行退火的制程类似，可运用掺杂剂对磊晶源极/漏极区92、第一纳米结构52、第二纳米结构54及/或基板50进行布植以形成源极/漏极区。源极/漏极区可具有在大约1×1019原子/cm3与大约1×1021原子/cm3之间的杂质浓度。源极/漏极区的n型及/或p型杂质可为前文论述的任何杂质。在一些实施例中，磊晶源极/漏极区92可在生长过程中进行原位掺杂。
作为用来在n型区50n及p型区50p中形成磊晶源极/漏极区92的磊晶制程的结果，磊晶源极/漏极区92的上表面具有横向向外扩展超出纳米结构55的侧壁的小面。在一些实施例中，此等小面使得同一纳米场效晶体管的相邻磊晶源极/漏极区92合并，如通过图12b所示。在其他实施例中，如图12d所示，完成磊晶制程之后，相邻的磊晶源极/漏极区92保持分离。在图12b及图12d中所示的实施例中，第一间隔物81可形成至浅沟槽隔离区68的顶表面，借此阻挡磊晶生长。在一些其他实施例中，第一间隔物81可覆盖纳米结构55的侧壁的数个部分以进一步阻挡磊晶生长。在一些其他实施例中，可调整用于形成第一间隔物81的间隔物蚀刻来移除间隔物材料以允许磊晶生长的区延伸至浅沟槽隔离区68的表面。
磊晶源极/漏极区92可包含一或多个半导体材料层。举例而言，磊晶源极/漏极区92可包含第一半导体材料层92a，第二半导体材料层92b及第三半导体材料层92c。可将任意数目个半导体材料层用于磊晶源极/漏极区92。第一半导体材料层92a、第二半导体材料层92b及第三半导体材料层92c的每一者可由不同的半导体材料形成且可掺杂达不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92a的掺杂剂浓度可小于第二半导体材料层92b的掺杂剂浓度且大于第三半导体材料层92c的掺杂剂浓度。在磊晶源极/漏极区92包含三个半导体材料层的实施例中，可沉积第一半导体材料层92a，第二半导体材料层92b可沉积在第一半导体材料层92a上方，且第三半导体材料层92c可沉积在第二半导体材料层92b上方。
图12e例示实施例，在该实施例中，第一纳米结构52的侧壁为凹陷的，第一内部间隔物90的外部侧壁为凹陷的，且第一内部间隔物90自第二纳米结构54的侧壁凹入。如图12e中所示，磊晶源极/漏极区92可与第一内部间隔物90接触地形成，且可延伸越过第二纳米结构54的侧壁。
在图13a至图13c中，第一层间介电质(interlayerdielectric；ild)96沉积于图12a至图12c中所示的结构上方。第一层间介电质96可由介电材料形成，且可通过诸如化学气相沉积、电浆增强化学气相沉积(plasma-enhancedchemicalvapordeposition；pecvd)或流动化学气相沉积的任何合适的方法进行沉积。介电材料可包括磷硅玻璃(phospho-silicateglass；psg)、硼硅玻璃(boro-silicateglass；bsg)、硼磷硅玻璃(boron-dopedphospho-silicateglass；bpsg)、无掺杂硅玻璃(undopedsilicateglass；usg)或类似者。可使用通过任何可接受的制程形成的其他绝缘材料。在一些实施例中，接触蚀刻终止层(contactetchstoplayer；cesl)94设置于第一层间介电质96与磊晶源极/漏极区92、罩幕78及第一间隔物81之间。接触蚀刻终止层94可包含诸如氮化硅、氧化硅、氮氧化硅或类似者的介电材料，该介电材料具有不同于上覆第一层间介电质96的材料的蚀刻速率。
在图14a至图14c中，可执行诸如化学机械研磨的平坦化制程以使第一层间介电质96的顶表面与虚设栅极76或罩幕78的顶表面平齐。平坦化制程亦可移除虚设栅极76上的罩幕78及第一间隔物81的沿罩幕78的侧壁的数个部分。在平坦化制程之后，虚设栅极76、第一间隔物81及第一层间介电质96的顶表面在制程变化内互相平齐。因此，虚设栅极76的顶表面通过第一层间介电质96暴露。在一些实施例中，可保留罩幕78，此情形下，平坦化制程使第一层间介电质96的顶表面与罩幕78及第一间隔物81的顶表面平齐。
在图15a至图15c中，虚设栅极76及罩幕78(若存在)在一或多个蚀刻步骤中被移除，使得形成第三凹部98。亦移除第三凹部98中虚设栅极介电质60的数个部分。在一些实施例中，通过各向异性干式蚀刻制程移除虚设栅极76及虚设栅极介电质60。举例而言，蚀刻制程可包括使用与第一层间介电质96或第一间隔物81相比以更快速率选择性地蚀刻虚设栅极76的反应气体的干式蚀刻制程。第三凹部98中的每一者暴露且/或上覆纳米结构55的数个部分，该些部分在后续完成的纳米场效晶体管中充当通道区。充当通道区的纳米结构55的数个部分设置于邻近的成对磊晶源极/漏极区92之间。在移除期间，虚设栅极介电质60可在蚀刻虚设栅极76时用作蚀刻终止层。接着可在移除虚设栅极76之后移除虚设栅极介电质60。
在图16a至图16c中，移除第一纳米结构52从而使第三凹部98延伸。可通过执行使用对第一纳米结构52的材料具有选择性的蚀刻剂的诸如湿蚀刻或类似者的各向同性蚀刻制程来移除第一纳米结构52，而与第一纳米结构52相比，第二纳米结构54、基板50、浅沟槽隔离区68保持相对未受蚀刻。在第一纳米结构52包括例如硅锗且第二纳米结构54a至54c包括例如硅或碳化硅的实施例中，可使用四甲基氢氧化铵、氢氧化铵或类似者来移除第一纳米结构52。
在图17a至图17c中，形成栅极介电层100及栅极电极102用于替代栅极。栅极介电层100保形地沉积于第三凹部98中。栅极介电层100可形成于基板50的顶表面及侧壁上且第二纳米结构54的顶表面、侧壁及底表面上。栅极介电层100亦可沉积于第一层间介电质96、接触蚀刻终止层94、第一间隔物81及浅沟槽隔离区68的顶表面上以及第一间隔物81及第一内部间隔物90的侧壁上。
根据一些实施例，栅极介电层100包含诸如氧化物、金属氧化物、类似者或其组合的一或多个电介质层。举例而言，在一些实施例中，栅极介电层100可包含氧化硅层及氧化硅层上方的金属氧化物层。在一些实施例中，栅极介电层100包括高k介电材料，且在此等实施例中，栅极介电层100可具有大于大约7.0的k值且可包括金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅的硅酸盐及其组合。栅极介电层100的结构在n型区50n及p型区50p中可相同或不同。栅极介电层100的形成方法可包括分子束沉积(molecular-beamdeposition；mbd)、原子层沉积、电浆增强化学气相沉积或类似者。
栅极电极102分别沉积于栅极介电层100上方，且填充第三凹部98的剩余部分。栅极电极102可包括诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨的含有金属的材料、其组合，或其多层。举例而言，尽管图17a及图17c中例示单层栅极电极102，但栅极电极102可包含任意数目个衬里层、任意数目个功函数调谐层及填充材料。构成栅极电极102的任何层组合可沉积于n型区50n中相邻的第二纳米结构54之间及第二纳米结构54a与基板50之间，且可沉积于p型区50p中相邻的第一纳米结构52之间。
可同时在n型区50n及p型区50p中形成栅极介电层100，使得每个区中的栅极介电层100由相同材料形成，且栅极电极102可同时形成，使得每个区中的栅极电极102由相同材料形成。在一些实施例中，每个区中的栅极介电层100可通过不同制程形成，使得栅极介电层100可是不同材料且/或具有不同数目个层，且/或每个区中的栅极电极102可通过不同制程形成，使得栅极电极102可是不同材料且/或具有不同数目个层。可使用多种遮蔽步骤以在使用不同制程时遮蔽并暴露适当的区。
在填充第三凹部98之后，可执行诸如化学机械研磨的平坦化制程以移除栅极介电层100及栅极电极102的材料的过多部分，过多的部分是在第一层间介电质96的顶表面上方。栅极电极102材料及栅极介电层100的剩余部分因此形成所得纳米场效晶体管的替代栅极结构。栅极电极102及栅极介电层100可统称为栅极结构103。
在图18a至图18c中，栅极结构103(包括栅极介电层100及对应的上覆栅极电极102)经凹入，使得在栅极结构103上方及第一间隔物81的相对部分之间直接形成凹部。包含诸如氮化硅、氮氧化硅或类似者的一或多个介电材料层的栅极罩幕104填充在凹部中，继之以平坦化制程以移除在第一层间介电质96上方延伸的介电材料的过多部分。后续形成的栅极触点(诸如下文关于图20a至图20c所论述的栅极触点114)穿透栅极罩幕104而与凹入的栅极电极102的顶表面接触。
如图18a至图18c进一步所例示，第二层间介电质106沉积于第一层间介电质96上方及栅极罩幕104上方。在一些实施例中，第二层间介电质106为通过流动化学气相沉积形成的流动薄膜。在一些实施例中，第二层间介电质106由诸如磷硅玻璃、硼硅玻璃、硼磷硅玻璃、无掺杂硅玻璃或类似者的介电材料形成，且可通过诸如化学气相沉积、电浆增强化学气相沉积或类似者的任何合适方法进行沉积。
在图19a至图19c中，蚀刻第二层间介电质106、第一层间介电质96、接触蚀刻终止层94及栅极罩幕104来形成第四凹部108，从而暴露磊晶源极/漏极区92及/或栅极结构103的表面。第四凹部108可通过进行使用诸如反应离子蚀刻、中性束蚀刻或类似者的各向异性蚀刻制程的蚀刻形成。在一些实施例中，第四凹部108可使用第一蚀刻制程蚀刻穿过第二层间介电质106及第一层间介电质96；可使用第二蚀刻制程蚀刻穿过栅极罩幕104；且接着可使用第三蚀刻制程蚀刻穿过接触蚀刻终止层94。可在第二层间介电质106上方形成并图案化诸如光阻剂的罩幕以遮蔽第二层间介电质106的数个部分免受第一蚀刻制程及第二蚀刻制程影响。在一些实施例中，蚀刻制程可为过蚀刻(over-etch)，且因此，第四凹部108延伸进磊晶源极/漏极区92及/或栅极结构103中，且第四凹部108的底部可与磊晶源极/漏极区92及/或栅极结构103的顶表面平齐(例如，处于相同位准或与基板50的距离相等)或低于该顶表面(例如，离基板50更近)。尽管图19c例示第四凹部108为在相同横截面中暴露磊晶源极/漏极区92及栅极结构103，但在各种实施例中，磊晶源极/漏极区92及栅极结构103可在不同的横截面中暴露，从而减小后续形成的触点的短路连接风险。
在形成第四凹部108之后，在磊晶源极/漏极区92上方形成第一硅化物区110。在一些实施例中，第一硅化物区110通过以下方式形成：首先在磊晶源极/漏极区92的暴露部分上方沉积能够与下伏磊晶源极/漏极区92的半导体材料(例如，硅、硅锗、锗)发生反应的金属(未单独例示)来形成硅化物或锗化物区，该金属是诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他耐火金属、稀土金属或其合金；接着执行热退火制程来形成第一硅化物区110。接着通过例如蚀刻制程移除所沉积金属的未反应部分。尽管将第一硅化物区110称为硅化物区，但第一硅化物区110亦可是锗化物区或硅锗化物区(例如，包含硅化物及锗化物的区)。在一实施例中，第一硅化物区110包含硅化钛(tisi)，且具有大约2nm至大约10nm范围内的厚度。
在图20a至图20c中，源极/漏极触点112及栅极触点114(亦称为触点插座)形成于第四凹部108中。源极/漏极触点112及栅极触点114可各自包含诸如阻障层、扩散层及填充材料层的一或多个层。举例而言，在一些实施例中，源极/漏极触点112及栅极触点114各自包括阻障层及导电材料，且各自电连接至下伏导电特征(例如，栅极电极102及/或第一硅化物区110)。栅极触点114电连接至栅极电极102，且源极/漏极触点112电连接至第一硅化物区110。阻障层可包括钛、氮化钛、钽、钽氮化物或类似者。导电材料可是铜、铜合金、银、金、钨、钴、铝、镍或类似者。可执行诸如化学机械研磨的平坦化制程以自第二层间介电质106的表面移除过多材料。磊晶源极/漏极区92、第二纳米结构54及栅极结构103(包括栅极介电层100及栅极电极102)可统称为晶体管结构109。晶体管结构109可形成于设备层中，其中第一互连结构(诸如下文关于图21a至图21c所论述之前侧互连结构120)形成于其前侧上方，且第二互连结构(诸如下文关于图27a至图27c所论述的背侧互连结构140)可形成于其背侧上方。尽管设备层被描述为具有纳米场效晶体管，但是其他实施例可包括具有不同类型的晶体管(例如，平面场效晶体管、鳍片式场效晶体管、薄膜晶体管(thinfilmtransistor；tft)或类似者)的设备层。
尽管图20a至图20c例示延伸至磊晶源极/漏极区92中的每一者的源极/漏极触点112，但是可自磊晶源极/漏极区92中的某些磊晶源极/漏极区省略源极/漏极触点112。类似地，尽管图20a至图20c例示栅极触点114延伸至栅极结构103中的每一者，但栅极触点114可自栅极结构103中的某些结构省略。举例而言，如下文更详细地解释，可后续穿过磊晶源极/漏极区92及/或栅极结构103中的一或多者的背侧附接导电特征(例如，背侧通孔或电源轨)。对于此等特定磊晶源极/漏极区92及/或栅极结构103，源极/漏极触点112及/或栅极触点114分别可被省略或者可为未电连接至任何上覆导电接线(诸如下文关于图21a至图21c所论述的第一导电特征122)的虚设触点。
图21a至图28c例示晶体管结构109上方形成前侧互连结构及背侧互连结构的中间步骤。前侧互连结构及背侧互连结构可各自包含电连接至形成于基板50及/或晶体管结构109上方的纳米场效晶体管的导电特征。图21a、图22a、图23a、图24a、图25a、图26a、图27a及图28a例示图1中所示的参考横截面a-a’。图21b、图22b、图23b、图24b、图25b、图26b、图27b及图28b例示图1中所示的参考横截面b-b’。图21c、图22c、图23c、图24c、图25c、图26c、图27c及图28c图例示图1中所示的参考横截面c-c’。图21a至图28c中描述的制程步骤可应用于n型区50n及p型区50p两者。如上所提及，背侧导电特征(例如，背侧通孔或如下文更详细地描述的电源轨)可连接至磊晶源极/漏极区92及/或栅极结构103中的一或多者。因此，源极/漏极触点112可视情况自磊晶源极/漏极区92省略。
在图21a至图21c中，前侧互连结构120形成于第二层间介电质106上。前侧互连结构120可被称为前侧互连结构，此是因为该前侧互连结构形成于晶体管结构109的前侧(例如，晶体管结构109的形成有主动设备的一侧)上。
前侧互连结构120可包含形成于一或多个堆叠的第一介电层124中的一或多层第一导电特征122。堆叠的第一介电层124中的每一者可包含诸如低k介电材料、超低k(extralow-k；elk)介电材料或类似者的介电材料。可使用诸如化学气相沉积、原子层沉积、物理气相沉积、电浆增强化学气相沉积或类似者的适当制程来沉积第一介电层124。
第一导电特征122可包含导电接线及使导电接线层互连的导电通孔。导电通孔可延伸穿过第一介电层124中的各别第一介电层以在导电接线层之间提供垂直连接。可通过诸如镶嵌制程、双重镶嵌制程或类似者的任何可接受制程来形成第一导电特征122。
在一些实施例中，可使用镶嵌制程来形成第一导电特征122，在镶嵌制程中利用光微影及蚀刻技术的组合来对各别第一介电层124进行图案化以形成对应于第一导电特征122的所要图案的沟槽。可沉积可选扩散阻障层及/或可选粘合层且接着可用导电材料填充沟槽。用于阻障层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、其组合或类似者，且用于导电材料的合适材料包括铜、银、金、钨、铝、其组合或类似者。在一实施例中，可通过沉积铜或铜合金的晶种层且通过电镀填充沟槽来形成第一导电特征122。化学机械平坦化(chemicalmechanicalplanarization；cmp)制程或类似者可用于自各别第一介电层124的表面移除过多导电材料且平坦化第一介电层124及第一导电特征122的表面以供后续处理。
图21a至图21c例示前侧互连结构120中五个第一导电特征122层及五个第一介电层124。然而，应了解，前侧互连结构120可包含设置在任意数目个第一介电层124中的任意数目个第一导电特征122。前侧互连结构120可电连接至栅极触点114及源极/漏极触点112以形成功能电路。在一些实施例中，由前侧互连结构120形成的功能电路可包含逻辑电路、记忆电路、影像感测电路或类似者。
在图22a至图22c中，通过第一接合层152a及第二接合层152b(统称为接合层152)将载体基板150接合至前侧互连结构120的顶表面。载体基板150可是玻璃载体基板、陶瓷载体基板、晶圆(例如，硅晶圆)或类似者。载体基板150可在后续处理步骤期间以及在完成的设备中提供结构支撑。
在各种实施例中，可使用诸如介电质对介电质接合或类似者的合适技术将载体基板150接合到前侧互连结构120。介电质对介电质接合可包含使第一接合层152a沉积在前侧互连结构120上。在一些实施例中，第一接合层152a包含通过化学气相沉积、原子层沉积、物理气相沉积或类似者沉积的氧化硅(例如，高密度电浆(highdensityplasma；hdp)氧化物或类似者)。第二接合层152b同样可是在使用例如化学气相沉积、原子层沉积、物理气相沉积、热氧化或类似者进行接合之前形成于载体基板150的表面上的氧化物层。其他合适的材料可用于第一接合层152a及第二接合层152b。
介电质对介电质接合制程可进一步包括对第一接合层152a及第二接合层152b中的一或多者应用表面处理。表面处理可包括电浆处理。电浆处理可在真空环境中执行。在电浆处理之后，表面处理可进一步包括可应用至接合层152中的一或多者的清洗制程(例如，用去离子水或类似者冲洗)。接着，将载体基板150与前侧互连结构120对准，且将两者彼此压靠以起始载体基板150至前侧互连结构120的预接合。可在室温(例如，在大约21℃与大约25℃之间)下执行预接合。在预接合之后，可通过例如将前侧互连结构120及载体基板150加热至例如大约170℃至大约400℃的温度来应用退火制程。
进一步地，在图22a至图22c中，在将载体基板150接合到前侧互连结构120之后，可翻转设备，使得晶体管结构109的背侧面向上。晶体管结构109的背侧可指与晶体管结构109的在其上形成主动设备的前侧相对的一侧。
在图23a至图23c中，可将薄化制程应用于基板50的背侧。薄化制程可包含平坦化制程(例如，机械磨削、化学机械平坦化或类似者)、回蚀制程、其组合，或类似者。薄化制程可暴露第一磊晶材料91的与前侧互连结构120相背对的表面。另外，基板50的一部分在薄化制程之后可保持于栅极结构103(例如，栅极电极102及栅极介电层100)以及纳米结构55上方。如图23a至图23c中所示，基板50的背侧表面、第一磊晶材料91、浅沟槽隔离区68及鳍片66在薄化制程之后彼此平齐。
在图24a至图24c中，鳍片66及基板50的剩余部分经移除且用第二介电层125替代。鳍片66及基板50可使用合适蚀刻制程，诸如各向同性蚀刻制程(例如，湿式蚀刻制程)、各向异性蚀刻制程(例如，干式蚀刻制程)或类似者来蚀刻。蚀刻制程可为对于鳍片66及基板50的材料是选择性(例如，相较于浅沟槽隔离区68、栅极介电层100、磊晶源极/漏极区92及第一磊晶材料91以较快速率蚀刻鳍片66及基板50的材料)的蚀刻制程。在蚀刻鳍片66及基板50之后，浅沟槽隔离区68、栅极介电层100、磊晶源极/漏极区92及第一磊晶材料91的表面可被暴露。
第二介电层125接着于凹部中沉积于晶体管结构109的背侧上，该些凹部通过移除鳍片66及基板50来形成。第二介电层125可沉积于浅沟槽隔离区68、栅极介电层100及磊晶源极/漏极区92上方。第二介电层125可与浅沟槽隔离区68、栅极介电层100、磊晶源极/漏极区92及第一磊晶材料91的表面实体接触。第二介电层125可大体上类似于上文关于图18a至图18c描述的第二层间介电质106。举例而言，第二介电层125可由与第二层间介电质106类似的材料且使用类似制程来形成。如图24a至图24c中所示，化学机械平坦化制程或类似者可用以移除第二介电层125的材料，使得第二介电层125的顶表面与浅沟槽隔离区68及第一磊晶材料91的顶表面平齐。
在图25a至图25c中，第一磊晶材料91经移除以形成第五凹部128，且第二硅化物区129形成于第五凹部128中。第一磊晶材料91可通过合适蚀刻制程来移除，该蚀刻制程可为各向同性蚀刻制程，诸如湿式蚀刻制程。蚀刻制程对于第一磊晶材料91的材料可具有高蚀刻选择性。因此，第一磊晶材料91可经移除而不显著地移除第二介电层125、浅沟槽隔离区68或磊晶源极/漏极区92的材料。第五凹部128可暴露浅沟槽隔离区68的侧壁、磊晶源极/漏极区92的背侧表面，及第二介电层125的侧壁。
第二硅化物区129可接着于磊晶源极/漏极区92的背侧上的第五凹部128中形成。第二硅化物区129可类似于上文关于图19a至图19c所描述的第一硅化物区110。举例而言，第二硅化物区129可由类似于第一硅化物区110的材料且使用类似制程来形成。
在图26a至图26c中，背侧通孔130形成于第五凹部128中。背侧通孔130可延伸穿过第二介电层125及浅沟槽隔离区68，且可经由第二硅化物区129电连接至磊晶源极/漏极区92。背侧通孔130可类似于上文关于图20a至图20c描述的源极/漏极触点112。举例而言，背侧通孔130可由类似于源极/漏极触点112的材料且使用类似制程来形成。平坦化制程(例如，化学机械平坦化、磨削、回蚀或类似者)可经执行以移除背侧通孔130的形成于浅沟槽隔离区68及/或第二介电层125上方的过多部分。
在图27a至图27c中，背侧互连结构140形成于第二介电层125及浅沟槽隔离区68上。背侧互连结构140可被称为背侧互连结构，此是因为该背侧互连结构形成于晶体管结构109的背侧(例如，基板50及/或晶体管结构109的主动设备形成于上面的相对侧)上。
背侧互连结构140可包含形成于一或多个堆叠的第二介电层(例如，第二介电层132a至132c，统称为第二介电层132)中的第二导电特征(例如，导电接线133、导电通孔134、导电接线135、导电通孔136，及导电接线137)的一或多个层。堆叠的第二介电层132中的每一者可包含介电材料，诸如低k介电材料、超低k(extralow-k；elk)介电材料，或类似者。第二介电层132可使用适当制程，诸如化学气相沉积、原子层沉积、物理气相沉积、电浆增强化学气相沉积或类似者来形成。
背侧互连结构140包含互连导电接线133、135及137的数个层的导电通孔134及136。导电通孔134/136可延伸穿过第二介电层132中的各别介电层以提供导电接线133/135/137的数个层之间的垂直连接。举例而言，导电通孔134可将导电接线133耦接至导电接线135，且导电通孔136可将导电接线135耦接至导电接线137。导电接线133/135/137及导电通孔134/136可使用如上文结合第一导电特征122描述的类似制程及类似材料，包括单一或双重镶嵌制程、经由任何可接受的制程或类似者来形成。
导电接线133形成于第二介电层132a中。形成导电接线133可包括使用例如光微影制程及蚀刻制程的组合图案化第二介电层132a中的凹部。第二介电层132a中凹部的图案可对应于导电接线133的图案。接着通过在凹部中沉积导电材料来形成导电接线133。在一些实施例中，导电接线133包含金属层，该金属层可是单层或包含由不同材料形成的多个子层的复合层。在一些实施例中，导电接线133包含铜、铝、钴、钨、钛、钽、钌或类似者。可沉积可选扩散阻障层及/或可选粘合层，之后用导电材料填充凹部。用于阻障层/粘合层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽或类似者。导电接线133可使用例如化学气相沉积、原子层沉积、物理气相沉积、电镀或类似者来形成。导电接线133穿过背侧通孔130及第二硅化物区129电连接至磊晶源极/漏极区92。平坦化制程(例如，化学机械平坦化、磨削、回蚀或类似者)可被执行以移除导电接线133的形成于第二介电层132a上方的过多部分。
导电接线135及137以及导电通孔134及136可使用类似材料以类似方式形成。在一些实施例中，导电接线133穿过第二介电层132a以单一镶嵌制程形成，而导电接线135及导电通孔134穿过第二介电层132b以双重镶嵌制程形成，且第二接线137及导电通孔136亦穿过第二介电层132c以双重镶嵌制程形成。
图27a至图27c例示背侧互连结构140中第二导电接线133/135/137的三个层及第二介电层132a/132b/132c的三个层。然而，应了解，背侧互连结构140可包含设置于任何数目个第二介电层132中的任何数目个导电接线及导电通孔。背侧互连结构140可电连接至背侧通孔130以形成功能电路。在一些实施例中，通过背侧互连结构140结合前侧互连结构120形成的功能电路可包含逻辑电路、记忆电路、影像感测器电路或类似者。
下文更详细地所论述，第二介电层132b中的导电接线135可包含电源轨及信号接线(结合图27a至图27c且其后分离地识别并标记)。电源轨可用以提供电压源至集成电路，且信号接线可用以在集成电路的元件之间传输信号。
在图28a至图28c中，钝化层144、焊球下金属(underbumpmetallurgies；ubm)146及外部连接器148形成于背侧互连结构140上方。钝化层144可包含诸如聚苯并
焊球下金属146在背侧互连结构140中于导电接线137及第二介电层132c上方穿过钝化层144形成，且外部连接器148形成于焊球下金属146上。在不形成导电接线137的一些实施例中，钝化层144直接形成于导电接线135及第二介电层132b上方。焊球下金属146可包含通过电镀制程或类似者形成的一或多层铜、镍、金或类似者。外部连接器148(例如，焊球)形成于焊球下金属146上。外部连接器148的形成可包括将焊球放置在焊球下金属146的暴露部分上且使焊球回流。在一些实施例中，外部连接器148的形成包括执行电镀步骤以在最上层导电接线137上方形成焊料区且接着使焊料区回流。焊球下金属146及外部连接器148可用于提供与其他电组件的输入/输出连接，该其他电组件是诸如其他设备晶粒、再分配结构、印刷电路板(printedcircuitboard；pcb)、母板或类似者。焊球下金属146及外部连接器148亦可被称为背侧输入/输出垫，该背侧输入/输出垫可向上述纳米场效晶体管提供信号、电源电压及/或电源接地连接。
图29a至图29b例示背侧布线，包括背侧互连结构140的例示性布局。背侧互连结构140可包含用于对应布线的电源区140p及信号区140s以是大体上彼此分离的。信号区140s包括晶体管结构109(例如，磊晶源极/漏极区92及/或栅极结构103，诸如栅极电极102)及背侧通孔130至导电接线135的布线。电源区140p包括自晶体管结构109及背侧通孔130至电源轨135p的布线。
图29a至图29b例示自晶体管结构109至信号接线135s及电源轨135p的包括背侧互连结构140的背侧布线的例示性布局。根据一些实施例，信号接线135s及电源轨135p为导电接线135的数个部分。然而，熟悉此项技术者应理解，信号接线及/或电源轨替代而言可形成为其他导电接线，诸如导电接线133及导电接线137的部分。通过在导电接线135之间，诸如在导电接线的同一阶层内形成信号接线135s及电源轨135p，导电接线133可更大复杂性及密度自晶体管结构109布线至信号接线135s及电源轨135p。
如进一步例示，背侧互连结构140可分离成多个信号区140s及电源区140p。信号区140s大体上或整个含有自一些晶体管结构109至信号接线135s的布线。电源区140p大体上或整个含有自其他晶体管结构109至电源轨135p的布线。分离信号区140s与电源区140p之间的背侧布线达成益处，诸如减小电源区140p的更宽布线对信号区140s的更狭窄布线可具有的寄生电容的效应。根据一些实施例，电源区140p的布线大体上直接形成于对应晶体管结构109上方，以便使电源区140p的侧向宽度最小化。此设计布局经由信号区140s提供可用于布线中的密度的更多侧向空间及复杂性。
参看图29a，第一磊晶源极/漏极区92a、第二磊晶源极/漏极区92b、第三磊晶源极/漏极区92c及第四磊晶源极/漏极区92d中的每一者可电连接至背侧互连结构140。为了简单，磊晶源极/漏极区92a/92b/92c/92d例示为相邻于彼此且是在同一b-b’横截面中。然而，熟悉此项技术者应理解，磊晶源极/漏极区92a/92b/92c/92d中的一些或全部可并非相邻于彼此及/或定位于不同b-b’横截面图中。
在相邻的磊晶源极/漏极区92a/92b/92c/92d的状况下，磊晶源极/漏极区92a/92b/92c/92d可通过一或多个混合式鳍片161分离。混合式鳍片161可通过在多层堆叠64中蚀刻出凹部在形成鳍片66(参见图4)之后且在形成虚设栅极76(参见图5)之前来形成。混合式鳍片161可接着通过使用保形沉积制程，诸如化学气相沉积、原子层沉积、电浆增强化学气相沉积或类似者在鳍片66的侧壁上沉积牺牲层(未独立例示)来形成。在一些实施例中，牺牲材料为具有与第一半导体材料或第二半导体材料相同的材料成份的半导体材料(例如，硅锗、硅或类似者)。牺牲材料可界定牺牲材料上方在鳍片66之间且牺牲材料的侧壁之间的凹部。一或多个绝缘材料沉积于凹部中以形成混合式鳍片161。举例而言，衬里及填充材料(未独立例示)可通过化学气相沉积、原子层沉积、电浆增强化学气相沉积或类似者沉积于凹部中。衬里可包含低k材料，诸如氧化物、碳氧化硅(sioc)、硅氧碳氮化物(siocn)、氮氧化硅(sion)或类似者，且填充材料可包含氧化物，诸如可流动化学气相沉积或类似者(未具体说明的分离组份)。在一些实施例中，衬里及填充材料的一部分可经部分蚀刻，且高k材料，诸如氧化铪(hfo)、氧化锆(zro)或类似者可于衬里及填充材料上方沉积于该凹部中。
混合式鳍片161提供相邻磊晶源极/漏极区92之间的绝缘边界，这些源极/漏极区可具有不同导电类型。在形成了混合式鳍片161之后，牺牲材料可与移除第一半导体材料及/或第二半导体材料同时被移除以界定纳米结构55。在一些实施例中，磊晶源极/漏极区92可接触混合式鳍片161的侧壁，且第一层间介电质96的一部分可沉积于混合式鳍片161与浅沟槽隔离区68之间。
如所例示，第一磊晶源极/漏极区92a及第四磊晶源极/漏极区92d可经由背侧互连结构140的不同电源区140p耦接至电源轨135p。第一磊晶源极/漏极区92a及第四磊晶源极/漏极区92d因此可不需要至前侧互连结构120的源极/漏极触点112。此外，第二磊晶源极/漏极区92b及第三磊晶源极/漏极区92c可经由背侧互连结构140的同一信号区140s耦接至信号接线135s。如上文所论述，电源区140p的大体上垂直的布局提供更多可用侧向空间用于信号区140s。尽管仅第二磊晶源极/漏极区92b及第三磊晶源极/漏极区92c例示为进一步耦接至前侧互连结构120，但磊晶源极/漏极区92a/92b/92c/92d中的任一者或全部可耦接至前侧互连结构120及背侧互连结构140中的一或两者。类似地，磊晶源极/漏极区92a/92b/92c/92d中的任一者或全部可经由背侧互连结构140耦接至信号接线135s或电源轨135p。请注意，单一集成电路晶粒可包含多个上述组态。
参看图29b，如上文结合图27a至图27c所论述，额外第二介电层132(例如，第二介电层132c)及额外导电接线(例如，导电接线137)可形成于导电接线135上方以完成背侧互连结构140。此外，如上文结合28a至图28c所论述，钝化层144、焊球下金属146及外部连接器148可形成于背侧互连结构140上方。在一些实施例中，信号区140s限于信号接线135s，此情形意谓，额外介电层132的全部可用于导电接线137以将电源接线135p电耦接至外部连接器148。在并未分离地例示的一些实施例中，额外介电层132的数个部分可用于导电接线137以将信号接线135s中的一些电耦接至外部连接器148中的一些。如所例示，导电接线137、焊球下金属146及外部连接器148具有空间自由度以在必要时在信号区140s的数个部分上方延伸。然而，在一些实施例中，通过电源区140中的一些或全部的布线可保持在对应磊晶源极/漏极区(例如，第一磊晶源极/漏极区92a及第四磊晶源极/漏极区92b)上方大体上垂直地对准。
在图30a至图30e中，背侧互连结构140可包含第一晶体管结构109a的第一磊晶源极/漏极区92a(参见图30a)与第二晶体管结构109b的第二磊晶源极/漏极区92b(参见图30b)之间的漏极至漏极信号连接。晶体管结构109a及109b可为晶体管的阵列的部分，且可相邻于彼此或自彼此移位。如所例示，第一磊晶源极/漏极区92a及第二磊晶源极/漏极区92b可经由背侧互连结构140的信号接线135s中的一者电连接至彼此。在并未分离地例示的一些实施例中，信号接线135s可经由焊球下金属145中的一者及外部连接器148中的一者进一步电连接至外部信号源。
图30c至图30e例示来自图30a及图30b的第一磊晶源极/漏极区92a及第二磊晶源极/漏极区92b可如何经由背侧互连结构140电连接至彼此的示意性平面图。举例而言，第一磊晶源极/漏极区92a可耦接至第一背侧通孔130a，且第二磊晶源极/漏极区可耦接至第二背侧通孔130b。此外，第一背侧通孔130a可耦接至第一导电接线133a，且第二背侧通孔130b可耦接至第二导电接线133b。第一导电接线133a及第二导电接线133b中的每一者可分别耦接至第一导电通孔134a及第二导电通孔134b，且彼等导电通孔134a及134b可耦接至信号接线135s。信号接线135s可设置于与其他信号接线135s及电源轨135p相同的介电层(例如，第二介电层132b)中，此情形有利地减小背侧互连结构140中层的数目。此外，如上文所提及，电插入于背侧通孔130与导电接线之间的导电接线133及导电通孔134(例如，信号接线135s及电源轨135p)的额外层允许背侧互连结构140中的更大复杂性及密度。请注意，例示于图30c至图30e中的布局中的一些或全部可形成于同一集成电路晶粒内。
图30c、图30d及图30e例示根据一些实施例的用于连接第一磊晶源极/漏极区92a及第二磊晶源极/漏极区与信号接线135s的不同布局。如图30c中所例示，第一磊晶源极/漏极区92a及第二磊晶源极/漏极区92b可为单元，诸如记忆体单元的部分。第一磊晶源极/漏极区92a及第二磊晶源极/漏极区92b可是在彼此附近，但不必相邻。如图30d及图30e中所例示，第一磊晶源极/漏极区92a及第二磊晶源极/漏极区92b可为相同或不同单元的部分，如通过分隔器160所指示。另外，在图30c及图30d中，导电接线133a及导电接线133b可是在信号接线135s的同一侧上，而在图30e中，导电接线133a及导电接线133b可是在信号接线135s的相对侧上。
图31a至图31d例示背侧互连结构140的形成，该背侧互连结构包含自第一晶体管结构109a的磊晶源极/漏极区92a至第二晶体管结构109b的栅极结构103b(例如，栅极电极102b)的漏极至栅极信号连接。类似地，如上文关于图24a至图26c所论述，在将载体基板150接合至前侧互连结构120且翻转结构向上使得晶体管结构109面向上之后，基板50的所有或部分可经移除以形成第二介电层125，且第一磊晶材料91可经移除以形成背侧通孔130。图31a例示第一晶体管结构109a的磊晶源极/漏极区92a的b-b’横截面，其中背侧通孔130形成于磊晶源极/漏极区92a上方且延伸穿过第二介电层125。第31b例示沿着第二晶体管结构109b的栅极电极102b的a-a’横截面。
参看图31c及图31d，类似地，如上文关于图27a至图27c所论述，背侧互连结构140的数个部分形成于晶体管结构109a及109b上方。举例而言，导电接线133可形成于背侧通孔130(例如，背侧通孔130a)上方且电连接至该背侧通孔。此外，导电通孔134及导电接线135可使用单一镶嵌制程或双重镶嵌制程形成于导电接线133上方且电连接至这些导电接线。
形成背侧栅极通孔164可在形成导电通孔134之前、之后或同时形成。类似地，如上文所论述，导电通孔134可例如通过使用光微影与蚀刻制程的组合在第二介电层132b中图案化凹部而形成于第二介电层132b中。类似地，背侧栅极通孔164可包括在第二介电层132b中图案化凹部，该些凹部进一步延伸穿过第二介电层132a、浅沟槽隔离区68及栅极介电质100。此外，用于导电接线135的凹部可经图案化至第二介电层132b中。导电通孔134、背侧栅极通孔164及导电接线135接着通过将导电材料沉积于如上文所论述的凹部中来形成。因此，背侧栅极通孔164耦接栅极电极102至导电接线135。根据其他实施例，单一镶嵌制程经执行，使得导电通孔134及背侧栅极通孔164在第二介电层132b经图案化以形成导电接线135之前形成。在导电通孔及背侧栅极通孔164在导电接线135之前形成的一些实施例中，第二介电层132c可沉积于第二介电层132b上方且经图案化以形成导电接线135。
如上文所论述，背侧互连结构140的导电接线135包含信号接线135s，该信号接线为导电接线135的可使第一晶体管结构109a的磊晶源极/漏极区92a与第二晶体管结构109b的栅极电极102b之间的漏极至栅极信号连接完整的部分。因此，磊晶源极/漏极区92a及栅极电极102b经由背侧通孔130、导电接线133、导电通孔134、信号接线135s及背侧栅极通孔164电连接至彼此。如所例示，导电通孔134及背侧栅极通孔164可各自直接耦接至信号接线135s。尽管未具体例示，但背侧互连结构140、焊球下金属146及外部连接器148的剩余部分可如上文所描述而形成以使用于其他布线及其他设备的集成电路完整。
图32a至图32h例示经由磊晶源极/漏极区92电连接至前侧互连结构120及背侧互连结构140的晶体管结构109的阵列的示意性横截面图及平面图。请注意，一些细节已自横截面图及平面图省略以强调其他特征且为了易于例示。此外，为了强调，图32a至图32h中例示的一些特征的大小及形状可不同于其他图中彼等类似特征的大小及形状。然而，类似参考数字指示，类似元件使用如上文所论述的类似制程来形成。
图32a例示第一磊晶源极/漏极区92a及第二磊晶源极/漏极区92b的是上文论述的横截面b-b’的版本的横截面x-x’，且图32b例示第三磊晶源极/漏极区92c及第四磊晶源极/漏极区92d的是上文论述的横截面b-b’的另一版本的横截面y-y’。图32c至图32h例示磊晶源极/漏极区92的来自不同阶层(例如，分别为阶层l0、阶层l1、阶层ln、阶层l-1、阶层l-2及阶层l-n)的平面图。对应横截面x-x’及y-y’为了参考在图32c至图32h中标记出。
图32c至图32e例示晶体管结构109上方的前侧互连结构120分别在阶层l0、l1及ln处的平面图。参看例示阶层l0处的平面图的图32c，磊晶源极/漏极区92(例如，磊晶源极/漏极区92a/92b/92c/92d)形成于栅极电极102的相对侧处以形成晶体管结构109的数个部分。举例而言，第一磊晶源极/漏极区92a及第三磊晶源极/漏极区92c可设置于第一栅极电极102的相对侧处，且第二磊晶源极/漏极区92b及第四源极/漏极区92d亦可设置于第一栅极电极102的相对侧处。
图32d例示阶层l0及l1处的平面图，其中阶层l1包括将磊晶源极/漏极区92电连接至前侧互连结构120的源极/漏极触点112及将栅极电极102电连接至前侧互连结构120的栅极触点114。构成阶层l1的其他特征，诸如第二层间介电质106已被省略以提供阶层l0的更清楚视图。
图32e例示阶层l0、l1及ln处的平面图，其中阶层ln表示前侧互连结构120的一或多个层同时省略特定布线的一些细节。第一导电特征122可直接耦接至下伏源极/漏极触点112，或经由电插入于之间的其他特征间接耦接至下伏源极/漏极触点。第一导电特征122可进一步包含虚设第一导电特征122d。尽管三个功能第一导电特征122予以例示，但熟悉此项技术者应理解，磊晶源极/漏极区92可经由源极/漏极触点112电连接至前侧互连结构120中多于或少于彼等三个功能第一导电特征122的功能第一导电特征。三个第一导电特征122中的每一者可经电连接以递送信号至磊晶源极/漏极区92。
图32f至图32h例示晶体管结构109上方背侧互连结构140分别在阶层l-1、l-2及l-n处的平面图。图32f例示处于阶层l0及l-1的平面图，其中阶层l-1包括电连接至磊晶源极/漏极区92中的每一者的背侧通孔130。可构成阶层l-1的其他特征，诸如浅沟槽隔离区68已被省略以提供阶层l0的更清楚视图。
图32g例示处于阶层l0、l-1及l-2的平面图，其中阶层l-2包括电连接至背侧通孔130的导电接线133。构成阶层l-2的其他特征，诸如第二介电层132a已被省略以便提供阶层l-1及l0的更清楚视图。
图32h例示阶层l0、l-1、l-2及l-n处的平面图，其中阶层l-n包括导电接线(例如，导电接线135)的一或多个额外层，诸如信号接线135s及电源轨135p，该一或多个额外层经由导电通孔134电连接至导电接线133(未独立例示)。构成阶层l-n的其他特征，诸如第二介电层132b已被省略以提供阶层l-2、l-1及l0的更清楚视图。如图32a及图32h中所例示，第一磊晶源极/漏极区92a及第二磊晶源极/漏极区92b可经由背侧互连结构140耦接至电源轨135p，该电源轨可经由例如外部连接器148(未独立例示)耦接至vdd或vss电压。此外，第三磊晶源极/漏极区92c及第四磊晶源极/漏极区92d可经由背侧互连结构140耦接至信号接线135s，该些信号接线可经由背侧互连结构140耦接至集成电路晶粒的其他设备，如上文所论述。
图33a至图34c例示用于经由背侧互连结构140将晶体管结构109的阵列电连接至信号接线及电源轨的额外实例。举例而言，图33a至图33c例示通过将具有同一导电类型的设备(例如，p型金氧半导体装置或n型金氧半导体装置)耦接至彼此经由背侧互连结构140的漏极至漏极至漏极信号连接，且图34a至图34c例示通过耦接具有相对导电类型的设备(例如，p型金氧半导体装置至n型金氧半导体装置)经由背侧互连结构140的漏极至漏极信号连接。请注意，例示于图33a至图34c中的布局中的一些或全部可形成于同一集成电路晶粒内。
图33a例示晶体管结构109的阵列及前侧互连结构120的平面图，且图33b例示晶体管结构109的阵列及背侧互连结构140的平面图。在各种导电特征中，前侧互连结构120包含耦接具有相对导电类型的两个晶体管结构109以形成p-n接面(例如，n型及p型)的齐纳二极管(zenerdiode)170。图33c例示针对描绘于图33a及图33b中的晶体管结构109的电路布局图，包括经由前侧互连结构120及背侧互连结构140的电源轨135p/vdd及135p/vss以及信号接线(例如，第一导电特征122及信号接线135s)。
如图33b及图33c中所例示，第一磊晶源极/漏极区92a、第二磊晶源极/漏极区92b及第三磊晶源极/漏极区92c(运用箭头指示为通过本文中描述的其他特征覆盖的区)可经由背侧互连结构140耦接至彼此。详言之，背侧通孔130将磊晶源极/漏极区92a/92b/92c耦接至导电接线133，且导电通孔134将彼等导电接线133耦接至信号接线135s。如进一步例示，经由背侧互连结构140，第四磊晶源极/漏极区92x、第五磊晶源极/漏极区92y及第六磊晶源极/漏极区92z耦接至导电接线135的电源轨135p。详言之，第四磊晶源极/漏极区92x耦接至正电压电源轨135p/vdd，而第五磊晶源极/漏极区92y及第六磊晶源极/漏极区92z耦接至接地电压电源轨135p/vss。
图34a亦例示晶体管结构109的阵列及前侧互连结构120的平面图，且图34b例示晶体管结构109的阵列及背侧互连结构140的平面图。在各种导电接线中，背侧互连结构140包含耦接具有相对导电类型的两个晶体管结构109以形成p-n接面的齐纳二极管170。图34c例示针对描绘于图34a及图34b中的晶体管结构109的电路布局图，包括经由前侧互连结构120及背侧互连结构140的电源轨135p/vdd及135p/vss以及信号接线(例如，第一导电特征122及信号接线135s)。
如图34b及图34c中所例示，第一磊晶源极/漏极区92a及第二磊晶源极/漏极区92b(运用箭头指示为通过本文中描述的其他特征覆盖的区)可经由背侧互连结构140耦接至彼此。详言之，背侧通孔130将彼等磊晶源极/漏极区92a/92b耦接至导电接线133，且导电通孔134将彼等导电接线133耦接至信号接线135s(例如，齐纳二极管170)。如进一步所例示，经由背侧互连结构140，第四磊晶源极/漏极区92x、第五磊晶源极/漏极区92y及第六磊晶源极/漏极区92z耦接至导电接线135的电源轨135p。详言之，第四磊晶源极/漏极区92x耦接至正电压电源轨135p/vdd，而第五磊晶源极/漏极区92y及第六磊晶源极/漏极区92z耦接至接地电压电源轨135p/vss。
在电连接至前侧互连结构120及背侧互连结构140的晶体管阵列中，晶体管结构109(例如，磊晶源极/漏极区92及/或栅极电极102)可在本文中并未具体描述或例示的多种路径中进行布线。熟悉此项技术者将认识到用于耦接前侧互连结构120及背侧互连结构140以协调至晶体管结构109的电源接线及信号接线的许多变化。
实施例可达成优势。举例而言，在背侧互连结构中包括信号接线及电源接线允许经由前侧互连结构及背侧互连结构两者的集成电路连接中的更大多功能性，此情形改良设备效能。详言之，更宽导电接线及导电特征可增大电信号的可靠性及产量。此外，如上文所描述，经由信号区布线背侧互连结构至信号接线且经由电源区布线背侧互连结构至电源轨通过使区之间的寄生电容最小化来改良设备的效能。此外，在形成信号接线及电源轨之前形成导电接线的一或多个阶层增大背侧互连结构的布线的复杂性及电路密度。由于此等益处，半导体装置可在较小区中且以增大的密度形成。
在一实施例中，一种形成一结构的方法包括：在一第一基板上方形成一第一晶体管及一第二晶体管；在该第一晶体管及该第二晶体管上方形成一前侧互连结构；蚀刻该第一基板的至少一背侧以暴露该第一晶体管及该第二晶体管；形成一第一背侧通孔，该第一背侧通孔电连接至该第一晶体管；形成一第二背侧通孔，该第二背侧通孔电连接至该第二晶体管；在该第一背侧通孔及该第二背侧通孔上方沉积一介电层；在该介电层中形成一第一导电接线，该第一导电接线为经由该第一背侧通孔电连接至该第一晶体管的一电源轨；及于该介电层中形成一第二导电接线，该第二导电接线为经由该第二背侧通孔电连接至该第二晶体管的一信号接线。在另一实施例中，该方法进一步包括在该第一背侧通孔上方形成一第三导电接线，该第三导电接线电连接该第一背侧通孔及该第一导电接线；及在该第二背侧通孔上方形成一第四导电接线，该第四导电接线电连接该第二背侧通孔及该第二导电接线。在另一实施例中，该第一导电接线电连接至该第一晶体管的一源极/漏极区，且其中该第二导电接线电连接至该第二晶体管的一源极/漏极区。在另一实施例中，该方法进一步包括在该第一基板上方形成一第三晶体管的步骤，该第三晶体管的一栅极结构电连接至该第二导电接线。在另一实施例中，该方法进一步包括在该第一基板上方形成一第三晶体管的步骤，该第三晶体管的一源极/漏极区电连接至该第二导电接线。在另一实施例中，该方法进一步包括在该第一背侧通孔上方形成一第三导电接线的步骤，该第三导电接线电插入于该第一背侧通孔与该第二导电接线之间。在另一实施例中，该方法进一步包括在该第一导电接线上方形成一第四导电接线的步骤，该第四导电接线电连接至该第一晶体管。在另一实施例中，该方法进一步包括在该第四导电接线上方形成一焊球下金属的步骤；及在该焊球下金属上方形成一外部连接器的步骤。
在一些实施例中，此方法进一步包含以下步骤：在第一背侧通孔上方形成第三导电接线，第三导电接线电连接第一背侧通孔及第一导电接线；及在第二背侧通孔上方形成第四导电接线，第四导电接线电连接第二背侧通孔及第二导电接线。
在一些实施例中，此方法其中第一导电接线电连接至第一晶体管的源极/漏极区，且其中第二导电接线电连接至第二晶体管的源极/漏极区。
在一些实施例中，此方法进一步包含以下步骤：在第一基板上方形成第三晶体管，第三晶体管的栅极结构电连接至第二导电接线。
在一些实施例中，此方法进一步包含以下步骤：在第一基板上方形成第三晶体管，第三晶体管的源极/漏极区电连接至第二导电接线。
在一些实施例中，此方法进一步包含以下步骤：在第一背侧通孔上方形成第三导电接线，第三导电接线电插入于第一背侧通孔与第二导电接线之间。
在一些实施例中，此方法进一步包含以下步骤：在第一导电接线上方形成第四导电接线，第四导电接线电连接至第一晶体管。
在一些实施例中，此方法进一步包含以下步骤：在第四导电接线上方形成焊球下金属；及在焊球下金属上方形成外部连接器。
在一实施例中，一种半导体装置包括：嵌入于一第一介电层中的一电源轨；嵌入于该第一介电层中的一导电信号接线；一第二介电层，该第二介电层设置于该第一介电层上方；一第一背侧通孔，该第一背侧通孔设置于该电源轨上方且电连接至该电源轨；一第一晶体管，该第一晶体管设置于该第一背侧通孔上方且电连接至该第一背侧通孔；一第一栅极触点，该第一栅极触点设置于该第一晶体管的一第一栅极电极上方且电连接至该第一栅极电极；一第二背侧通孔，该第二背侧通孔设置于该导电信号接线上方且电连接至该导电信号接线；及一第二晶体管，该第二晶体管设置于该第二背侧通孔上方且电连接至该第二背侧通孔。在另一实施例中，该第一背侧通孔电连接至该第一晶体管的一第一源极/漏极区。在另一实施例中，该第二背侧通孔电连接至该第二晶体管的一第二源极/漏极区。在另一实施例中，该半导体装置进一步包括：一第三背侧通孔，该第三背侧通孔设置于该导电信号接线上方且电连接至该导电信号接线；及一第三晶体管，该第三晶体管设置于该第三背侧通孔上方且电连接至该第三背侧通孔。在另一实施例中，该半导体装置进一步包括：嵌入于该第二介电层中的一第三通孔，该第三通孔设置于该导电信号接线上方且电连接至该导电信号接线；及一第三导电接线，该第三导电接线电连接该第三通孔及该第三背侧通孔。在另一实施例中，该第一晶体管的一源极/漏极区电连接至该第三晶体管的一栅极电极。在另一实施例中，该第一晶体管的一源极/漏极区电连接至该第三晶体管的一源极/漏极区。在另一实施例中，该第一晶体管的该源极/漏极区及该第三晶体管的该源极/漏极区是在该导电信号接线的相对侧上。
在一些实施例中，半导体装置，其中该第一背侧通孔电连接至该第一晶体管的一第一源极/漏极区。
在一些实施例中，半导体装置，其中该第二背侧通孔电连接至该第二晶体管的一第二源极/漏极区。
在一些实施例中，半导体装置，进一步包含：一第三背侧通孔，该第三背侧通孔设置于该导电信号接线上方且电连接至该导电信号接线；及一第三晶体管，该第三晶体管设置于该第三背侧通孔上方且电连接至该第三背侧通孔。
在一些实施例中，半导体装置，进一步包含：嵌入于该第二介电层中的一第三通孔，该第三通孔设置于该导电信号接线上方且电连接至该导电信号接线；及一第三导电接线，该第三导电接线电连接该第三通孔及该第三背侧通孔。
在一些实施例中，半导体装置，其中该第一晶体管的一源极/漏极区电连接至该第三晶体管的一栅极电极。
在一些实施例中，半导体装置，其中该第一晶体管的一源极/漏极区电连接至该第三晶体管的一源极/漏极区。
在一些实施例中，半导体装置，其中该第一晶体管的该源极/漏极区及该第三晶体管的该源极/漏极区是在该导电信号接线的相对侧上。
在一实施例中，一种半导体装置包括：一第一晶体管及一第二晶体管，该第一晶体管及该第二晶体管设置于一第一互连结构上方；一第一通孔，该第一通孔设置于该第一晶体管上方且电连接至该第一晶体管；一第二通孔，该第二通孔设置于该第二晶体管上方且电连接至该第二晶体管；及一第二互连结构，该第二互连结构设置于该第一晶体管及该第二晶体管上方，该第二互连结构包括：嵌入于一第一介电层中的一第一导电接线，该第一导电接线电连接至该第一通孔；一第二导电接线，该第二导电接线嵌入于该第一介电层中，该第二导电接线电连接至该第二通孔；一第二介电层，该第二介电层设置于该第一介电层上方；一电源轨，该电源轨嵌入于该第二介电层中，该电源轨电连接至该第一导电接线；及一导电信号接线，该导电信号接线嵌入于该第二介电层中，该导电信号接线电连接至该第二导电接线。在另一实施例中，该半导体装置进一步包括：一第三晶体管；一第三通孔，该第三通孔设置于该第三晶体管上方且电连接至该第三晶体管；及一第四导电接线，该第四导电接线嵌入于该第一介电层中，该第四导电接线电连接至该导电信号接线。在另一实施例中，该半导体装置进一步包括：一第四晶体管；一第四通孔，该第四通孔设置于该第四晶体管上方且电连接至该第四晶体管；及一第五导电接线，该第五导电接线嵌入于该第一介电层中，该第五导电接线电连接至该导电信号接线。在另一实施例中，该第一晶体管的一源极/漏极区、该第三晶体管的一源极/漏极区及该第四晶体管的一源极/漏极区经电连接。
在一些实施例中，半导体装置，进一步包含：一第三晶体管；一第三通孔，该第三通孔设置于该第三晶体管上方且电连接至该第三晶体管；及一第四导电接线，该第四导电接线嵌入于该第一介电层中，该第四导电接线电连接至该导电信号接线。
在一些实施例中，半导体装置，进一步包含：一第四晶体管；一第四通孔，该第四通孔设置于该第四晶体管上方且电连接至该第四晶体管；及一第五导电接线，该第五导电接线嵌入于该第一介电层中，该第五导电接线电连接至该导电信号接线。
在一些实施例中，半导体装置，其中该第一晶体管的一源极/漏极区、该第三晶体管的一源极/漏极区及该第四晶体管的一源极/漏极区经电连接。
前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代及替代而不偏离本揭露的精神及范畴。
1.一种形成一半导体装置的方法，其特征在于，该方法包含以下步骤：
在一第一基板上方形成一第一晶体管及一第二晶体管；
在该第一晶体管及该第二晶体管上方形成一前侧互连结构；
蚀刻该第一基板的至少一背侧以暴露该第一晶体管及该第二晶体管；
形成一第一背侧通孔，该第一背侧通孔电连接至该第一晶体管；
形成一第二背侧通孔，该第二背侧通孔电连接至该第二晶体管；
在该第一背侧通孔及该第二背侧通孔上方沉积一介电层；
在该介电层中形成一第一导电接线，该第一导电接线为经由该第一背侧通孔电连接至该第一晶体管的一电源轨；及
于该介电层中形成一第二导电接线，该第二导电接线为经由该第二背侧通孔电连接至该第二晶体管的一信号接线。
2.如权利要求1所述的方法，其特征在于，进一步包含以下步骤：
在该第一背侧通孔上方形成一第三导电接线，该第三导电接线电连接该第一背侧通孔及该第一导电接线；及
在该第二背侧通孔上方形成一第四导电接线，该第四导电接线电连接该第二背侧通孔及该第二导电接线。
3.如权利要求1所述的方法，其特征在于，该第一导电接线电连接至该第一晶体管的一源极/漏极区，且其中该第二导电接线电连接至该第二晶体管的一源极/漏极区。
4.如权利要求3所述的方法，其特征在于，进一步包含以下步骤：在该第一基板上方形成一第三晶体管，该第三晶体管的一栅极结构电连接至该第二导电接线。
5.如权利要求3所述的方法，其特征在于，进一步包含以下步骤：在该第一基板上方形成一第三晶体管，该第三晶体管的一源极/漏极区电连接至该第二导电接线。
6.如权利要求1所述的方法，其特征在于，进一步包含以下步骤：在该第一背侧通孔上方形成一第三导电接线，该第三导电接线电插入于该第一背侧通孔与该第二导电接线之间。
7.如权利要求1所述的方法，其特征在于，进一步包含以下步骤：在该第一导电接线上方形成一第四导电接线，该第四导电接线电连接至该第一晶体管。
8.如权利要求7所述的方法，其特征在于，进一步包含以下步骤：
在该第四导电接线上方形成一焊球下金属；及
在该焊球下金属上方形成一外部连接器。
9.一种半导体装置，其特征在于，包含：
嵌入于一第一介电层中的一电源轨；
嵌入于该第一介电层中的一导电信号接线；
一第二介电层，该第二介电层设置于该第一介电层上方；
一第一背侧通孔，该第一背侧通孔设置于该电源轨上方且电连接至该电源轨；
一第一晶体管，该第一晶体管设置于该第一背侧通孔上方且电连接至该第一背侧通孔；
一第一栅极触点，该第一栅极触点设置于该第一晶体管的一第一栅极电极上方且电连接至该第一栅极电极；
一第二背侧通孔，该第二背侧通孔设置于该导电信号接线上方且电连接至该导电信号接线；及
一第二晶体管，该第二晶体管设置于该第二背侧通孔上方且电连接至该第二背侧通孔。
10.一种半导体装置，其特征在于，包含：
一第一晶体管及一第二晶体管，该第一晶体管及该第二晶体管设置于一第一互连结构上方；
一第一通孔，该第一通孔设置于该第一晶体管上方且电连接至该第一晶体管；
一第二通孔，该第二通孔设置于该第二晶体管上方且电连接至该第二晶体管；及
一第二互连结构，该第二互连结构设置于该第一晶体管及该第二晶体管上方，该第二互连结构包含：
嵌入于一第一介电层中的一第一导电接线，该第一导电接线电连接至该第一通孔；
一第二导电接线，该第二导电接线嵌入于该第一介电层中，该第二导电接线电连接至该第二通孔；
一第二介电层，该第二介电层设置于该第一介电层上方；
一电源轨，该电源轨嵌入于该第二介电层中，该电源轨电连接至该第一导电接线；及
一导电信号接线，该导电信号接线嵌入于该第二介电层中，该导电信号接线电连接至该第二导电接线。
技术总结