本发明涉及半导体制作技术领域，尤其是涉及一种半导体器件及其制作方法。
背景技术：
随着超大规模集成电路工艺的发展，半导体工艺现已经进入了超深亚微米时代。目前，在sst第三代embeddedsuperflash(嵌入式超级闪存)架构中，ipo(interpolyoxide，内聚化合物)之间的氧化层一般是由非常重要的一层薄膜组成，此层薄膜通常由hto(hightemperatureoxide，高温氧化)生长，在生长过程中，其不仅覆盖浮栅(floatinggate，fg)侧面，同时覆盖sourceline(源线)正面。但是，此层薄膜的厚度会影响侧面擦除效果，并且此层薄膜的厚度抗eg(erasegate，擦除栅)崩溃电压较差。
因此，亟需一种能在同一道工艺中解决侧壁及正面不同厚度薄膜的方法。
技术实现要素：
有鉴于此，本发明提供了一种半导体器件及其制作方法，可以实现在同一道工艺下在侧壁以及正面生成不同厚度的氧化膜，同时可以提高半导体器件的击穿电压，提高器件性能。
为实现上述目的，本发明提供如下技术方案：
一种半导体器件的制作方法，所述制作方法包括：
提供一半导体衬底，所述半导体衬底具有第一表面，所述第一表面具有第一区域、第二区域和位于所述第一区域与所述第二区域之间的第三区域；
在所述第三区域形成浮栅和控制栅，所述浮栅位于所述控制栅与所述第一表面之间；
在所述第一表面内形成源极和漏极，所述源极位于所述第一区域，所述漏极位于所述第二区域；
形成第一氧化层，所述第一氧化层覆盖所述第一区域和所述第二区域；
形成第二氧化层，所述第二氧化层覆盖所述控制栅的侧壁和所述浮栅的侧壁；
其中，在形成所述第一氧化层前，至少对所述第一区域进行非晶化离子注入，将所述第一区域非晶化，以使得所述第一氧化层的厚度大于所述第二氧化层的厚度。
优选的，在上述的制作方法中，在所述第三区域形成浮栅和控制栅的方法包括：
在所述第一表面形成第三氧化层；
图形化所述第三氧化层，露出所述第一区域和所述第二区域；
在所述第三氧化层背离所述半导体衬底的表面形成浮栅；
在所述浮栅背离所述第三氧化层的表面形成第四氧化层；
在所述第四氧化层背离所述浮栅的表面形成控制栅；
在所述控制栅背离所述第四氧化层的表面形成第五氧化层。
优选的，在上述的制作方法中，所述非晶化离子注入的注入离子为砷离子。
优选的，在上述的制作方法中，所述非晶化离子注入的能量为30kev～50kev，剂量为1e14atom/cm2～1e15atom/cm2。
优选的，在上述的制作方法中，所述非晶化离子注入的方向与所述第一表面相互垂直。
优选的，在上述的制作方法中，所述第一氧化层的形成方法包括：
通入第一气体，延长所述第一气体的擦除时间；
在所述第一区域和所述第二区域的第一表面形成所述第一氧化层。
优选的，在上述的制作方法中，所述擦除时间为5min～10min。
优选的，在上述的制作方法中，所述第二氧化层的形成方法包括：
通入第二气体，通过化学气相沉积工艺，在所述浮栅的侧壁和所述控制栅的侧壁形成所述第二氧化层。
优选的，在上述的制作方法中，所述第一气体为n2o，所述第二气体为dcs。
优选的，在上述的制作方法中，还包括：
在所述第一区域形成擦除栅；
在所述第二区域形成选择栅。
本发明还提供一种如上述任一项所述制作方法制备的半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底具有第一表面，所述第一表面具有第一区域、第二区域和位于所述第一区域与所述第二区域之间的第三区域；
设置在所述第三区域的浮栅和控制栅，所述浮栅位于所述控制栅与所述第一表面之间；
设置在所述第一表面内的源极和漏极，所述源极位于所述第一区域，所述漏极位于所述第二区域；
第一氧化层，所述第一氧化层覆盖所述第一区域和所述第二区域；
第二氧化层，所述第二氧化层覆盖所述控制栅的侧壁和所述浮栅的侧壁；
其中，在形成所述第一氧化层前，至少对所述第一区域进行非晶化离子注入，将所述第一区域非晶化，以使得所述第一氧化层的厚度大于所述第二氧化层的厚度。
通过上述描述可知，本发明技术方案提供的半导体器件及其制作方法中，在形成第一氧化层之前，至少对第一区域进行非晶化离子注入，将第一区域完全非晶化，使其反应所需能量降低，并增强氧化层的生长能力，以使得第一氧化层的厚度大于第二氧化层的厚度。相对于现有技术，本方案可以实现在同一道工艺下在侧壁以及正面生成不同厚度的氧化膜，同时可以提高半导体器件的击穿电压，提高器件性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1-图12为本发明实施例提供的一种半导体器件的制作方法工艺流程图；
图13为本发明实施例提供的一种延长n2o擦除的时间-温度曲线图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
随着超大规模集成电路工艺的发展，半导体工艺现已经进入了超深亚微米时代。工艺的发展使得将包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯片上，形成所谓的soc(片上系统)。作为soc重要组成部分的嵌入式存储器，在soc中所占的比重逐渐增大。用于存储数据的半导体存储器分为易失性存储器和非易失性存储器(nvm)，易失性存储器在电源中断时不保存其数据，而非易失性存储器即使在供电电源关闭后仍能保持片内信息。在很多诸如嵌入式存储器的设备中包括nvm介质，用于在设备断电后存储数据以备设备重新启动后使用。nvm介质包括电可编程只读存储器(eprom)、电可擦除可编程只读存储器(eeprom)、闪存(flash)等。
其中闪存是nvm产品中的重要一种，通常使用的u盘、手机、数码相机里均需要闪存的配套使用。闪存有许多种类型，从结构上分主要有and、nand、nor、dinor等。其中nor闪存是目前最通用的闪存，其在存储格式和读写方式上都与常用的内存相近，支持随机读写，具有较高的速度，这样使其非常适合存储程序及相关数据。
传统的nor闪存的存储单元通常包括两个叠栅，每个叠栅包括由多晶硅制造以用来存储电子的浮栅(floatinggate，fg)，以及用来控制数据存取的控制栅(controlgate，cg)。浮栅位于控制栅下方，且通常处于“浮置”状态，没有和任何线路相连接。根据构成浮栅的多晶硅中是否有电子储存，表示这个单元存储的信息是“0”还是“1”。而控制栅通常与字线(wordline，wl)相连接。存储单元包括两个字线，分别设置在存储单元的两侧。分开设置的字线用以防止存储单元的过擦除(over-erase)。此外，在两个叠栅之间，存储单元还包括擦除栅(erasegate，eg)。通过施加适当的电压，浮栅中的电子能通过浮栅和擦除栅之间的通道流向擦除栅，从而对存储单元进行擦除操作。在栅极的侧壁上还形成有间隙壁结构，该间隙壁结构中具有ipo(interpolyoxide，内聚化合物)。
目前，在sst第三代embeddedsuperflash(嵌入式超级闪存)架构中，ipo之间的氧化层一般是由非常重要的一层薄膜组成，此层薄膜通常由hto(hightemperatureoxide，高温氧化膜)生长，在生长过程中，其不仅覆盖浮栅fg侧面，同时覆盖sourceline(源线)正面(用于抗eg崩溃电压)。
根据发明人研究发现，此层薄膜的厚度会影响擦除的效果，因此侧面不能太厚，但是覆盖sourceline上层的厚度需要抗eg的高电压，需越厚越好。因此，需要一种能在同一道工艺中解决侧壁及正面不同厚度薄膜的方法。
因此，本发明提供一种半导体器件及其制作方法，所述制作方法包括：
提供一半导体衬底，所述半导体衬底具有第一表面，所述第一表面具有第一区域、第二区域和位于所述第一区域与所述第二区域之间的第三区域；
在所述第三区域形成浮栅和控制栅，所述浮栅位于所述控制栅与所述第一表面之间；
在所述第一表面内形成源极和漏极，所述源极位于所述第一区域，所述漏极位于所述第二区域；
形成第一氧化层，所述第一氧化层覆盖所述第一区域和所述第二区域；
形成第二氧化层，所述第二氧化层覆盖所述控制栅的侧壁和所述浮栅的侧壁；
其中，在形成所述第一氧化层前，至少对所述第一区域进行非晶化离子注入，将所述第一区域非晶化，以使得所述第一氧化层的厚度大于所述第二氧化层的厚度。
本发明方案通过前层离子植入方式以及当层hto薄膜生长方式的改变，完全达到同一工艺下在侧壁及正面两个方向上生长出不同厚度氧化薄膜的目的，从而同时满足sst第三代superflasherase(擦除效能)和breakdownvoltage(崩溃电压)高规格质量的要求。
通过上述描述可知，本发明技术方案提供的半导体器件及其制作方法中，在形成第一氧化层之前，至少对第一区域进行非晶化离子注入，将第一区域完全非晶化，使其反应所需能量降低，并增强氧化层的生长能力，以使得第一氧化层的厚度大于第二氧化层的厚度。相对于现有技术，本方案可以实现在同一道工艺下在侧壁以及正面生成不同厚度的氧化膜，同时可以提高半导体器件的击穿电压，提高器件性能。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
参考图1-图12所示，图1-图12为本发明实施例提供的一种半导体器件的制作方法工艺流程图。如图1-图12所示，所述制作方法包括：
步骤s11：如图1所示，提供一半导体衬底11，所述半导体衬底11具有第一表面，所述第一表面具有第一区域a1、第二区域a2和位于所述第一区域a1与所述第二区域a2之间的第三区域a3。其中，所述半导体衬底11可以为硅衬底。
步骤s12：如图2-图7所示，在所述第三区域a3形成浮栅13和控制栅15，所述浮栅13位于所述控制栅15与所述第一表面之间；
本发明实施例中，在所述第三区域a3形成浮栅13和控制栅15的方法包括：
步骤s21：如图2所示，在所述第一表面形成第三氧化层12；
所述第三氧化层12可以用做绝缘层，该第三氧化层12可以采用热氧化法形成，其厚度可以在100埃以下，较佳地，该第三氧化层12可以为10～20埃。该第三氧化层12的材料可以有多种选择，例如氧化硅、氧化锗等。
步骤s22：如图3所示，图形化所述第三氧化层12，露出所述第一区域a1和所述第二区域a2；
需要说明的是，在图形化所述第三氧化层12之前，可以先在第三氧化层12的上表面涂覆一层掩膜层，然后通过刻蚀工艺形成图形化的掩膜层，基于图形化的掩膜层对第三氧化层12进行刻蚀，形成图形化的第三氧化层12，最后去除掩膜层，露出所述第一区域a1和所述第二区域a2。
步骤s23：如图4所示，在所述第三氧化层12背离所述半导体衬底11的表面形成浮栅13(fg)；该浮栅13的沉积可以采用化学气相沉积(cvd)法或者热氧化法形成，或者采用其他适合的方法形成。所述浮栅13可以为多晶硅材料。
步骤s24：如图5所示，在所述浮栅13背离所述第三氧化层12的表面形成第四氧化层14；所述第四氧化层14可以是氧化层-氮化物层-氧化层(ono层)，也可以是其他的结构，该ono层的材料可以选择氧化硅-氮化硅-氧化硅。
步骤s25：如图6所示，在所述第四氧化层14背离所述浮栅13的表面形成控制栅15(cg)；所述控制栅15同样可以采用化学气相沉积(cvd)法或者热氧化法形成，或者采用其他方法形成。所述控制栅15可以为多晶硅材料。
步骤s26：如图7所示，在所述控制栅15背离所述第四氧化层14的表面形成第五氧化层16。
所述第五氧化层16可以是氮化物层-氧化层-氮化物层(non层)，该non层的材料可以选择氮化硅-氧化硅-氮化硅，该non层可用作硬掩膜层，当然该硬掩膜层也可以由其他结构构成，不限于本发明中提到的non层。
步骤s13：如图8所示，在所述第一表面内形成源极s和漏极d，所述源极s位于所述第一区域a1，所述漏极d位于所述第二区域a2；
本发明实施例中，所述源极s和漏极d可以通过离子注入工艺在第一表面内注入p型掺杂物或n型掺杂物形成，例如将n型掺杂物，如砷、锑或磷等注入硅衬底中，或者将p型掺杂物，如硼等注入硅衬底中，以此形成半导体器件的共源极s以及漏极d，该共源极s位于两个漏极d之间。在完成共源极s和漏极d的掺杂后，通常会对硅片进行退火或者活化掺杂剂的热处理工艺，该步骤是本领域内所熟知的，在此不再赘述。
步骤s14：如图9所示，形成第一氧化层17，所述第一氧化层17覆盖所述第一区域a1和所述第二区域a2；
本发明实施例中，所述第一氧化层17的形成方法包括：通入第一气体，并延长所述第一气体的擦除时间；在所述第一区域a1和所述第二区域a2的第一表面形成所述第一氧化层17。
所述第一氧化层17可以是硅化物，例如可以为si3n4、sio2或氮化硅等。所述第一气体可以为n2o。所述擦除时间可以为5min～10min。
其中，在形成所述第一氧化层17前，至少对所述第一区域a1进行非晶化离子注入，将所述第一区域a1完全非晶化，使得该区域反应所需能量降低，第一氧化层17的生长能力增强。本发明实施例中，实际非晶化离子注入的区域，包括对第一区域a1和第二区域a2进行非晶化离子注入。
其中，所述非晶化离子注入的注入离子可以为砷离子，注入的能量可以为30kev～50kev，剂量可以为1e14atom/cm2～1e15atom/cm2。所述非晶化离子注入的方向与所述第一表面相互垂直，注入角度为零度。
例如，在形成第一氧化层17前，对第一区域a1和第二区域a2进行非晶化离子注入，通过采用大原子量的砷离子，注入剂量在1e14atom/cm2范围，注入能量为40kev，垂直于第一表面方向零角度注入第一区域a1和第二区域a2，将第一区域a1和第二区域a2完全非晶化，然后通入n2o气体，并延长n2o气体的擦除时间，通过化学气相沉积法或热氧化法，在800℃左右，可以在第一区域a1和第二区域a2的第一表面形成第一氧化层17。
步骤s15：如图10所示，形成第二氧化层18，所述第二氧化层18覆盖所述控制栅15的侧壁和所述浮栅13的侧壁；
本发明实施例中，所述第二氧化层18的形成方法包括：通入第二气体，通过化学气相沉积法(cvd)，在所述浮栅13的侧壁、所述控制栅15的侧壁以及第一氧化层17的表面形成第二氧化层18。所述第二气体可以为dcs(二氯二氢硅)，该第二气体可以作为先驱反应气体。所述第二氧化层18可以是硅化物，例如可以为si3n4、sio2或氮化硅等。
其中，所述第一氧化层17的厚度大于所述第二氧化层18的厚度。
因为第一区域a1和第二区域a2的正面已充分非晶化，反应所需能量降低，正面生长氧化层的能力明显强于第三区域a3的侧壁，通过延长n2o的擦除时间，第一区域a1和第二区域a2的正面就可以生长出一层薄薄的第一氧化层17，而第三区域a3的侧壁基本不会生长，后续在cvd的方式下，第一区域a1和第二区域a2的正面以及第三区域a3的侧壁又可以同时生长出一层相同厚度的第二氧化层18，所以正面的氧化层的厚度大于侧壁氧化层的厚度。
基于上述制作方法，还包括：
步骤s16：如图11所示，在所述第二区域a2形成选择栅19；所述选择栅19也可称为字线(wordline，wl)，所述选择栅19可以采用化学气相沉积法或者热氧化法形成，或者采用其他方法形成。所述选择栅19可以为多晶硅材料。
步骤s17：如图12所示，在所述第一区域a1形成擦除栅20(eg)。所述擦除栅20可以采用化学气相沉积法或者热氧化法形成，或者采用其他方法形成。所述擦除栅20可以为多晶硅材料。
本发明实施例中，在ipo(interpolyoxide，内聚化合物)生长之前，为了改变sourceline离子植入离子及能量，通过非晶化离子注入方式，用更大原子量的砷替代磷，在小剂量(e14)范围，垂直于第一表面方向(零角度)注入，让硅正面完全非晶化，而侧壁不受影响。
在ipo生长工艺中，采用cvd制程，温度在800℃度左右，在不通入第二气体(dcs)之前，延长n2o擦除的时间，因为正面的硅已充分非晶化，反应所需能量降低，正面硅生长氧化层的能力明显强于侧壁，通过n2o擦除的方式正面就可以生长出一层薄薄的第一氧化层17，而侧壁基本不太会变。后续在cvd的方式下，正面、侧壁又可以同时生长出相似厚度的第二氧化层18。
综合上述方式生长出来的ipo，在120埃左右的侧壁厚度下，正面厚度可以达到140～150埃的厚度，充分满足sourceline高崩溃电压的需求。
如图13所示，图13为本发明实施例提供的一种延长n2o擦除的时间-温度曲线图，横坐标为时间，纵坐标为温度，一般在只有n2o状态下，几乎不太生长厚度，但是在第一表面经过非晶化处理后会生长，并且随着温度的升高，时间增长到5-10分钟时，可以让氧化层的生长变的更充分，当然后续再延长时间效果会变弱。因此，第一氧化层17的生长厚度会大于第二氧化层18的生长厚度。
通过上述描述可知，本发明技术方案提供的半导体器件的制作方法中，在形成第一氧化层之前，至少对第一区域进行非晶化离子注入，将第一区域完全非晶化，使其反应所需能量降低，并增强氧化层的生长能力，以使得第一氧化层的厚度大于第二氧化层的厚度。相对于现有技术，本方案可以实现在同一道工艺下在侧壁以及正面生成不同厚度的氧化膜，同时可以提高半导体器件的击穿电压，提高器件性能。
基于上述描述，本发明另一实施例还提供一种如上述实施例所述制作方法制备的半导体器件，如图12所示，所述半导体器件包括：
半导体衬底11，所述半导体衬底11具有第一表面，所述第一表面具有第一区域a1、第二区域a2和位于所述第一区域a1与所述第二区域a2之间的第三区域a3；
设置在所述第三区域a3的浮栅13和控制栅15，所述浮栅13位于所述控制栅15与所述第一表面之间；
设置在所述第一表面内的源极s和漏极d，所述源极s位于所述第一区域a1，所述漏极d位于所述第二区域a2；
第一氧化层17，所述第一氧化层17覆盖所述第一区域a1和所述第二区域a2；
第二氧化层18，所述第二氧化层18覆盖所述控制栅15的侧壁和所述浮栅13的侧壁；
其中，在形成所述第一氧化层17前，至少对所述第一区域a1进行非晶化离子注入，将所述第一区域a1非晶化，以使得所述第一氧化层17的厚度大于所述第二氧化层18的厚度。
通过上述描述可知，本发明技术方案提供的半导体器件中，在形成第一氧化层17之前，至少对第一区域a1进行非晶化离子注入，将第一区域a1完全非晶化，使其反应所需能量降低，并增强氧化层的生长能力，以使得第一氧化层17的厚度大于第二氧化层18的厚度。应用本发明提供的技术方案，可以实现在同一道工艺下在侧壁以及正面生成不同厚度的氧化膜，同时可以提高半导体器件的击穿电压，提高器件性能。
本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的半导体器件而言，由于其与实施例公开的半导体器件的制作方法相对应，所以描述的比较简单，相关之处参见制作方法部分说明即可。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
1.一种半导体器件的制作方法，其特征在于，所述制作方法包括：
提供一半导体衬底，所述半导体衬底具有第一表面，所述第一表面具有第一区域、第二区域和位于所述第一区域与所述第二区域之间的第三区域；
在所述第三区域形成浮栅和控制栅，所述浮栅位于所述控制栅与所述第一表面之间；
在所述第一表面内形成源极和漏极，所述源极位于所述第一区域，所述漏极位于所述第二区域；
形成第一氧化层，所述第一氧化层覆盖所述第一区域和所述第二区域；
形成第二氧化层，所述第二氧化层覆盖所述控制栅的侧壁和所述浮栅的侧壁；
其中，在形成所述第一氧化层前，至少对所述第一区域进行非晶化离子注入，将所述第一区域非晶化，以使得所述第一氧化层的厚度大于所述第二氧化层的厚度。
2.根据权利要求1所述的制作方法，其特征在于，在所述第三区域形成浮栅和控制栅的方法包括：
在所述第一表面形成第三氧化层；
图形化所述第三氧化层，露出所述第一区域和所述第二区域；
在所述第三氧化层背离所述半导体衬底的表面形成浮栅；
在所述浮栅背离所述第三氧化层的表面形成第四氧化层；
在所述第四氧化层背离所述浮栅的表面形成控制栅；
在所述控制栅背离所述第四氧化层的表面形成第五氧化层。
3.根据权利要求1所述的制作方法，其特征在于，所述非晶化离子注入的注入离子为砷离子。
4.根据权利要求2所述的制作方法，其特征在于，所述非晶化离子注入的能量为30kev～50kev，剂量为1e14atom/cm2～1e15atom/cm2。
5.根据权利要求3所述的制作方法，其特征在于，所述非晶化离子注入的方向与所述第一表面相互垂直。
6.根据权利要求1所述的制作方法，其特征在于，所述第一氧化层的形成方法包括：
通入第一气体，延长所述第一气体的擦除时间；
在所述第一区域和所述第二区域的第一表面形成所述第一氧化层。
7.根据权利要求6所述的制作方法，其特征在于，所述擦除时间为5min～10min。
8.根据权利要求1所述的制作方法，其特征在于，所述第二氧化层的形成方法包括：
通入第二气体，通过化学气相沉积工艺，在所述浮栅的侧壁和所述控制栅的侧壁形成所述第二氧化层。
9.根据权利要求6-8任一项所述的制作方法，其特征在于，所述第一气体为n2o，所述第二气体为dcs。
10.根据权利要求1所述的制作方法，其特征在于，还包括：
在所述第一区域形成擦除栅；
在所述第二区域形成选择栅。
11.一种如权利要求1-10任一项所述制作方法制备的半导体器件，其特征在于，所述半导体器件包括：
半导体衬底，所述半导体衬底具有第一表面，所述第一表面具有第一区域、第二区域和位于所述第一区域与所述第二区域之间的第三区域；
设置在所述第三区域的浮栅和控制栅，所述浮栅位于所述控制栅与所述第一表面之间；
设置在所述第一表面内的源极和漏极，所述源极位于所述第一区域，所述漏极位于所述第二区域；
第一氧化层，所述第一氧化层覆盖所述第一区域和所述第二区域；
第二氧化层，所述第二氧化层覆盖所述控制栅的侧壁和所述浮栅的侧壁；
其中，在形成所述第一氧化层前，至少对所述第一区域进行非晶化离子注入，将所述第一区域非晶化，以使得所述第一氧化层的厚度大于所述第二氧化层的厚度。
技术总结