本申请涉及存储器技术领域，更具体地，涉及存储器系统的掉电测试控制电路、测试系统及方法。
背景技术：
在存储器例如ssd(固态硬盘，solidstatedrive)产品开发试制阶段，研发人员需要测试在主电源快速掉电的情况下，存储器产品写入数据的完整性。存储器产品通常通过增设储能电容使存储器产品具备掉电保护功能，在测试过程中，需要将储能电容中的电荷释放掉，并重新为存储器产品提供主电源，以实现多次重复的掉电测试。
基于此测试需求，需要设计相应的放电控制电路。现有的放电控制电路通常通过提供低阻抗通路，以实现主电源储能电容电荷的迅速释放，达到快速放电的目的。然而，一部分放电控制电路需要手动触发(例如按键方式)来启动放电操作，这种方式无法实现自动化测试过程并且放电时间节点无法精准控制。还有一部分放电控制电路通过上位机软件触发(例如cli控制的gpio方式)来启动放电操作，这种方式需要上位机软件主动查询或者需要等待存储器的相应状态反馈后再启动放电操作，存在一定的延时性。此外，这些放电控制电路大多需要通过手动触发或软件方式再次启动存储器上电操作，这种方式在测试过程中应用不够灵活，不能够实现自动化循环测试过程。
技术实现要素：
本申请一个方面提供了一种存储器系统的掉电测试控制电路。该控制电路包括控制模块，复位模块和放电模块，其中，控制模块与电源端连接，并被配置为基于接收的上电指令使电源端与存储器系统接通，和/或基于接收的放电指令使放电模块与存储器系统接通；复位模块被配置为根据来自存储器系统的控制信号生成上电指令和/或放电指令；以及放电模块被配置为在放电模块与存储器系统接通的情况下，使存储器系统放电。
在一些实施方式中，控制模块还被配置为在电源端与存储器系统接通的情况下，控制放电模块与存储器系统断开；以及在放电模块与存储器系统接通的情况下，控制电源端与存储器系统断开。
在一些实施方式中，控制模块还被配置为根据上位机发送的放电指令使放电模块与存储器系统接通，以使存储器系统放电。
在一些实施方式中，控制模块包括：第一晶体管、第二晶体管、第三晶体管、第一电阻、第二电阻、第三电阻以及第四电阻，其中，第一晶体管的第一端与电源端和第一电阻的一端连接，第一晶体管的第二端与存储器系统和放电模块连接，并且第一晶体管的栅极端与第一电阻的另一端共同连接至第一节点；以及第二晶体管的第一端通过第二电阻连接至第一节点，第二晶体管的栅极端连接至第二节点，并且第二节点通过第三电阻与电源端连接以及通过第四电阻与第二晶体管的第二端连接，第二晶体管的第二端接地；以及第三晶体管的栅极端连接至复位模块，第三晶体管第一端连接至第二节点，并且第三晶体管的第二端接地。在一些实施方式中，第一晶体管为pmos晶体管，并且第一晶体管的第一端为源极端，并且第一晶体管的第二端为漏极端。
在一些实施方式中，第二晶体管为nmos晶体管，并且第二晶体管的第一端为漏极端，并且第二晶体管的第二端为源极端。
在一些实施方式中，第三晶体管为nmos晶体管，第三晶体管的第一端为漏极端，并且第三晶体管的第二端为源极端。
在一些实施方式中，第二晶体管的栅极端根据上位机发出的放电指令控制第二晶体管关断，以使放电模块与存储器系统接通，从而使放电模块与存储器系统接通。
在一些实施方式中，该放电控制电路还包括：桥接芯片，被配置为接收上位机发送的放电指令并施加于第二节点。
在一些实施方式中，复位模块包括：复位芯片，连接至第三晶体管的栅极端，并且被配置为根据来自存储器系统的控制信号生成放电指令/上电指令，以使第三晶体管导通/关断。
在一些实施方式中，复位芯片包括：输入端，用于接收存储器系统的控制信号；以及输出端，用于根据存储器系统的控制信号控制第三晶体管导通或者关断。
在一些实施方式中，复位芯片还被配置为相对于输入端接收到来自存储器系统的控制信号的时间点延迟预定时间之后，输出端输出上电指令。
在一些实施方式中，放电模块包括：d触发器和放电电路，其中，d触发器的输入端连接至第一节点，d触发器的输出端连接至放电电路，d触发器被配置为根据第一节点的电压状态控制存储器系统与放电电路接通；以及放电电路被配置为当与存储器系统接通时，使存储器系统放电。
在一些实施方式中，放电电路包括并联的多个子放电电路，其中，每个子放电电路包括：放电晶体管，放电晶体管的栅极端与d触发器的输出端连接，放电晶体管的第一端与存储器系统连接，并且放电晶体管的第二端接地。
在一些实施方式中，放电晶体管为nmos晶体管，放电晶体管的第一端为漏极端，并且放电晶体管的第二端为源极端。
在一些实施方式中，放电晶体管的第一端与存储器系统之间设置有限流电阻。
在一些实施方式中，放电晶体管的栅极端与d触发器的输出端之间设置有开关，开关被配置为在其闭合的情况下，使存储器系统处于放电模式。
本申请的另一个方面提供了一种掉电测试控制系统。该控制系统包括：如上文中任一实施方式所描述的掉电测试控制电路，用于根据接收上电指令和/或放电指令对存储器系统进行掉电测试；以及上位机，被配置为发送放电指令；其中，上电指令根据存储器系统的控制信号生成，放电指令根据存储器系统的控制信号生成或者来自于上位机。
本申请另一个方面还提供了一种存储器系统的掉电测试控制方法。该控制方法包括：基于上电指令，通过控制模块控制电源端与存储器系统接通，从而使存储器系统上电；以及基于放电指令，通过控制模块控制存储器系统接地，从而使存储器系统放电，其中，上电指令和放电指令根据存储器系统的控制信号生成。
在一些实施方式中，控制模块包括：第一晶体管、第二晶体管、第三晶体管、第一电阻、第二电阻、第三电阻以及第四电阻，其中，第一晶体管的第一端与电源端和第一电阻的一端连接，第一晶体管的第二端与存储器系统和放电模块连接，并且第一晶体管的栅极端与第一电阻的另一端共同连接至第一节点；以及第二晶体管的第一端通过第二电阻连接至第一节点，第二晶体管的栅极端连接至第二节点，并且第二节点通过第三电阻与电源端连接以及通过第四电阻与第二晶体管的第二端连接，第二晶体管的第二端接地；以及第三晶体管的栅极端用于接收上电指令和/放电指令，第三晶体管第一端连接至第二节点，并且第三晶体管的第二端接地。
在一些实施方式中，控制模块控制电源端与存储器系统接通，从而使存储器系统上电的步骤包括：基于上电指令，通过控制第三晶体管关断，第二晶体管导通，第一晶体管导通，控制电源端与存储器系统接通。
在一些实施方式中，控制存储器系统接地，从而使存储器系统放电的步骤包括：基于放电指令，通过控制第三晶体管导通，第二晶体管关断，第一晶体管关断，控制放电模块与存储器系统接通，从而使存储器系统放电。
本申请实施方式提供的存储器系统的掉电测试控制电路、测试系统及方法，通过增设复位模块，并且该复位模块通过存储器系统中固件控制方式使存储器系统快速放电，能够精准地控制存储器系统放电的时间节点。此外，复位模块通过存储器系统中固件控制方式使存储器系统自动上电，能够实现存储器系统掉电测试的自动循环。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1是根据本申请实施方式的存储器系统的掉电测试控制电路的框图；
图2是根据本申请实施方式的控制模块的电路图；
图3是根据本申请实施方式的复位模块的电路图；
图4是根据本申请实施方式的放电模块的电路图；以及
图5是根据本申请实施方式的存储器系统的控制电路的电路图。
图6是根据本申请实施方式的掉电测试控制方法的流程图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。
本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。
本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。
除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。
下面将参考附图对本申请的实施方式进行详细地描述。
图1是根据本申请实施方式的存储器系统的掉电测试控制电路100的框图。如图1所示，控制电路100包括：控制模块110、复位模块120和放电模块130。控制电路100可应用于存储器系统200掉电循环测试，当控制电路100与存储器系统200连接后，存储器系统200可通过控制电路100使其能够自动放电和自动上电。应理解的是，本申请所述的存储器系统200包括但不限于紧凑型闪存(cf)卡、智能媒体卡(例如，sm或smc)、记忆棒、多媒体卡(例如，mmc、rs-mmc、mmcmicro和emmc)、安全数字(sd)卡(例如，sd、迷你sd、microsd或sdhc)和通用闪存(ufs)之类的存储卡以及固态硬盘(ssd)。本申请以固态硬盘作为存储器系统200的示例性实施方式对掉电测试控制电路100详细地说明。
控制模块110与电源端300连接，并被配置为基于接收的上电指令使电源端300与存储器系统200接通，和/或基于接收的放电指令使放电模块130与存储器系统200接通。
复位模块120被配置为根据来自存储器系统200的控制信号生成上电指令和/或放电指令。存储器系统200的控制信号可由嵌入至存储器系统200内的固件(firmware)提供。示例性地，存储器系统200例如固态硬盘可包括具有监控固态硬盘电压状态功能的电压监控芯片，用于实时监控固态硬盘的电压状态。当固态硬盘处于掉电测试流程中时，固态硬盘中控制器(controller)中的固件(firmware)通过获取固态硬盘的电压，并与预设的电压进行比较，从而生成相应的控制信号例如高电平或低电平的脉冲，并通过gpio的方式直接将控制信号发送至掉电测试控制电路100中的复位模块120。复位模块120基于其内部逻辑将高电平或者低电平的脉冲转换为应用于控制模块110的高电平放电指令和/或低电平上电指令。
放电模块130被配置为在其与存储器系统200接通的情况下，使存储器系统200快速放电。具体地，放电模块130可使存储器系统200的储能电容中的电荷能够在小于500微秒的时间内迅速释放掉。在存储器系统例如固态硬盘的自然放电的情况下，需要10毫秒至20毫秒的时间能够将储能电容中的电荷释放掉，因而能够缩短固态硬盘的放电时间。
在现有的存储器系统例如固态硬盘的掉电测试中，存储器系统中的固件通过将存储器系统的基于电压状态而生成的控制信号发送至上位机，上位机基于该控制信号生成相应的放电指令，再发送回存储器系统，使存储器系统执行放电操作。然而，这种与上位机交互式的方式会不可避免地使存储器系统生成控制信号至存储器系统执行放电操作存在时间延迟，从而影响存储器系统的放电时间节点的精确度。
本申请实施方式提供的存储器系统的掉电测试控制电路中，通过增设复位模块，并且该复位模块通过存储器系统中固件直接发送控制信号而生成放电指令的方式使存储器系统快速放电，能够精准地控制存储器系统放电的时间节点。此外，复位模块通过存储器系统中固件发送控制信号而生成上电指令的方式使存储器系统自动上电，能够实现存储器系统掉电测试的自动循环。
在一些实施方式中，在电源端300与存储器系统200接通的情况下，控制模块110可控制放电模块130与存储器系统200断开。在放电模块130与存储器系统200接通的情况下，控制模块110可控制电源端300与存储器系统200断开。换言之，当存储器系统200处于上电状态时，放电模块130不执行放电操作。当存储器系统200处于放电状态时，电源端300也无法为存储器系统200提供电源电压，使存储器系统200执行上电操作。对于存储器系统而言，通过控制模块110使放电状态和上电状态互锁可增加放电控制电路100的工作可靠性。
在一些实施方式中，控制模块110被配置为根据上位机(未示出)发送的放电指令使放电模块130与存储器系统200接通，以使存储器系统200快速放电。示例性地，控制电路100可通过gpio的方式使放电模块130与存储器系统200接通。通过兼容上位机控制存储器系统(例如固态硬盘)放电操作的控制模式，可使对存储器系统的放电操作控制更加灵活。
图2是根据本申请实施方式的控制模块110的电路图。如图2所述，控制模块110可包括：第一晶体管q1、第二晶体管q2、第三晶体管q3、第一电阻r1至第四电阻r4。
第一晶体管q1的第一端与电源端300和第一电阻r1的一端连接，第一晶体管q1的第二端与存储器系统200和放电模块130连接，并且第一晶体管q1的栅极端与第一电阻r1的另一端共同连接至第一节点a。
第二晶体管q2的第一端通过第二电阻r2连接至第一节点a，第二晶体管q2的栅极端连接至第二节点b，并且第二节点b通过第三电阻r3与电源端300连接以及通过第四电阻r4与第二晶体管q2的第二端连接，第二晶体管q2的第二端接地。
第三晶体管q3第一端连接至第二节点b，第三晶体管q3的第二端接地，并且第三晶体管q3的栅极端连接至复位模块120。
在一些实施方式中，第一晶体管q1为pmos晶体管，第一晶体管q1的第一端为源极端，第一晶体管q1的第二端为漏极端。第二晶体管q2为nmos晶体管，第二晶体管q2的第一端为漏极端，第二晶体管q2的第二端为源极端。第三晶体管q3可为nmos晶体管。同时，第三晶体管q3的第一端可为漏极端，第三晶体管q3的第二端可为源极端。
示例性地，电源端300的电压可约为3.3v。第一电阻r1的电阻值可约为10kω，第二电阻r2的电阻值可约为1kω，第三电阻r3的电阻值可约为10kω，第四电阻r4的电阻值可约为1kω。
应理解的是，本申请提供的控制模块110的电路结构仅为示例性的，还可采用其它元件组成的电路结构使控制模块110具有基于接收的上电指令使电源端300与存储器系统200接通，和/或基于接收的放电指令使放电模块130与存储器系统200接通的作用。
在一些实施方式，当控制模块110采用上文任一实施方式中所描述的电路结构时，第二晶体管q2的栅极端可根据上位机uart发出的放电指令控制第二晶体q2关断，进而使第一晶体管q1关断。当第一晶体管q1和第二晶体管q2均关断时，第一节点a可例如处于高电平状态，并且当第一节点a处于高电平状态时，可使放电模块130与存储器系统200接通，从而使存储器系统200快速放电。示例性地，上位机可通过桥接芯片(未示出)接收放电指令uart并施加于第二晶体管q2的栅极端，即第二节点b。
图3是根据本申请实施方式的复位模块120的电路图。如图3所示，复位模块120包括：复位芯片121。
复位芯片121连接至第三晶体管q3的栅极端。具体地，复位芯片121的输出端reset连接至第三晶体管q3的栅极端，用于根据存储器系统200的控制信号gpio_m控制第三晶体管q3导通或者关断。并且复位芯片121的输入端mr用于接收存储器系统200的控制信号gpio_m。复位芯片121被配置为根据来自存储器系统200的控制信号gpio_m使控制电路中110的第三晶体管q3导通或者关断。当第三晶体管q3处于导通状态时，复位芯片121被配置为生成放电指令，当第三晶体管q3处于关断状态时，复位芯片131被配置为生成上电指令。
在一些实施方式中，输入端mr可被配置为在接收存储器系统200的控制信号gpio_m的指定时间之后，复位芯片121的输出端reset控制第三晶体管q3关断。换言之，用于生成上电指令的存储器系统200的控制信号gpio_m输入至复位芯片121之后，并经过指定时间之后，复位芯片121的输出端reset再输出上电指令。这样可实现使存储器系统200的可控延时地进行上电操作，从而更好地协调存储器系统200的其它操作的工作进程。
示例性地，复位芯片121还包括：供电电源端vcc和接地端gnd。供电电源端vcc可施加为参考电压vref，以确保复位芯片121正常工作。
图4是根据本申请实施方式的放电模块130的电路图。如图4所示，放电模块130可包括：d触发器131和放电电路132。
d触发器131的输入端a’连接至第一节点a，输出端y连接至放电电路132，d触发器131被配置为根据第一节点a的电压状态控制存储器系统200与放电电路132接通。
示例性地，d触发器131还包括：供电电源端vcc和接地端gnd。供电电源端vcc可施加为参考电压vref，以确保d触发器131正常工作。
放电电路132被配置为当与存储器系统200接通时，使存储器系统200快速放电。在一些实施方式中，放电电路132可包括三个子放电电路，并且每个子放电电路包括：放电晶体管q4～q6，放电晶体管q4～q6的栅极端与d触发器131的输出端y连接，放电晶体管q4～q6的第一端与存储器系统200连接，并且放电晶体管q4～q6的第二端接地。示例性地，放电晶体管q4～q6为nmos晶体管，放电晶体管q4～q6的第一端为漏极端，并且放电晶体管q4～q6的第二端为源极端。
在一些实施方式中，放电晶体管q4～q6的第一端与存储器系统200之间设置有限流电阻r5～r7。通过调整限流电阻r5～r7的电阻值可使流经放电晶体管q4～q6的电流处于一定的范围，保护放电晶体管q4～q6不因电流过大而损坏。
在一些实施方式中，放电晶体管q4～q6的栅极端与d触发器131的输出端y之间设置有开关133，开关133被配置在其闭合的情况下，使存储器系统200快速放电。具体地，开关133可例如配置为跳线帽或者短路块。当开关133闭合时，放电电路132和存储器系统200能够使存储器系统200中的储能电容与接地端连接，使得储能电容中的电荷主动地迅速释放。
应理解的是，由放电晶体管和限流电阻构成的子放电电路的数量不限于三个，根据存储器系统的配置和/或放电速度要求，放电电路132可具有其它数量(例如2个、4个)的多个主要由放电晶体管和相应数量的限流电阻组成的子放电电路。
图5是本申请实施方式的存储器系统的掉电测试控制电路100的电路图。下面将结合附图对控制电路100的具体工作原理进行详细地描述。
如图5所示，当控制模块110接收上电指令控制存储器系统200执行上电操作时，nmos晶体管q3为关断状态。电源端300通过第三电阻r3和第四电阻r4与接地，形成通路。电源端300的电压经第三电阻r3和第四电阻r4分压后，第二节点b的电压大于接地端电压，同时第二节点b的电压为nmos晶体管q2的栅极端电压。由于nmos晶体管q2的源极端接地，nmos晶体管q2导通。
当nmos晶体管q2导通后，电源端300通过第一电阻r1、第二电阻r2以及nmos晶体管q2接地，形成通路。电源端300的电压经第一电阻r1和第二电阻r2分压后，第一节点a的电压小于电源端300的电压。同时，第一节点a的电压为pmos晶体管q1的栅极端电压。由于pmos晶体管q1的源极端与电源端300连接，pmos晶体管q1导通。
当pmos晶体管q1导通后，由于pmos晶体管q1的漏极端与存储器系统200连接，可使电源端300与存储器系统200接通，从而使存储器系统200执行上电操作。
同时，当pmos晶体管q1和nmos晶体管q2均导通时，第一节点a处于低电平状态。进一步地，当第一节点a处于低电平状态时，存储器系统200不执行放电操作。
当控制模块110接收放电指令使存储器系统200执行放电操作时，放电指令可通过上位机uart方式使控制模块110中的第二节点b的电压不大于接地端电压，以使nmos晶体管q2关断，进而使pmos晶体管q1关断，存储器系统200不执行上电操作。当pmos晶体管q1和nmos晶体管q2均关断时，第一节点a处于高电平状态。
在放电电路130中，d触发器131的输入端a’与控制模块110中的第一节点a连接。当第一节点a处于高电平状态时，d触发器131的输出端y则输出高电平。由于d触发器131的输出端y与放电电路132中的三个nmos放电晶体管q4、q5、q6的栅极端连接，并且三个nmos放电晶体管q4、q5、q6的源极端接地，进而三个nmos放电晶体管q4、q5、q6导通。又由于三个nmos放电晶体管q4、q5、q6分别通过三个限流电阻r5、r6、r7与存储器系统200连接。当三个nmos放电晶体管q4、q5、q6导通时，存储器系统200分别通过三个限流电阻r5、r7、r8和三个nmos放电晶体管q4、q5、q6接地，从而使存储器系统200快速放电。
存储器系统200的输出端y与三个nmos放电晶体管q4、q5、q6的漏极端之间设置有开关133。通过手动控制开关133可使存储器系统200能够处于快速放电模式。
放电指令可通过存储器系统200向复位模块120发送控制信号gpio_m而生成，通过控制nmos晶体管q3导通，使控制模块110中的第二节点b的电压等于接地端电压，存储器系统200执行放电操作。
具体地，存储器系统200通过存储器系统200的固件以gpio方式将控制信号gpio_m发送至复位芯片121的输入端mr，输入端mr接收控制信号gpio_m后使复位芯片121输出端reset输出高电平。由于nmos晶体管q3的栅极端与复位芯片121输出端reset连接，nmos晶体管q3的源极端接地，当复位芯片121的输出端reset输出高电平时，nmos晶体管q3导通。又由于nmos晶体管q3的漏极端通过第三电阻r3与电源端300连接，进而电源端300通过第三电阻r3、nmos晶体管q3接地，形成通路。并且第三晶体管q3的漏极端还连接至第二节点b，第二节点b的电压等于接地端电压，从而使nmos晶体管q2关断，进而使pmos晶体管q1关断。
同时，当pmos晶体管q1和nmos晶体管q2均关断时，第一节点a处于高电平状态。当第一节点a处于高电平状态时，存储器系统200不执行上电操作，并且存储器系统200与放电模块130接通，从而实现存储器系统200的快速放电。
上电指令可通过存储器系统200向复位模块120发送控制信号gpio_m而生成，通过nmos晶体管q3关断，使控制模块110中的第二节点b的电压大于接地端电压，使存储器系统200执行上电操作。
具体地，存储器系统200通过存储器系统200的固件以gpio方式将控制信号gpio_m发送至复位芯片121的输入端mr，输入端mr接收控制信号gpio_m后使复位芯片121输出端reset输出低电平。由于nmos晶体管q3的栅极端与复位芯片121的reset端连接，nmos晶体管q3的源极端接地，当复位芯片121输出端reset输出低电平时，nmos晶体管q3关断。当nmos晶体管q3关断时，电源300通过第三电阻r3和第四电阻r4接地，形成通路。第二节点b的电压大于接地端电压，进而使nmos晶体管q2导通，pmos晶体管q1导通，存储器系统200执行上电操作。
进一步地，在复位芯片121的输入端mr接收控制信号gpio_m后，复位芯片121的输出端reset可延时指定时间后，再输出低电平，以使存储器系统200执行延时上电操作。
本申请还提供了一种掉电测试控制系统。该控制系统包括：如上文中任一实施方式所描述的掉电测试控制电路，用于根据接收上电指令和/或放电指令对存储器系统进行掉电测试；以及上位机，被配置为发送放电指令；其中，上电指令根据存储器系统的控制信号生成，放电指令根据存储器系统的控制信号生成或者来自于上位机。
图6是根据本申请实施方式的掉电测试方法1000的流程图。如图6所示，本申请还提供了一种存储器系统的掉电测试控制方法1000。控制方法1000包括：基于上电指令，通过控制模块控制电源端与存储器系统接通，从而使存储器系统上电；以及基于放电指令，通过控制模块控制存储器系统接地，从而使存储器系统放电，其中，上电指令和放电指令根据存储器系统的控制信号生成。
由于上文中详细地描述了控制电路100的结构以及原理，出于简洁的目的，基于上文中所描述的控制电路100的掉电测试方法1000，本申请在此不再赘述。
以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
1.一种存储器系统的掉电测试控制电路，其特征在于，包括：控制模块，复位模块和放电模块，其中，
所述控制模块与电源端连接，并被配置为基于接收的上电指令使所述电源端与存储器系统接通，和/或基于接收的放电指令使所述放电模块与所述存储器系统接通；
所述复位模块被配置为根据来自所述存储器系统的控制信号生成所述上电指令和/或所述放电指令；以及
所述放电模块被配置为在所述放电模块与所述存储器系统接通的情况下，使所述存储器系统放电。
2.根据权利要求1所述的控制电路，其特征在于，所述控制模块还被配置为在所述电源端与所述存储器系统接通的情况下，控制所述放电模块与所述存储器系统断开；以及在所述放电模块与所述存储器系统接通的情况下，控制所述电源端与所述存储器系统断开。
3.根据权利要求1或2所述的控制电路，其特征在于，所述控制模块还被配置为根据上位机发送的放电指令使所述放电模块与所述存储器系统接通，以使所述存储器系统放电。
4.根据权利要求3所述的控制电路，其特征在于，所述控制模块包括：第一晶体管、第二晶体管、第三晶体管、第一电阻、第二电阻、第三电阻以及第四电阻，其中，
所述第一晶体管的第一端与所述电源端和所述第一电阻的一端连接，所述第一晶体管的第二端与所述存储器系统和所述放电模块连接，并且所述第一晶体管的栅极端与所述第一电阻的另一端共同连接至第一节点；以及
所述第二晶体管的第一端通过所述第二电阻连接至所述第一节点，所述第二晶体管的栅极端连接至第二节点，并且所述第二节点通过所述第三电阻与所述电源端连接以及通过所述第四电阻与所述第二晶体管的第二端连接，所述第二晶体管的第二端接地；以及
所述第三晶体管的栅极端连接至所述复位模块，所述第三晶体管第一端连接至所述第二节点，并且所述第三晶体管的第二端接地。
5.根据权利要求4所述的控制电路，其特征在于，所述第一晶体管为pmos晶体管，所述第一晶体管的第一端为源极端，并且所述第一晶体管的第二端为漏极端。
6.根据权利要求5所述的控制电路，其特征在于，所述第二晶体管为nmos晶体管，所述第二晶体管的第一端为漏极端，并且所述第二晶体管的第二端为源极端。
7.根据权利要求6所述的控制电路，其特征在于，所述第三晶体管为nmos晶体管，所述第三晶体管的第一端为漏极端，并且所述第三晶体管的第二端为源极端。
8.根据权利要求4或7所述的控制电路，其特征在于，所述第二晶体管的栅极端根据所述上位机发出的放电指令控制所述第二晶体管关断，以使所述放电模块与所述存储器系统接通。
9.根据权利要求8所述的控制电路，其特征在于，还包括：桥接芯片，被配置为接收所述上位机发送的放电指令并施加于所述第二节点。
10.根据权利要求9所述的控制电路，其特征在于，所述复位模块包括：
复位芯片，连接至所述第三晶体管的栅极端，并且被配置为根据来自所述存储器系统的控制信号生成所述放电指令/上电指令，以使所述第三晶体管导通/关断。
11.根据权利要求10所述的控制电路，其特征在于，所述复位芯片包括：
输入端，用于接收所述存储器系统的控制信号；以及
输出端，用于根据所述存储器系统的控制信号控制所述第三晶体管导通或者关断。
12.根据权利要求11所述的控制电路，其特征在于，所述复位芯片还被配置为相对于所述输入端接收到来自所述存储器系统的所述控制信号的时间点延迟预定时间之后，所述输出端输出所述上电指令。
13.根据权利要求4、11或12中的任一项所述的控制电路，其特征在于，所述放电模块包括：d触发器和放电电路，其中，
所述d触发器的输入端连接至所述第一节点，所述d触发器的输出端连接至所述放电电路，所述d触发器被配置为根据所述第一节点的电压状态控制所述存储器系统与所述放电电路接通；以及
所述放电电路被配置为在其与所述存储器系统接通的情况下，使所述存储器系统放电。
14.根据权利要求13所述的控制电路，其特征在于，所述放电电路包括并联的多个子放电电路，其中，每个所述子放电电路包括：
放电晶体管，所述放电晶体管的栅极端与所述d触发器的输出端连接，所述放电晶体管的第一端与所述存储器系统连接，并且所述放电晶体管的第二端接地。
15.根据权利要求14所述的控制电路，其特征在于，所述放电晶体管为nmos晶体管，所述放电晶体管的第一端为漏极端，并且所述放电晶体管的第二端为源极端。
16.根据权利要求14或15所述的控制电路，其特征在于，所述放电晶体管的第一端与所述存储器系统之间设置有限流电阻。
17.根据权利要求14或15所述的控制电路，其特征在于，所述放电晶体管的栅极端与所述d触发器的输出端之间设置有开关，所述开关被配置为在其闭合的情况下，使所述存储器系统处于放电模式。
18.根据权利要求1所述的控制电路，其特征在于，所述存储器系统包括固态硬盘。
19.一种掉电测试控制系统，其特征在于，包括如权利要求1至18中任一所述的掉电测试控制电路，用于根据接收上电指令和/或放电指令对所述存储器系统进行掉电测试；以及
上位机，被配置为发送所述放电指令；
其中，所述上电指令根据来自于所述存储器系统的控制信号生成，所述放电指令根据来自于所述存储器系统的控制信号生成或者来自于所述上位机。
20.一种存储器系统的掉电测试控制方法，其特征在于，所述方法包括：
基于上电指令，通过控制模块控制电源端与存储器系统接通，从而使所述存储器系统上电；以及
基于放电指令，通过控制模块控制所述存储器系统接地，从而使所述存储器系统放电，其中，所述上电指令和所述放电指令根据来自于所述存储器系统的控制信号生成。
21.根据权利要求20所述的控制方法，其特征在于，所述控制模块包括：第一晶体管、第二晶体管、第三晶体管、第一电阻、第二电阻、第三电阻以及第四电阻，其中，
所述第一晶体管的第一端与所述电源端和所述第一电阻的一端连接，所述第一晶体管的第二端与所述存储器系统和放电模块连接，并且所述第一晶体管的栅极端与所述第一电阻的另一端共同连接至第一节点；以及
所述第二晶体管的第一端通过所述第二电阻连接至所述第一节点，所述第二晶体管的栅极端连接至第二节点，并且所述第二节点通过所述第三电阻与所述电源端连接以及通过所述第四电阻与所述第二晶体管的第二端连接，所述第二晶体管的第二端接地；以及
所述第三晶体管的栅极端用于接收上电指令和/放电指令，所述第三晶体管第一端连接至所述第二节点，并且所述第三晶体管的第二端接地。
22.根据权利要求21所述的控制方法，其特征在于，控制模块控制电源端与存储器系统接通，从而使所述存储器系统上电的步骤包括：
基于所述上电指令，通过控制所述第三晶体管关断，所述第二晶体管导通，所述第一晶体管导通，控制所述电源端与所述存储器系统接通。
23.根据权利要求21所述的控制方法，其特征在于，控制所述存储器系统接地，从而使所述存储器系统放电的步骤包括：
基于所述放电指令，通过控制所述第三晶体管导通，所述第二晶体管关断，所述第一晶体管关断，控制所述放电模块与所述存储器系统接通，从而使所述存储器系统放电。
技术总结