本发明实施例涉及存储器单元以及形成存储器单元的方法。
背景技术：
非易失性半导体存储器装置通常经设计以即使在存储器装置断电时仍存储数据。一种类型的非易失性半导体存储器装置是一次性可编程存储器装置。当前方法通常使用多晶硅熔丝或金属熔丝以形成一次性可编程存储器单元。然而，在许多情境中，多晶硅熔丝及金属熔丝两者需要大程序电流以产生高编程后电阻。因此，存储器单元是大的，这是因为其包含用于处置大编程电流的大晶体管或装置。
技术实现要素：
本发明的实施例涉及一种存储器单元，其包括：第一晶体管，其具有耦合到位线的第一扩散区及耦合到第一字线的第一栅极电极；第二晶体管，其具有耦合到所述位线的第二扩散区及耦合到第二字线的第二栅极电极；及第三晶体管，其具有耦合到所述第一晶体管的第四扩散区的第三扩散区、耦合到所述第二晶体管的第六扩散区的第五扩散区及耦合到第三字线的第三栅极电极；其中所述第一晶体管经布置以具有第一阈值电压，所述第二晶体管经布置以具有第二阈值电压，且所述第二阈值电压不同于所述第一阈值电压。
本发明的实施例涉及一种存储器单元的布局，其包括：半导体衬底；有源区，其放置于所述半导体衬底上；第一导电线，其放置于所述有源区的第一部分上方以形成第一晶体管；第二导电线，其放置于所述有源区的第二部分上方以形成第二晶体管；及第三导电线，其放置于所述有源区的第三部分上方以形成第三晶体管；其中所述第二晶体管的阈值电压不同于所述第一晶体管的所述阈值电压。
本发明的实施例涉及一种形成存储器单元的方法，其包括：提供半导体衬底；在所述半导体衬底的有源区的第一部分上形成具有第一阈值电压的第一晶体管；在所述有源区的第二部分上形成具有第二阈值电压的第二晶体管，其中所述第二阈值电压不同于所述第一阈值电压；在所述有源区的第三部分上形成第三晶体管；将所述第一晶体管的第一扩散区及所述第二晶体管的第一扩散区耦合到所述存储器单元的位线；及将所述第一晶体管的第一栅极电极、所述第二晶体管的第二栅极电极及所述第三晶体管的第三栅极电极分别耦合到所述存储器单元的第一字线、第二字线及第三字线；其中所述第一晶体管的第二扩散区耦合到所述第三晶体管的第一扩散区，且所述第二晶体管的第二扩散区耦合到所述第三晶体管的第二扩散区。
附图说明
当结合附图阅读时从以下详细描述最好理解本揭示的方面。应注意，根据业界中的标准实践，各种构件未按比例绘制。事实上，为了清楚论述起见，可任意增大或减小各种构件的尺寸。
图1是说明根据一些实施例的用于形成存储器装置的方法的流程图。
图2是说明根据一些实施例的存储器装置的布局的图式。
图3a是说明根据一些实施例的在制造工艺之后的存储器单元300的剖面图。
图3b是说明根据一些实施例的存储器单元的示意图。
图4是说明根据一些实施例的在编程过程期间的存储器单元的剖面图。
图5a是说明根据一些实施例的在编程过程之后的存储器单元的剖面图。
图5b是说明根据一些实施例的存储器单元的简化电路的示意图。
图6是说明存储器单元的对应物的图式。
图7是根据实施例的集成电路设计及建模系统的功能框图。
具体实施方式
下列揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭示。当然，这些仅为实例且不希望限制。例如，在下列描述中的第一构件形成于第二构件上方或上可包含其中所述第一构件及所述第二构件经形成直接接触的实施例，且还可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭示可在各种实例中重复元件符号及/或字母。此重复出于简化及清楚的目的，且本身不指示所论述的各个实施例及/或配置之间的关系。
下文详细论述本揭示的实施例。然而，应了解，本揭示提供可以广泛多种特定背景内容体现的许多适用发明概念。所论述的特定实施例仅是阐释性的且不限制本揭示的范围。
此外，为便于描述，可在本文中使用例如“在…下面”、“在…下方”、“在…上方”、“上”、“下”、“左侧”、“右侧”及类似者的空间相对术语来描述一个元件或构件与另一(些)元件或构件的关系，如图中说明。空间相对术语希望涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式经定向(旋转90度或按其它定向)且本文中使用的空间相对描述符同样可相应地解释。应理解，当将元件称为“连接到”或“耦合到”另一元件时，其可直接连接到或耦合到其它元件，或可存在中介元件。
尽管阐述本揭示的广泛范围的数值范围及参数是近似值，但在特定实例中阐释的数值尽可能精确地报告。然而，任何数值固有地含有不必要地源自在相应测试测量中发现的标准偏差的某些误差。又，如本文中使用，术语“约”大体上意味着在给定值或范围的10％、5％、1％或0.5％内。替代地，术语“约”意味着在通过所属领域的一般技术人员考虑时在平均值的可接受标准误差内。除在操作/工作实例中之外，或除非另外明确指定，否则数值范围、量、值及百分比(例如针对材料的数量、持续时间、温度、操作条件、量的比率及本文中揭示的其类似者的数值范围、量、值及百分比)的全部应理解为在全部例项中由术语“约”修饰。因此，除非相反指示，否则在本揭示及所附权利要求书中阐述的数值参数是可视需要变化的近似值。每一数值参数至少应根据经报告有效数字的数目及通过应用普通舍入技术解释。范围可在本文中表达为从一个端点到另一端点或在两个端点之间。本文中揭示的全部范围包含端点，除非另外指定。
图1是说明根据一些实施例的用于形成存储器装置的方法100的流程图。存储器装置是经布置以通过编程过程存储数据的非易失性存储器装置。方法100可由处理器及/或芯片制造者执行。可手动执行方法100中的一些操作。可在计算机可读程序中编译方法100中的一些操作。计算机可读程序可存储于存储装置中。处理器可从存储装置读取或重载计算机可读程序以对存储器装置的布局结构执行方法100中的一些操作。存储器装置由多个存储器单元构成。存储器单元的布局可经默认计且存储于单元程序库中。一般来说，方法100经设计以在存储器单元经编程为反熔丝时形成具有存储器单元上的相对稳定编程电流及读取电流的存储器装置。
根据一些实施例，方法100包括操作102到116。假如果实现大体上相同结果，那么图1中展示的流程图的操作可不遵循相同顺序且可不是连续的。在一些实施例中，可包含其它中间操作。
在操作102中，提供半导体衬底以形成有源装置。有源装置形成于半导体衬底上的有源区上。有源装置可为存储器单元。针对存储器单元，有源区可划分为三个部分，其中一个部分可经布置以形成晶体管。晶体管可为金属氧化物半导体场效应晶体管(mosfet)。晶体管可包括四个端子：第一扩散区(例如，漏极端子)、第二扩散区(例如，源极端子)、栅极电极(例如，栅极端子)及本体(例如，半导体衬底)。
在操作104中，在有源区的第一部分上形成具有第一阈值电压的第一晶体管。
在操作106中，在有源区的第二部分上形成具有第二阈值电压的第二晶体管。第二阈值电压不同于第一阈值电压。根据一些实施例，第二阈值电压低于第一阈值电压。
在操作108中，在有源区的第三部分上形成第三晶体管。根据一些实施例，第三晶体管的阈值电压可类似于第一阈值电压。
在操作110中，将第一晶体管的第一扩散区及第二晶体管的第一扩散区耦合到存储器单元的位线。
在操作112中，将第一晶体管的第一栅极电极、第二晶体管的第二栅极电极及第三晶体管的第三栅极电极分别耦合到存储器单元的第一字线、第二字线及第三字线。
在操作102到112中，在半导体衬底上形成具有存储器单元的存储器装置的布局。存储器单元可为可熔存储器单元。根据一些实施例，存储器单元包括三个晶体管(3t或1p2r)，其中一个晶体管可为可编程晶体管且另两个晶体管可为读出晶体管。
在操作114中，对布局执行制造工艺以形成物理存储器装置。制造工艺可包括用于制造对应于布局的掩模的掩模制造工艺。制造工艺可由半导体制造者基于存储器装置的图形数据库系统(“gds”)ii文件实行。
在操作116中，基于待存储于存储器装置中的数据对存储器装置的多个存储器单元执行编程过程。编程过程可通过能够产生正常电压电平(例如，1.8v)及相对高电压电平(例如，5v)的可编程机器实行。在编程过程期间，当存储器单元经布置以存储数据的第一位值(例如，位“1”)时，存储器单元经编程为反熔丝，且当存储器单元经布置以存储数据的第二位值(例如，位“0”)时，存储器单元经编程为熔丝单元。应注意，此并非本实施例的限制。在另一实施例中，当存储器单元经布置以存储数据的位“1”时，存储器单元可经编程为熔丝单元，且当存储器单元经布置以存储数据的位“0”时，存储器单元可经编程为反熔丝。
请再次参考方法100的操作102到112。图2是说明根据一些实施例的存储器装置的布局200的图式。根据一些实施例，布局200包括半导体衬底202、有源区204、多个导电线208a到208f及多个导电线210a到210c。根据一些实施例，多个导电线208a到208f分别是多个多晶硅线，且多个导电线210a到210c分别是多个金属线。为了描述目的，在以下段落中，多个导电线208a到208f也分别称为多个多晶硅线208a到208f，且多个导电线210a到210c也分别称为多个金属线210a到210c。
在图2中，有源区204(例如)水平放置于半导体衬底202上。多晶硅线208a到208f(例如)垂直放置于有源区204的多个部分(例如，204a、204b、204c)上方。金属线210a到210c垂直放置于有源区204的扩散区上方。更具体来说，金属线210a放置于多晶硅线208a的左侧上，金属线210b放置于多晶硅线208c与多晶硅线208d之间，且金属线210c放置于多晶硅线208f的右侧上。
根据一些实施例，金属线210a到210c耦合到存储器装置的位线bl。多晶硅线208a到208f分别耦合到存储器装置的多个字线wlr0、wlp0、wlr1、wlr3、wlp1及wlr2。
另外，布局200进一步包括多个通路结构220a到220g。通路结构220a经布置以耦合于有源区204的一部分(即，多晶硅线208a的左侧上的扩散区)与金属线210a之间，其中金属线210a耦合到位线bl。通路结构220b经布置以耦合于多晶硅线208a与连接到字线wlr0的金属线之间。通路结构220c经布置以耦合于多晶硅线208b与连接到字线wlp0的金属线之间。通路结构220d经布置以耦合于有源区204的一部分(即，多晶硅线208d的右侧上的扩散区)与金属线210b之间，其中金属线210b耦合到位线bl。通路结构220e经布置以耦合于多晶硅线208d与连接到字线wlr3的金属线之间。通路结构220f经布置以耦合于多晶硅线208e与连接到字线wlp1的金属线之间。通路结构220g经布置以耦合于有源区204的一部分(即，多晶硅线208f的右侧上的扩散区)与金属线210c之间，其中金属线210c耦合到位线bl。
请再次参考图2，将金属线210b视为有源区204的中心线，存储器装置的第一存储器单元212形成于有源区204的左部分(即，金属线210b的左侧)上，且存储器装置的第二存储器单元214形成于有源区204的右部分(即，金属线210b的右侧)上。根据一些实施例，存储器单元212包括第一读取场效应晶体管(fet)mnr0、编程fetmnp0及第二读取fetmnr1。存储器单元214包括第一读取fetmnr2、编程fetmnp1及第二读取fetmnr3。虽然存储器装置的布局结构200仅包括两个存储器单元(即，212及214)，但本揭示不限于此实施例。
出于阐释性目的，在图2中还展示存储器单元212及214的示意图。根据一些实施例，fetmnr0的第一连接端子(例如，源极)耦合到位线bl，fetmnr0的控制端子(例如，栅极)耦合到字线wlr0，且fetmnr0的第二连接端子(例如，漏极)耦合到fetmnp0的第一连接端子。fetmnp0的控制端子耦合到字线wlp0，且fetmnp0的第二连接端子耦合到fetmnr1的第一端子。fetmnr1的控制端子耦合到字线wlr1。mnr1的第二连接端子耦合到fetmnr3的第一连接端子及位线bl。fetmnr3的控制端子耦合到字线wlr3，且fetmnr3的第二连接端子耦合到fetmnp1的第一连接端子。fetmnp1的控制端子耦合到字线wlp1，且fetmnp1的第二连接端子耦合到fetmnr2的第一连接端子。fetmnr2的控制端子耦合到字线wlr2，且fetmnr2的第二连接端子耦合到位线bl。第一存储器单元212及第二存储器单元214是双字线控制存储器。例如，第一存储器单元212由字线wlr0及wlr1控制。
另外，针对存储器装置的每一存储器单元(例如，212)，第一读取fet(例如，mnr0)的电特性不同于第二读取fet(例如，mnr1)的电特性。电特性可为晶体管的阈值电压。更具体来说，针对存储器装置的每一存储器单元(例如，212)，第一读取fet(例如，mnr0)的阈值电压不同于第二读取fet(例如，mnr1)的阈值电压。例如，第一读取fetmnr0的阈值电压是正常或标准阈值电压，且第二读取fetmnr1的阈值电压经设计以低于正常阈值电压。然而，此并非实施例的限制。在另一实施例中，第二读取fetmnr1的阈值电压可为正常阈值电压，且第一读取fetmnr0的阈值电压经设计以高于正常阈值电压。
为了使第二读取fetmnr1的阈值电压低于第一读取fetmnr0的阈值电压，在一个实施例中，第二读取fetmnr1的沟道区上的掺杂物浓度(例如，n型掺杂物浓度)大于第一读取fetmnr0的沟道区上的掺杂物浓度(例如，n型掺杂物的浓度)。在另一实施例中，第二读取fetmnr1的栅极电介质层的厚度小于第一读取fetmnr0的栅极电介质层的厚度。应注意，本揭示不限于上文提及的实施例。此外，栅极电介质可为二氧化硅层或高电容率(高介电系数)电介质层。根据一些实施例，例如，高介电系数材料可为钽氧化物(例如，ta2o5)、锆氧化物(zro2)、铝氧化物或硅氧化物(例如，sio2)或al3n4。栅极电介质可通过化学气相沉积(cvd)的工艺形成或沉积。
根据一些实施例，在方法100中的操作102到112期间，可将特定计算机辅助设计(cad)层216(及218)沉积于第二读取fetmnr1的沟道区上方，其中在制造工艺期间，特定cad层216可引起第二读取fetmnr1的沟道区上的掺杂物浓度大于第一读取fetmnr0的沟道区上的掺杂物浓度或引起第二读取fetmnr1的栅极电介质层的厚度小于第一读取fetmnr0的栅极电介质层的厚度。根据一些实施例中，特定cad层216可包括一个以上cad层，其中一个cad层表示在制造步骤期间使用一个掩模结构。因此，特定cad层216可表示在存储器单元的制造步骤中使用的掩模结构的数目。例如，在制造步骤中使用的掩模结构越多，形成于第二读取fetmnr1的沟道区上的掺杂物浓度越高。针对另一实例，在制造步骤中使用的掩模结构越多，形成于第二读取fetmnr1的沟道区上的栅极电介质层的厚度越小。
请再次参考方法100的操作114。图3a是说明根据一些实施例的在制造工艺之后的存储器单元300的剖面图。图3b是说明根据一些实施例的存储器单元300的示意图。存储器单元300包括半导体衬底302、第一fet304、第二fet306及第三fet308。fet304、306及308形成于半导体衬底302上。根据一些实施例，fet304、306及308是n型金属氧化物半导体场效应晶体管(n型mosfet)。然而，此并非本实施例的限制。fet304、306及308可使用p型mosfet实施。为了简洁起见，存储器单元300可为经制造存储器单元212。因此，fet304、306及308可分别对应于第一读取fetmnr0、第二读取fetmnr1及编程fetmnp0。
在此实施例中，fet304包括栅极电极3042、栅极电介质层3044、第一扩散层3046及第二扩散层的第一部分3048b。fet306包括栅极电极3062、栅极电介质层3064、第一扩散层3066及第二扩散层的第一部分3068b。fet308包括栅极电极3082、栅极电介质层3084、第二扩散层的第二部分3048a及第二扩散层的第二部分3068a。换句话说，fet304及308共享第二扩散层(3048a及3048b)，且fet306及308共享第二扩散层(3068a及3068b)。另外，栅极电极3042耦合到第一字线wlr0，栅极电极3062耦合到第二字线wlr1，且栅极电极3082耦合到第三字线wlp。扩散层3046及3066耦合到位线bl。根据一些实施例，扩散层3046、3066、3048a、3048b、3068a及3068b经掺杂有n型掺杂物(即，n )。
存储器单元300可经布置以形成非易失性存储器单元。非易失性存储器单元可为可熔电路。通过使用作为非导电状态中的正常晶体管的熔丝晶体管作为未编程条件的高阻抗状态且使用迫使其栅极电介质处于导电条件中的反熔丝晶体管作为如编程状态那样低的阻抗而实现可熔电路。通过将相对高电压(例如，5v)施加到熔丝晶体管的栅极以引起熔丝晶体管经编程且因此永久导电(即，反熔丝晶体管)而实现此编程状态。将反熔丝晶体管保持于导电条件中以提供编程状态。将熔丝晶体管保持于非导电条件中以提供未编程状态。耦合到可熔电路的电路产生信号以指示可熔电路的状态。此信号可接着用于实施存储器中的功能。
如操作102到112中提及，在布局设计时间期间，fet306的沟道区与特定cad层216一起放置，而fet304的沟道区未与特定cad层216一起放置，因此，fet306的阈值电压低于fet304的阈值电压。
更具体来说，在一个实施例中，fet306的栅极电介质层3064的层厚度小于fet304的栅极电介质层3044的层厚度。fet308的栅极电介质层3084的层厚度可类似于fet304的栅极电介质层3044的层厚度。应注意，栅极电介质层的层厚度是从沟道区的顶表面测量到fet的栅极电极的底表面的距离。
在另一实施例中，fet306的沟道区3070的掺杂物浓度大于fet304的沟道区3050的掺杂物浓度。fet308的沟道区的掺杂物浓度可类似于fet304的沟道区3050的掺杂物浓度。应注意，fet的沟道区可为定位于fet的第一扩散区(例如，漏极)与第二扩散区(例如，源极)之间的区。
当fet306的阈值电压低于fet304的阈值电压时，当第一字线wlr0(即，栅极电极3042)的电压电平类似于第二字线wlr1(即，栅极电极3062)的电压电平时，fet306的沟道电阻(即，晶体管的源极与漏极之间的电阻)可小于fet304的沟道电阻。此外，fet306的饱和电流可大于fet304的饱和电流。因此，当fet306的阈值电压低于fet304的阈值电压时，当fet308经编程为反熔丝晶体管时，从第三字线wlp通过fet306流动到位线bl的电流可大于从第三字线wlp通过fet304流动到位线bl的电流。
请再次参考方法100的操作116。图4是说明根据一些实施例的在编程过程期间的存储器单元400的剖面图。在编程过程期间，如果fet308经编程为反熔丝晶体管，那么fet304及306由分别施加于字线wlr0及wlr1上的正常电压电平(例如，1.8v)接通，且将高于正常电压电平的电压电平(例如，5v)施加到存储器单元400的fet308的栅极(即，字线wlp)。更具体来说，在编程过程期间，n型掺杂物404可累积在fet308的沟道区406中，且fet308的沟道区406与栅极电极408之间的电力可使fet308的栅极电介质层402击穿，使得具有电阻的导电路径形成于fet308的沟道区406与栅极电极408之间。导电路径可永久地形成于fet308的沟道区406与栅极电极408之间。换句话说，当fet308经编程为反熔丝晶体管时，电阻器可永久地形成于fet308的沟道区406与栅极电极408之间。
图5a是说明根据一些实施例的在编程过程之后的存储器单元500的剖面图。为了简洁起见，存储器单元500是在经编程为反熔丝单元之后的存储器单元400。根据一些实施例，在存储器单元500的读取操作期间，存储器单元500可简化为具有三个电阻器502、504及506的等效电路。出于阐释性目的，在图5a中还展示fet304、306及308。具有电阻r1的电阻器502是形成于fet308的沟道区406到通过fet304的位线bl之间的等效电阻器。具有电阻r2的电阻器504是形成于fet308的沟道区406到通过fet306的位线bl之间的等效电阻器。具有电阻rox的电阻器506是形成于沟道区406与字线wlp之间的导电路径的等效电阻器。当fet304接通时，可将电阻器502视为fet304的沟道电阻器(即，晶体管的源极与漏极之间的电阻器)。当fet306接通时，可将电阻器504视为fet306的沟道电阻器。如上文提及，电阻r2小于电阻r1，这是因为fet306的阈值电压低于fet304的阈值电压。
图5b是说明根据一些实施例的存储器单元500的简化电路的示意图。在图5b中，可将fet304及fet306视为两个理想开关，这是因为其沟道电阻器已分别表示为电阻器502及504。更具体来说，当fet304及fet306接通时，电阻器502的第一端子耦合到位线bl，电阻器504的第一端子耦合到位线bl，电阻器506的第一端子耦合到字线wlp，且电阻器502、504及506的第二端子彼此耦合。当fet304接通且fet306关断时，可测量位线bl与字线wlp之间的第一电阻ra(即，rox r1)。当fet304关断且fet306接通时，可测量位线bl与字线wlp之间的第二电阻rb(即，rox r2)。根据一些实施例，第二电阻rb小于第一电阻ra。
当存储器单元500在读取阶段下操作时，fet304及fet306由分别施加于字线wlr0及wlr1上的电压接通，将高电压电平vwlp(例如，1.8v)施加到字线wlp，且将低电压电平(例如，0v)施加到位线bl。因此，在读取阶段期间，且读出电流id可从字线wlp流动到位线bl，且读出电流id可由以下方程式(1)表示：
id＝vwlp/[(rox r1)//(rox r2)](1)
方程式(1)中的运算符“//”是表示倒数值的总和的倒数值的平行运算符。当fet306的电阻r2小于fet304的电阻r1时，相较于其中fet304及306的沟道电阻器是r1的对应物，读出电流id可增加。图6是说明存储器单元500的对应物600的图式。在对应物600中，fet604与fet606相同。因此，fet604的阈值电压类似于fet606的阈值电压。当fet608经编程为反熔丝晶体管时，fet604、606及608可简化为具有第一电阻器610、第二电阻器612及第三电阻器614的等效电路。在图6中展示电阻器610、612及614的连接能力且此处为了简洁起见省略详细描述。此外，电阻器610、612及614的电阻分别是r1、r1及rox。因此，在读取阶段期间，且读出电流is可从字线wlp流动到位线bl，且读出电流is可由以下方程式(2)表示：
is＝vwlp/[(rox r1)//(rox r1)](2)
方程式(2)中的运算符“//”是表示倒数值的总和的倒数值的平行运算符。相较于方程式(1)及(2)，获得本存储器单元500的读出电流id大于对应物600的读出电流is。因此，相较于对应物600，本存储器单元500的读出电流id经改进。
本发明实施例的特征中的一者是降低读取fet中的一者的阈值电压，使得读取fet的接通电流在存储器单元的读取操作期间增加。因此，在存储器单元的读取操作期间，读取电路(未展示)可容易地检测存储器单元的输出电流。此外，随着由存储器单元产生的电流增加，存储器单元与读取电路之间的电压降可不影响读取操作的有效性。
更具体来说，存储器单元的字线及/或位线的寄生电阻可引起从存储器单元到存储器单元的读取电路及/或控制电路的电压降。针对现有技术(例如，存储器单元600)，此电压降可影响读取电路的读取操作及控制电路的编程。相反地，在本发明实施例中，存储器单元的经增加输出电流可补偿由位线的寄生电阻引起的效应。因此，相较于现有技术，本存储器装置具有相对稳定编程及读取操作。
简单的说，在本实施例中，针对包括一个可编程晶体管及两个读出晶体管(1p2r)的存储器单元，读出晶体管中的一者的阈值电压经布置以低于另一读出晶体管的阈值电压。通过如此做，当存储器单元经编程为反熔丝单元时，存储器单元的读出电流可增加。
图7是根据实施例的集成电路设计及建模系统700的功能框图。集成电路设计及建模系统700包含第一计算机系统710、第二计算机系统720、网络链接存储装置730及连接第一计算机系统710、第二计算机系统720及网络链接存储装置730的网络740。在一些实施例中，省略第二计算机系统720、存储装置730及网络740中的一或多者。
在一些实施例中，将第一计算机系统710、第二计算机系统720及/或存储装置730的两者或两者以上组合到单个计算机系统中。
第一计算机系统710包含与非暂时性计算机可读存储媒体714通信地耦合的硬件处理器712，非暂时性计算机可读存储媒体714使用以下各者编码(即，存储以下各者)：经产生集成布局714a、电路设计714b、计算机程序码714c(即，一组可执行指令)及具有如本文中描述的布局图案的标准单元程序库714d。处理器712与计算机可读存储媒体714电且通信地耦合。处理器712经配置以执行编码于计算机可读存储媒体714中的所述组指令714c以便引起计算机710可用作用于基于标准单元程序库714d产生布局设计的放置及路由工具。处理器712还经配置以执行编码于计算机可读存储媒体714中的所述组指令714c以便引起计算机710执行方法100的操作102到112。
在一些实施例中，标准单元程序库714d存储于除存储媒体714之外的非暂时性存储媒体中。在一些实施例中，标准单元程序库714d存储于网络链接存储装置730或第二计算机系统720中的非暂时性存储媒体中。在此情况中，标准单元程序库714d可由处理器712通过网络存取。
在一些实施例中，处理器712是中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)及/或合适处理单元。
在一些实施例中，计算机可读存储媒体714是电子、磁性、光学、电磁、红外及/或半导体系统(或设备或装置)。例如，计算机可读存储媒体714包含半导体或固态存储器、磁带、可抽换式计算机磁盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘及/或光盘。在使用光盘的一些实施例中，计算机可读存储媒体714包含光盘-只读存储器(cd-rom)、光盘-读取/写入(cd-r/w)及/或数字视频光磁(dvd)。
在至少一些实施例中，计算机系统710包含输入/输出接口716及显示单元717。输入/输出接口716耦合到控制器712且允许电路设计者操纵第一计算机系统710。在至少一些实施例中，显示单元717以实时方式显示执行放置及路由工具714a的状态且提供图形用户接口(gui)。在至少一些实施例中，输入/输出接口716及显示器717允许操作者以交互式方式操作计算机系统710。
应注意，上文的实施例中提及的术语“金属”仅是示范性导电材料，且此并非本发明实施例的限制。术语“金属”可为任何导电材料。
根据一些实施例，提供一种存储器单元。所述存储器单元包括第一晶体管、第二晶体管及第三晶体管。所述第一晶体管具有耦合到位线的第一扩散区及耦合到第一字线的第一栅极电极。所述第二晶体管具有耦合到所述位线的第二扩散区及耦合到第二字线的第二栅极电极。所述第三晶体管具有耦合到所述第一晶体管的第四扩散区的第三扩散区、耦合到所述第二晶体管的第六扩散区的第五扩散区及耦合到第三字线的第三栅极电极。所述第一晶体管经布置以具有第一阈值电压，所述第二晶体管经布置以具有第二阈值电压，且所述第二阈值电压不同于所述第一阈值电压。
根据一些实施例，提供存储器单元的布局。存储器单元的所述布局包括半导体衬底、有源区、第一导电线、第二导电线、第三导电线及特定计算机辅助设计(cad)层。所述有源区放置于所述半导体衬底上。所述第一导电线放置于所述有源区的第一部分上方以形成第一晶体管。所述第二导电线放置于所述有源区的第二部分上方以形成第二晶体管。所述第三导电线放置于所述有源区的第三部分上方以形成第三晶体管。所述第二晶体管的所述阈值电压不同于所述第一晶体管的所述阈值电压。
根据一些实施例，提供一种形成存储器单元的方法。所述方法包括：提供半导体衬底；在所述半导体衬底的有源区的第一部分上形成具有第一阈值电压的第一晶体管；在所述有源区的第二部分上形成具有第二阈值电压的第二晶体管，其中所述第二阈值电压不同于所述第一阈值电压；在所述有源区的第三部分上形成第三晶体管；将所述第一晶体管的第一扩散区及所述第二晶体管的第一扩散区耦合到所述存储器单元的位线；及将所述第一晶体管的第一栅极电极、所述第二晶体管的第二栅极电极及所述第三晶体管的第三栅极电极分别耦合到所述存储器单元的第一字线、第二字线及第三字线；其中所述第一晶体管的第二扩散区耦合到所述第三晶体管的第一扩散区，且所述第二晶体管的第二扩散区耦合到所述第三晶体管的第二扩散区。
上文概述若干实施例的特征，使得所属领域的技术人员可更好地理解本揭示的方面。所属领域的技术人员应了解，其可容易使用本揭示作为用于设计或修改用于实行相同目的及/或实现本文中介绍的实施例的相同优点的其它过程及结构的基础。所属领域的技术人员还应意识到此类等效构造不脱离本揭示的精神及范围且其可在本文中做出各种改变、替代及更改而不脱离本揭示的精神及范围。
符号说明
100:方法
102:操作
104:操作
106:操作
108:操作
110:操作
112:操作
114:操作
116:操作
200:布局
202:半导体衬底
204:有源区
204a:部分
204b:部分
204c:部分
208a到208f:导电线/多晶硅线
210a到210c:导电线/金属线
212:第一存储器单元
214:第二存储器单元
216:特定计算机辅助设计(cad)层
218:特定计算机辅助设计(cad)层
220a到220g:通路结构
300:存储器单元
302:半导体衬底
304:第一场效应晶体管(fet)
306:第二场效应晶体管(fet)
308:第三场效应晶体管(fet)
400:存储器单元
402:电介质层
404:n型掺杂物
406:沟道区
408:栅极电极
500:存储器单元
502:电阻器
504:电阻器
506:电阻器
600:对应物
604:场效应晶体管(fet)
606:场效应晶体管(fet)
608:场效应晶体管(fet)
3042:栅极电极
3044:栅极电介质层
3046:第一扩散层
3048a:第二扩散层的第二部分
3048b:第二扩散层的第一部分
3050:沟道区
3062:栅极电极
3064:栅极电介质层
3066:第一扩散层
3068a:第二扩散层的第二部分
3068b:第二扩散层的第一部分
3070:沟道区
3082:栅极电极
3084:栅极电介质层
bl:位线
mnp0:编程场效应晶体管(fet)
mnp1:编程场效应晶体管(fet)
mnr0:第一读取场效应晶体管(fet)
mnr1:第二读取场效应晶体管(fet)
mnr2:第一读取场效应晶体管(fet)
mnr3:第二读取场效应晶体管(fet)
wlp:字线
wlp0:字线
wlp1:字线
wlr0:字线
wlr1:字线
wlr2:字线
wlr3:字线。
1.一种存储器单元，其包括：
第一晶体管，其具有耦合到位线的第一扩散区及耦合到第一字线的第一栅极电极；
第二晶体管，其具有耦合到所述位线的第二扩散区及耦合到第二字线的第二栅极电极；及
第三晶体管，其具有耦合到所述第一晶体管的第四扩散区的第三扩散区、耦合到所述第二晶体管的第六扩散区的第五扩散区及耦合到第三字线的第三栅极电极；
其中所述第一晶体管经布置以具有第一阈值电压，所述第二晶体管经布置以具有第二阈值电压，且所述第二阈值电压不同于所述第一阈值电压。
技术总结