本申请涉及显示技术领域，尤其涉及一种硅基微显示器及其驱动电路。
背景技术：
硅基微显示器是一种基于硅半导体技术的、自身物理尺寸小、通过光学放大形成大视场的特殊显示器。现有的硅基微显示器通常包括驱动电路和发光器件，其中驱动电路通常包括由多种颜色像素组成的像素阵列以及用于驱动像素阵列的一个行驱动电路和一个列驱动电路，采用统一的行驱动电路和列驱动电路来实现对像素阵列的驱动，驱动能力较差，电路设计较为复杂，成本较高。
技术实现要素：
本申请实施例提供一种硅基微显示器及其驱动电路，能够解决现有技术存在的电路设计复杂的技术问题。
第一方面，本申请实施例提供一种硅基微显示器的驱动电路，包括：
信号接口、数据分离模块、行驱动电路、多个列驱动电路，以及与多个列驱动电路数量相同的多个单色像素阵列；每个单色像素阵列包括多个用于驱动一种单色子像素且呈阵列排布的像素电路；
数据分离模块的输入端和行驱动电路的输入端均与信号接口电连接，数据分离模块的输出端分别与多个列驱动电路电连接，行驱动电路的输出端与多个单色像素阵列的扫描线分别电连接，每个列驱动电路的输出端与对应的一个单色像素阵列的数据线电连接；
信号接口用于：接收时序控制信号和目标视频的第一视频数据；
数据分离模块用于：提取第一视频数据中的多个颜色分量，生成各颜色分量的列像素数据，并分别向多个列驱动电路传输多个列像素数据；
行驱动电路用于：根据时序控制信号生成行驱动信号，并通过扫描线向多个单色像素阵列发送行驱动信号；
列驱动电路用于：根据时序控制信号通过数据线向对应的一个单色像素阵列传输列像素数据。
第二方面，本申请实施例提供了一种硅基微显示器，包括：发光器件以及本申请实施例第一方面提供的硅基微显示器的驱动电路；
驱动电路中的多个单色像素阵列分布于多个单色显示区域，每个单色像素阵列与一种颜色的发光器件电连接，用于驱动该颜色的发光器件发光
本申请实施例提供的电源模块和主板，能够至少实现如下有益效果：
本申请实施例提供的硅基微显示器及其驱动电路，设置有数据分离模块、对应的多个列驱动电路和多个单色像素阵列，本申请实施例通过数据分离模块的分离作用，可将视频数据转换不同的颜色分量的列像素数据并输出至不同的列驱动电路，进而通过不同的列驱动电路来驱动不同的单色像素阵列，可有效地提高对像素阵列的驱动能力，并降低电路设计的难度，降低成本。
附图说明
通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。
图1为本申请实施例提供的一种硅基微显示器的结构框架示意图；
图2为本申请实施例提供的另一种硅基微显示器的结构框架示意图；
图3为本申请实施例提供的硅基微显示器的第一种驱动电路的结构框架示意图；
图4为本申请实施例中针对不同单色像素阵列的驱动信号的时序示意图；
图5为本申请实施例提供的硅基微显示器的第二种驱动电路的结构框架示意图；
图6为本申请实施例提供的硅基微显示器的第三种驱动电路的结构框架示意图；
图7为本申请实施例提供的硅基微显示器的第四种驱动电路的结构框架示意图；
图8为本申请实施例中对不同单色像素阵列中的像素电路进行扫描的扫描时序示意图；
图9为本申请实施例中对同一单色像素阵列中不同行的像素电路进行扫描的扫描时序示意图；
图10为本申请实施例提供的硅基微显示器的第五种驱动电路的结构框架示意图；
图11为本申请实施例提供的硅基微显示器的第六种驱动电路的结构框架示意图；
图12为本申请实施例提供的硅基微显示器的第七种驱动电路的结构框架示意图；
图13为本申请实施例中移位寄存器组、比较器阵列和数字开关阵列的结构框架以及连接关系示意图；
图14为本申请实施例提供的硅基微显示器的第八种驱动电路的结构框架示意图；
图15为本申请实施例中的一种行关断信号的时序示意图；
图16为本申请实施例中的另一种行关断信号的时序示意图；
图17为本申请实施例提供的硅基微显示器的第九种驱动电路的结构框架示意图；
图18为本申请实施例中的时钟树的架构示意图；
图19为本申请实施例中并行移位寄存器组的结构框架示意图；
图20为本申请实施例中移位使能信号、数据锁存信号、列驱动器信号以及行驱动信号的时序示意图。
具体实施方式
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
首先对本申请涉及的几个名词进行介绍和解释：
乒乓操作是fpga开发中的一种数据缓冲优化设计技术，可以看成是另一种形式的流水线技术，输入的数据流在通过“输入数据流选择单元”时，时间等分地将数据流分配到两个数据缓冲模块内，数据缓冲模块可以是fpga(field-programmablegatearray，现场可编程门阵列)中的任何存储模块，如双口ram(randomaccessmemory，随即存储器)、单口ram和fifo(firstinputfirstoutput，先进先出)等。
建立时间(tsu：setuptime)：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被稳定的打入触发器，tsu就是指这个最小的稳定时间。
保持时间(th：holdtime)：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被稳定的打入触发器，th就是指这个最小的保持时间。
为了解决现有技术问题，本申请实施例提供了一种电源模块和主板。下面以具体实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。
本申请实施例提供了一种硅基微显示器，如图1所示，包括：发光器件(图1中未示出)以及硅基微显示器的驱动电路。硅基微显示器的驱动电路中的多个单色像素阵列110分布于多个单色显示区域(如图1所示的红色显示、绿色显示区域和蓝色显示区域)，每个单色像素阵列110与一种颜色的发光器件电连接，用于驱动该颜色的发光器件发光。
在一个示例中，本申请实施例提供的硅基微显示器还可以包括：至少一个公共电极；当硅基微显示器包括一个公共电极时，多个单色像素阵列110均与该公共电极电连接；当硅基微显示器包括两个以上公共电极时，每个单色像素阵列110与对应的一个公共电极电连接。
在一个具体示例中，若单色像素阵列110和公共电极的数量相同，则单色像素阵列110和公共电极可一一对应连接；若公共电极的数量小于单色像素阵列110的数量，部分单色像素阵列110连接至同一个公共电极。两个以上公共电极的设置有利于分别调节各像素阵列的电压或电流。
在一个示例中，像素阵列的电压或电流可通过如下方式调节：调节像素阵列中每个像素电路的驱动晶体管的栅极电压，进而可调节驱动晶体管的输出电流，该输出电流驱动发光器件发光，从而达到调节发光器件发光亮度的目的。
本申请实施例的发光器件可以是有机电致发光器件、半导体发光器件或液晶显示器件。
在一个示例中，如图2所示，本申请实施例提供的硅基微显示器还可以包括：时序控制器。
时序控制器的输入端接入目标视频的第一视频数据，时序控制器的输出端与驱动电路中的信号接口120电连接；时序控制器用于根据第一视频数据生成针对视频数据的时序控制信号，并输出第一视频数据和时序控制信号。第一视频数据为根据目标视频各帧图像的像素点输入时序控制器的视频数据，该视频数据中包括目标视频各帧图像的图像数据。
在一个示例中，时序控制器还用于在时序控制信号包括行关断信号且行关断信号的有效电平的时间小于预设值时，增加第一视频数据的幅值，得到第二视频数据并输出。
在一个示例中，如图2所示，时序控制器可以包括：依次电连接的图像处理模块210、帧缓存控制器220和扫描电路230。图像处理模块210、帧缓存控制器220和扫描电路230可集成于一个asic(applicationspecificintegratedcircuit，专用集成电路)或一个fpga(field-programmablegatearray，现场可编程门阵列)内。
图像处理模块210的输入端作为时序控制器的输入端，接入目标视频的第一视频数据，图像处理模块210的输入端可以包括以下任意一种接口：rgb(红绿蓝)、mipi(mobileindustryprocessorinterface，移动产业处理器接口、hdmi(highdefinitionmultimediainterface，高清多媒体接口)、vga(videographicsarraycable，一种d型接口)、av(复合视频接口)、dvi(digitalvisualinterface，数字视频接口)、lvds(lowvoltagedifferentialsignaling，低压差分信号)、mini-lvds(微型低压差分信号)，dp(displayport，显示接口)/edp(emeddeddisplaypot，嵌入式显示接口)接口；图像处理的输出端与帧缓存控制器220的输入端电连接；帧缓存控制器220的第一输出端与扫描电路230的输入端电连接，第二输出端与帧缓存电连接；扫描电路230的输出端与硅基微显示器的驱动电路电连接。
图像处理模块210可对第一视频数据中的各图像数据进行以下至少一项图像预处理：图像的大小调整、亮度调整、对比度调整、伽玛校正等，使第一视频数据满足特定需求。
帧缓存控制器220可将图像预处理后的图像数据按位平面方式通过第一输出端输出至帧缓存，还可按位平面方式读取帧缓存中的图像数据并通过第二输出端将读取的图像数据输出至扫描电路230；帧缓存可按位平面存储接收到的图像数据。
扫描电路230可接收帧缓存控制器220输出的图像数据，帧缓存控制顺的输出和位平面扫描电路230的接收可以是乒乓操作。
在一个示例中，当帧缓存有多个且帧缓存控制器220在将图像数据存入其中一个帧缓存的时候，扫描电路230可通过帧缓存控制器220读取另一个帧缓存，从而提高带宽速度。
在一个示例中，例如数字驱动方式下，扫描电路230可以包括位平面扫描电路。
位平面扫描电路在获取到图像数据后，可将图像数据分成不同颜色分量的三路位平面信号向硅基微显示器的驱动电路传输，图像数据中的每一个像素数据都可被分解为不同颜色分量三路数据，每一路数据都可按位平面方式依次被传输，传输方式可以是ttl(transistortransistorlogic，晶体管-晶体管逻辑)电平的方式或低压差分对的方式。位平面扫描电路输出的三路位平面信号，可以分别通过三路传输线路向硅基微显示器的驱动电路传输，也可以以混合位平面信号的形式通过如图2所示的一路传输线路向硅基微显示器的驱动电路传输，以提高传输效率。
本申请实施例中的不同颜色分量可以根据以下几种颜色模式中的至少一种确定：rgb(分别表示红色绿色蓝色)、cmyk(分别表示青色品红色黄色黑色)、yuv(y表示明亮度，uv表示色度)。后文中将主要以rgb为例进行说明。
在一个示例中，位平面扫描电路还可根据获取到的图像数据生成时序控制信号向硅基微显示器的驱动电路传输，时序控制信号可按位平面的方式被传输，传输方式可以是ttl电平的方式或低压差分对的方式。
在另一个示例中，例如模拟驱动方式下或数模混合驱动方式下，扫描电路230可以包括数模扫描控制器。
帧缓存控制器220输出的图像数据经数模扫描控制器处理后，可输出高频率的模拟驱动信号至硅基微显示器的驱动电路，以提高对像素的扫描速率。
在一个示例中，时序控制器可以不包括图像处理模块210，即无需进行图像预处理。
在一个示例中，扫描电路230可以包括状态机，该状态机可对位平面中的r、b、g数据采用了同样的时序操作，以使这些数据时序同步。该时序操作包括通过帧缓存控制器220将数据从帧缓存中逐个读出，读出顺序可以是逐行逐列也可以是随机读出。在另一个示例，状态机在按逐行逐列或随机读出方式读取r、g、b数据时，同一个像素的r、g、b数据被配置为同一个时刻被读出。
本申请实施例中的帧缓存可以是sram(staticrandom-accessmemory，静态随机存取存储器)、sdram(synchronousdynamicrandom-accessmemory，同步动态随机存取内存)、ddrsdram(doubledataratememorysdram，双倍速率同步动态随机存取内存)中的任意一种。在一个示例中，若帧缓存为sram，可将该sram集成在fpga或者asic内，若帧缓存为sdram或ddr，可将该sdram或ddr设置在独立的芯片中。
本申请实施例提供了一种硅基微显示器的驱动电路，如图3所示，该驱动电路包括：信号接口120、数据分离模块130、行驱动电路140、多个列驱动电路150，以及与多个列驱动电路150数量相同的多个单色像素阵列110；每个单色像素阵列110包括多个用于驱动一种单色子像素且呈阵列排布的像素电路。
数据分离模块130的输入端和行驱动电路140的输入端均与信号接口120电连接，数据分离模块130的输出端分别与多个列驱动电路150电连接，行驱动电路140的输出端与多个单色像素阵列110的扫描线分别电连接，每个列驱动电路150的输出端与对应的一个单色像素阵列110的数据线电连接。
信号接口120用于：接收时序控制信号和目标视频的第一视频数据；数据分离模块130用于：提取第一视频数据中的多个颜色分量，生成各颜色分量的列像素数据，并分别向多个列驱动电路150传输多个列像素数据；行驱动电路140用于：根据时序控制信号生成行驱动信号，并通过扫描线向多个单色像素阵列110发送行驱动信号；列驱动电路150用于：根据时序控制信号通过数据线向对应的一个单色像素阵列110传输列像素数据。
在一个示例中，数据分离模块130接收的第一视频数据可以是由位平面扫描电路输出的位平面信号或数模扫描控制器输出的模拟驱动信号。
在一个示例中，信号接口120、行驱动电路140、列驱动电路150和单色像素阵列110集成于同一单晶硅衬底；各单色像素阵列110平铺于单晶硅衬底，且相邻两个单色像素阵列110之间留有间隙。单晶硅衬底可使得硅基微显示器的驱动电路的集成度更高，相邻两个单色像素阵列110之间留有间隙，便于制作发光器件。
在一个示例中，各单色像素阵列110的顶电极、各金属层以及半导体器件层等，可以采用相同的半导体工艺制程，一次性制作于单晶硅衬底上。
在一个示例中，相邻两个单色像素阵列110之间留有不小于1个像素的间隙，以为制作发光器件留下足够的空间，例如发光器件为led的情况。在另一个具示例中，相邻两个单色像素阵列110之间留有不小于10个像素的间隙，以为制作发光器件留下足够的空间，例如发光器件为oled的情况。
在一个示例中，本申请实施例中的信号接口120可以包括视频信号接口120和时序信号接口120，视频信号接口120可用于接收目标视频的第一视频数据，时序接口可用于接收时序控制信号。视频信号接口120接收的第一视频数据可以是目标视频的原始视频数据，也可以是目标视频的原始视频数据经时序控制器进行图像预处理并按位平面发送的视频数据。
在一个示例中，本申请实施例中的视频信号接口120可以是兼容视频信号的模拟电路，例如以下任意一种接口：rgb、mipi、hdmi、vga、av、dvi、lvds、mini-lvds，dp/edp。
在一个示例中，数据分离模块130输出的多个列像素数据的时序相同，各单色像素阵列110中同一阵列位置的像素电路输出的驱动信号的时序相同，从而可实现在同一时间驱动同一像素点的不同颜色的发光器件，使同一像素点的不同颜色的发光器件同步发光。
以图3所示的驱动电路为例，若红色像素阵列、绿色像素阵列和蓝色像素阵列中各子像素点均为像素点p0至pn、l0至lm的子像素点，对于同一像素点所包括的红色子像素点、绿色子像素点和蓝色子像素点在各自像素阵列中的位置一致(例如均为第i行第j列)，则针对红色像素阵列、绿色像素阵列和蓝色像素阵列的驱动信号的时序相同，均为由p0至pn，由l0至lm，三个像素阵列中对应位置的子像素点同时点亮或熄灭，如图4所示。
在一个示例中，多个列像素数据由数据分离模块130传输至多个列驱动电路150的延迟时间相等，且每个列像素数据由数据分离模块130传输至对应的一个列驱动电路150时信号的衰减幅度小于或等于预设的衰减幅度阈值。
在一个示例中，衰减幅度阈值可根据实际需求或经验值预先设置，例如将一个不影响电路正常功能为数值设置为衰减幅度阈值，在一个具体示例中，衰减幅度阈值可设置为30％，使衰减后的信号幅值(该信号的最高电压)不不低于衰减后的信号幅值的70％。
在一个示例中，可通过调整数据分离模块130与多个列驱动电路150之间的走线方式、器件类型以及电路寄生参数等至少一种方式，使数据分离模块130与多个列驱动电路150之间实现以下至少一种效果：走线长度相等、器件类型相同以及电路寄生参数相等，来实现多个列像素数据由数据分离模块130传输至多个列驱动电路150的延迟时间相等；可通过减少数据分离模块130与每个列驱动电路150之间干扰，来减少每个列像素数据由数据分离模块130至对应的一个列驱动电路150之间的信号衰减，以达到信号无衰减的目的。
在一个示例中，数据分离模块130包括：解码单元和信号处理单元。
解码单元用于对第一视频数据进行解码，分离出不同颜色分量的列像素数据(如图3所示的红色列像素数据red_data、绿色列像素数据green_data和蓝色列像素数据blue_data)。
当第一视频数据为位平面扫描电路输出的位平面信号(数字信号)时，第二信号处理单元用于对基于该位平面信号分离出的列像素数据(此时为数字信号)进行波形整形、数据分组、并串转换(即并行数据转换为串行数据)中的至少一种信号处理。
当第一视频数据为数模扫描控制器输出的模拟驱动信号时，信号处理单元用于对基于该模拟驱动信号分离出的列像素数据(此时为模拟信号)进行增益，例如对不同颜色的列像素数据进行不同的增益；
经数据分离模块130分离出的每个颜色分量的列像素数据的数据位宽均可以是分离前的第一视频数据的数据位宽的1/3。
在另一个示例中，第一视频数据还可以是数字信号，此时，数据分离模块可以包括解码单元和第二信号处理单元；解码单元用于对第一视频数据进行解码，分离出不同颜色分量的列像素数据(此时为数字信号)；第二信号处理单元，用于对解码单元输出的列像素数据进行波形整形、数据分组、并串转换(即并行数据转换为串行数据)中的至少一种信号处理。
在一个示例中，解码单元具体用于：通过信号接口120获取第一视频数据；确定每个第一视频数据中每个像素位置的多个颜色分量的发光器件的亮度值；针对每个像素位置对应的一个颜色分量的发光器件，根据每一像素位置的该颜色分量的亮度值确定该颜色分别的发光器件的数据参数(例如占空比、电流强度、电压强度中的至少一个)；根据同一列像素的同一颜色分量的发光器件的数据参数，生成该列像素的列像素数据。
在一个示例中，可通过以下方式对分离出的列像素数据进行增益：根据人眼对各通道的颜色的敏感程度来确定各颜色分量的加权权重，进而根据确定出的加权权重对各颜色分量的列像素数据进行增益，以实现对不同颜色分量的列像素数据的补偿，提高图像质量。在一个示例中，对于r、g、b三种颜色分量的像素数据，当补偿至r:g:b＝2:1:4时，能够较好地保证图像质量，其它类型的颜色分量的像素数据同理。
在上述示例中，通过波形整形可保持所传输的信号的质量，减少传输过程中的衰减，以使信号正确传输到目标节点。
在上述示例中，可通过以下方式进行数据分组：将一定位宽(例如16位、32位、64位中的任意一种位宽)的列像素数据作为一组。
在一个示例中，行驱动电路140的数量为至少一个；当行驱动电路140的数量为一个时，多个单色像素阵列110均与行驱动电路140电连接，如图3所示；当行驱动电路140的数量为两个以上时，每个单色像素阵列110与对应的一个行驱动电路140电连接，如图5所示。
在一个具体示例中，如图5所示，若单色像素阵列110和行驱动电路140的数量相同，则单色像素阵列110和行驱动电路140可一一对应连接；若行驱动电路140的数量小于单色像素阵列110的数量，部分单色像素阵列110连接至同一个行驱动电路140。两个以上行驱动电路140的设置可分别产生行驱动信号以驱动不同的单色像素阵列110，从而可增加对每一行像素电路的驱动能力。
在一个示例中，每个单色像素阵列110中像素电路的分布可以是如图6或图7所示的3行3列的像素电路的阵列，每个像素电路均连接一个发光二极管(作为发光器件)，发光二极管的负极与公共电极电连接，公共电极可以是如图6所示的一个共用的公共电极，也可以是如图7所示的三个公共电极。图6和图7仅示出3行3列的情形作为示例，实际的单色像素阵列110可以包括更多的像素电路，对应的，也可以包括更多的公共电极。
参照如图6或图7所示的示例，本申请实施例提供的硅基微显示器的驱动电路的工作原理如下：
信号接口120将输入的视频信号分为s个单色像素数据(图6和图7中s为3)，分别连接至s个列驱动电路150，每个列驱动电路150都包含了将单色像素数据转变为列驱动信号的功能，行驱动电路140用于产生行驱动信号，不同的单色显示区域可以共用行驱动信号。行驱动信号用于选择某一个具体的行，当行打开(电平有效)时，该行的像素电路将列驱动信号上的数据锁存到电路中，在一个具体的示例中，可以存储到像素电路中的电容(可以是单电容或多电容的形式)上或存储到像素电路中的锁存器(可以是sram结构的锁存器)中，像素电路输出的信号可驱动发光二极管发光。
参照图6或图7所示的示例，对于不同单色像素阵列110中的各像素电路，可按照如图8所示扫描时序进行扫描，即各单色像素阵列110的扫描时序相同，高电平对应发光二极管的发光时间，低电平对应发光二极管的消隐时间；对于同一单色像素阵列110中的各行像素电路，可按照如图9所示的扫描时序进行扫描，即各行可采用不同的扫描时序进行扫描，例如，对第一行像素电路可采用电压或电流的占空比灰度调制的方式扫描，对第二行像素电路可采用电压或电流的幅值调制的方式扫描，对第三行和第四行可采用混合调制(同时包括占空比灰度调制和幅值调制)的方式扫描。
关于混合调制方式，在一个示例中，若需要rgb像素发出0-255共256个等级的光时，可采用32个不同的电压值结合8个不同的占空比来实现。
在一个可选的实施方式中，如图10所示，每个列驱动电路150包括：移位寄存器、采样保持电路和数模转换电路。
移位寄存器的输入端与信号接口120电连接，移位寄存器的输出端与采样保持电路的第一输入端电连接；移位寄存器用于根据时序控制信号生成移位信号并输出。
数模转换电路的输入端与数据分离模块130的输出端电连接，数模转换电路输出端与采样保持电路的第二输入端电连接；数模转换电路用于对列像素数据进行数模转换并输出。
采样保持电路的输出端与对应的一个单色像素阵列110的数据线电连接；采样保持电路用于在移位寄存器输出的移位信号有效时对数模转换电路输出的数据进行采样并保持，在对应的一行像素电路打开时输出将列像素数据至像素电路。
在另一个可选的实施方式中，如图11所示，每个列驱动电路150包括：移位寄存器、电平转换电路、采样保持电路和数模转换电路。
移位寄存器的输入端与信号接口120电连接，移位寄存器的输出端与电平转换电路的输出端电连接；移位寄存器用于根据时序控制信号生成移位信号并输出。
电平转换电路的输出端与采样保持电路的第一输入端电连接；电平转换电路用于将移位寄存器输出的移位信号转换为采样保持电路可接收的电平并输出。
数模转换电路的输入端与数据分离模块130的输出端电连接，数模转换电路输出端与采样保持电路的第二输入端电连接；数模转换电路用于对列像素数据进行数模转换并输出。
采样保持电路的输出端与对应的一个单色像素阵列110的数据线电连接，采样保持电路用于在电平转换电路输出的移位信号有效时对数模转换电路输出的列像素数据进行采样并保持，在对应的一行像素电路打开时将列像素数据输出至像素电路。
本实施方式相对于如图10所示的实施方式，增加了电平转换电路，以实现电平转换，从而满足采样保持电路的运行需求。
在一个示例中，如图10和图11所示，当信号接口120包括时序信号接口120和视频信号接口120时，移位寄存器的输入端与时序信号接口120电连接，数据分离模块130的输入端与视频信号接口120电连接。
在一个示例中，在如图10和图11所示的实施方式中，各列驱动电路150中的移位寄存器输出的移位信号对应相同的像素位置；
各列驱动电路150中的采样保持电路同时对同一像素位置的各列像素数据进行采样和保持。
在一个示例中，如图10和图11所示的各列驱动电路150中的移位寄存器可同时工作，并根据时序控制信号生成相同的移位信号，即各移位寄存器输出的移位信号均在相同位置上，各移位寄存器可同时从左向右或从右向左移动，进而也可以各列驱动电路150中的采样保持电路同时工作。
在一个示例中，采样保持电路可包括与单色像素阵列110列数相同的多个采样保持模块，每个列驱动电路150中的移位寄存器每次只输出一个数据有效信号作为有效的移位信号，该信号可使采样保持电路中的某一个采样保持模块开始工作，即开始对数模转换电路输出的数据进行采样和保持。
在一个示例中，上述移位寄存器可以采用串行移位的顺序输出移位信号，从而使各采样保持模块依次开始工作，使对应的单色像素阵列110中各像素列的像素数据依次被采样和保持。
在一个示例中，采样保持电路还可以包括列驱动器，采样保持模块可数模转换电路转换并输出的单色像素数据采样并保持列驱动器中，当行驱动电路140开始各单色像素阵列110的某个像素行时，列驱动器可将对应的单色像素数据输出至该像素行；各列驱动电路150中的列驱动器可同时对所连接的单色像素阵列110的该像素行输出对应的单色像素数据，从而减小外部光学器件合色形成的色散；不同采样保持模块所采样的像素数据可依次被列驱动器输出。
本申请实施例可反复执行上述的扫描方式，以实现逐行扫描，完成一帧数据的扫描，从而使各单色显示区域的扫描行帧和帧频均保持相同。
在一个可选的实施方式中，如图12所示，每个列驱动电路150包括：移位寄存器组、比较器阵列、数字开关阵列、循环计数器和数模转换电路；
移位寄存器组的输入端与数据分离模块130电连接，移位寄存器组的输出端与比较器阵列的输入端电连接；移位寄存器组用于接收数据分离模块130输出的列像素数据，并基于移位信号依次向比较器阵列输出各列像素修对应的列像素数据。
循环计数器的输入端与信号接口120电连接，循环计数器的输出端与数模转换电路的输入端、比较器阵列的输入端分别电连接；循环计数器用于根据信号接口120输出的时序控制信号进行计数并输出计数值。
比较器阵列的输出端与数字开关阵列的第一输入端电连接；比较器阵列用于接收移位寄存器组输出的列像素数据，比较该列像素数据和循环计数器输出的计数值，根据比较结果输出开关控制信号，并输出列像素数据；开关控制信号用于控制数字开关阵列的导通和关断。
数模转换电路的输出端与数字开关阵列的第二输入端电连接；数模转换电路用于对计数值进行数模转换，并输出转换后的模拟电压。
数字开关阵列的输出端与对应的一个单色像素阵列110的数据线电连接；数字开关阵列用于在导通以及对应的一行像素电路打开时输出数模转换电路输出的模拟电压至像素电路。
参照图13，本申请实施例中的移位寄存器组中多个移位寄存器，比较器阵列包括多个比较器，数字开关阵列包括多个数字开关，移位寄存器、比较器和数字开关的数量相同，也与输出至像素电路的数据线的数量相同，移位寄存器组中的中移位寄存器的输出端与比较器阵列中的各比较器的输入端一一对应连接，比较器阵列中的各比较器的输出端与数字开关阵列中的各数字开关的第一输入端一一对应连接，每个数字开关的输出端连接一条数据线。
在一个示例中，当比较器的比较结果为真(1)时，比较器可输出控制数字开关导通的开关控制信号，使该比较器所连接的一个数字开关导通；当比较器的比较结果为假(0)时，比较器可输出控制数字开关关断的开关控制信号，使该比较器所连接的一个数字开关关断。
在另一个可选的实施方式中，如图14所示，每个列驱动电路150还包括：移位寄存器组、锁存器阵列、比较器阵列、电平转换电路、数字开关阵列、循环计数器和数模转换电路。
移位寄存器组的输入端与数据分离模块130的输出端电连接，移位寄存器组的输出端与锁存器阵列的输入端电连接；移位寄存器组的用于接收数据分离模块130输出的列像素数据，并基于移位信号依次向锁存器阵列输出各列素对应的列像素数据。
锁存器阵列的输出端与比较器阵列的输入端电连接；锁存器阵列用于在移位寄存器组移位时接收并保存移位前移位寄存器组的数据。
循环计数器的输入端与信号接口120电连接，循环计数器的输出端与数模转换电路的输入端、比较器阵列的输入端分别电连接；循环计数器用于根据信号接口120输出的时序控制信号进行计数并输出计数值。
比较器阵列的输出端与电平转换阵列的输入端电连接；比较器阵列用于获取锁存器保存的列像素数据，比较该列像素数据和计数值，根据比较结果输出开关控制信号，并输出列像素数据；开关控制信号用于控制数字开关阵列的导通和关断。
电平转换阵列的输出端与数字开关阵列的第一输入端电连接；电平转换阵列用于将比较器阵列输出的开关控制信号和列像素数据转换为数字开关阵列可接收的电平并输出。
数模转换电路的输出端与数字开关阵列的第二输入端电连接，数模转换电路用于对计数值进行数模转换，并输出转换后的模拟电压。
数字开关阵列的输出端与对应的一个单色像素阵列110的数据线电连接；数字开关阵列用于在导通以及对应的一行像素电路打开时输出数模转换电路输出的模拟电压至像素电路。
本实施方式相较于如图12所示的实施方式，增加了锁存器阵列，可在移位寄存器组中的移位寄存器进行第m 1行像素数据的移位时保存第m行的像素数据行，以实现流水操作，提升性能。
在一个示例中，如图12和图13所示，当信号接口120包括时序信号接口120和视频信号接口120时，移位寄存器的输入端与时序信号接口120电连接，数据分离模块130的输入端与视频信号接口120电连接。
在一个示例中，本申请实施例中的循环计数器可以自0计数至最大值，然后再从最大值计数至0，其中最大值可以根据实际需求设置。
在一个示例中，每个循环计数器中均可存储对应的单色像素的计数步长，每个循环计数器的步长均可以根据实际需求调整，调整方式可以是以下三种方式中的任意一种：
方式一，根据循环计数器中的存储器进行调整。
方式二，获取时序控制器输出的计数步长，可通过时序信号接口120获取时序控制器输出的计数步长。时序控制器中包含了伽码校正模块，伽码校正模块的输入为线性阵列，输出为伽码校正数据的步长，因此，时序控制器每次计数时会给出计数步长。
方式三，通过拟合算法事先拟合出计数步长与输入的关系，然后通过逻辑算法电路根据该关系确定计数步长。
移位寄存器组、比较器阵列和数字开关阵列的具体结构以及连接方式可参照前面的介绍以及如图13所示的结构框架。本申请实施例中的锁存器阵列包括多个锁存器，电平转换阵列包括多个电平转换电路，锁存器的数量和移位寄存器的数量相同，移位寄存器组中的各移位寄存器的输出端与锁存器阵列中的各锁存器的输入端一一对应连接，锁存器阵列中的各锁存器的输出端与比较器阵列中的各比较器的输入端一一对应连接，比较器阵列中的各比较器的输出端与电平转换阵列中的各电平转换电路的输入端一一对应连接，电平转换阵列中的各电平转换电路的输出端与数字开关阵列中的各数字开关的第一输入端一一对应连接，每个数字开关连接一条数据线。
在一个示例中，如图12和图14所示的各列驱动电路150中的移位寄存器组可同时针对同一像素位置输出移位信号，各循环计数器可同时针对同一像素位置进行计数，进而各列驱动电路150中的比较器阵列可同时针对同一像素位置进行比较，各数模转换电路可同时针对同一像素位置进行数模转换，进而各数字开关阵列可同时针对同一像素位置输出单色像素数据，从而使同一像素位置的不同颜色的发光器件同时被点亮，从而减小外部光学器件合色形成的色散。
在如图12或图14的示例中，数模转换电路包括数模转换器和驱动器，数模转换器的输入端与循环计数器的输出端电连接，数模转换器的输出端与驱动器的输入端电连接，驱动器的输出与数字开关阵列中的每个开关电连接，驱动器可用于根据数模转换器的输出驱动数字开关阵列中的开关。
在一个示例中，由于不同颜色的发光器件的发光特性通常不同，因此针对不同的发光器件，可采用不同(例如位宽不同或计数规则不同)的循环计数器和不同(例如位宽不同)的数模转换器，以实现对不同的颜色分量的伽玛校正，从而提色饱和度和显色指数，伽玛校正的具体实现方式可根据实际需求确定。
在一个示例中，数据分离模块包括插值电路，用于对输入的视频数据进行插值处理以提高视频数据的位数，例如由输入的8位插值到10-12比特，该比特位数可等于循环计数器的位数和数模转换器的输入位数，从而可将伽玛校正扩大到10-12比特。当循环计数器的步长为1时，插值电路开始工作，根据不同颜色的发光器件的发光特性，确定插入的具体数值。以红、绿、蓝为例，根据红、绿、蓝发光器件伽玛曲线的对应关系，将输入的8位值，转化为10-12比特的输出值，这种对应关系在显示器工作前可通过配置接口写入插值电路中的存储器中，插值电路的存储器可以是sram、寄存器以及非挥发型的存储器中的任意一种。
在一个示例中，时序控制信号可以包括行关断信号，行关断信号的占空比为预设占空比；信号接口120还用于接收第二视频数据，第二视频数据的幅值大于第一视频数据。
行关断信号的时序可参照图15或图16所示的时序示意图，有效电平为图15或图16中的高电平，无效电平为图15或图16中的低电平。有效电平的时间对应某一行像素的开启时间，即在该时间范围内，某一行像素电路的驱动晶体管为导通状态，驱动发光器件发光，对应的发光器件也处于点亮状态；无效电平的时间对应某一行像素的关断时间，即在该时间范围内，某一行像素电路的驱动晶体管为关断状态，不再驱动发光器件发光，对应的发光器件也处于熄灭状态。
参照图15所示的示例，可通过缩短有效电平的时间，例如图15中的1行开启时间，以实现对某一行像素电路的驱动晶体管的通断状态的控制，缩短有效电平的时间可使相应的驱动晶体管提前关断。参照图16所示的示例，可通过将调整有效电平的时间与无效电平的时间的比值，例如在如图16所示的1行开启时间内增加无效电平的时间，1行开启时间内实现多次关断，从而实现对对某一行像素电路的驱动晶体管的通断状态的控制。
参照图15或图16所示的示例，相邻两行的行关断信号的有效电平具有时间间隔，以保证对驱动晶体管通断状态的控制是以行为单位，每行驱动晶体管的关断时间不一致，各行驱动晶体管不会同时关断，实现滚动关断。
在滚动关断的基础上，通过增加视频数据幅值(例如将视频数据中的像素电压加倍)，可有效调整低灰阶像素的亮度。低灰阶像素点亮的电压幅度很低，可能会达到na(纳安，10-9安)以下，会产生较大的误差，导致低灰阶像素的亮度不一致，通过滚动关断以及增加像素电压的幅度，可缩短像素点亮时间，进而可控制低灰阶像素的亮度，有利于提高刷新频率，降低人眼的闪烁感觉。
在又一个可选的实施方式中，如图17所示，每个列驱动电路150包括：时钟树、并行移位寄存器组、数据锁存器和列驱动器。
时钟树的输入端与信号接口120电连接，时钟树的第一输出端与并行移位寄存器组电连接，时钟树的第二输出端与数据锁存器分别电连接；时钟树用于根据信号接口120的时钟源，向并行移位寄存器组输出第一时钟信号并向数据锁存器输出第二时钟信号。
并行移位寄存器组的输入端与数据分离模块130电连接，并行移位寄存器组的输出端与数据锁存器的输入端电连接；并行移位寄存器组用于接收数据分离模块130输出的列像素数据和时钟树输出的第一时钟信号，根据第二时钟信号进行移位。
数据锁存器的输出端与列驱动器的输入端电连接；数据锁存器用于锁存列像素数据，在第二时钟信号有效时将并行移位寄存器组的结果锁存输出。
列驱动器的输出端与对应的一个单色像素阵列110电连接；列驱动器用于将数据锁存器输出的数据输出至所连接的像素电路。
在一个示例中，如图17所示，当信号接口120包括时序信号接口120和视频信号接口120时，时钟树的输入端与时序信号接口120电连接，数据分离模块130的输入端与视频信号接口120电连接。
参照图17的示例，本申请实施例中的像素电路采用数字驱动技术，包括存储单元(例如1bit双稳态结构的sram)和像素驱动电路(例如驱动晶体管)，存储单元和像素电路中的驱动晶体管电连接。
在一个示例中，各列驱动电路150中的并行移位寄存器组的工作时序相同，各列驱动电路150中的数据锁存器的工作时序相同。
在一个示例中，如图18所示，各列驱动电路150中的时钟树为同源时钟树，时钟源可以是时序控制器，各时钟树产生的时钟信号(第一时钟信号或第二时钟信号)的时序相同，各时钟树产生的时钟信号传输至所有目标节点的信号延迟相同，例如，第一时钟信号传输至所连接的并行移位寄存器组中的每一个时钟节点的信号延迟(下称第一延迟)相同，第二时钟信号传输至所述连接的数据锁存器中的每一个时钟节点的信号延迟(第二延迟)相同，第一延迟和第二延迟可以相同或不同。图17中时钟树1至3分别表示如图16所示的红色像素阵列、绿色像素阵列、蓝色像素阵列所连接的列驱动电路150中的时钟树。
在一个示例中，每个时钟树可采用相同结构，例如采用相同的延迟电路且互连线设置为等长，从而可使各时钟树产生的第一时钟信号传输至所连接的并行移位寄存器组中的每一个时钟节点的信号延迟相同，进而使各并行寄存器组的工作时序相同，也可使各时钟树产生的第二时钟信号传输至所述连接的数据锁存器中的每一个时钟节点的信号延迟相同，进而使各数据锁存器的工作时序相同。
在一个示例中，如图19所示，本申请实施例的并行移位寄存器组包括t个并联的并行移位寄存器行，每个并行移位寄存器行包括多个串联的并行移位寄存器(图19中的每个方框表示一个并行移位寄存器)。每个并行移位寄存器行可输出一行m列(m为正整数，与单色像素阵列110的列数相同)的移位数据。
在一个示例中，将每个并行移位寄存器行中同一位置的移位寄存器作为一个并行移位寄存器单元，该单元共t个移位寄存器，即该单元的输出位宽为t(表示数据的传输位宽，可以是8位或8位的整数倍)，若并行移位寄存器组中包括m个并行移位寄存器，则可形成m/t个并行移位寄存器单元。时钟树产生的时钟信号传输至每个并行移位寄存器的信号延迟相同，例如均在1ns(纳秒)之内，从而保证每一个并行移位寄存器的数据信号在时钟边沿之前和之后的微小时间内保持稳定，满足建立时间和保持时间的要求。
在一个示例中，并行移位寄存单元中的每个移位寄存器均可以是双向并行移位寄存器，每完成一行并行数据的移位后，在时钟树输出的时钟信号的控制下各数据锁存器可同时锁存所连接的双向并行移位寄存器中的列像素数据。
下面参照图20所示的时序示意图和如图17所示的驱动电路，对上述并行移位寄存器组、数据锁存器以及列驱动器的工作原理做如下介绍：
在时序控制信号的控制下，三个时钟树分别输出三个时序相同的第一时钟信号，作为三个并行移位寄存器组的移位使能信号，三个时钟树还分别输出三个时序相同的第二时钟信号作为数据锁存信号；行驱动电路140输出行驱动信号。
参照图20，当移位使能信号为高电平时，并行移位寄存器组执行第x行(x为正整数)数据的移位，当移位使能信号跳变为低电平时，第x行数据的移位结束，此时数据锁存信号由低电平跳变为高电平，数据锁存器对并行移位寄存器组中的第x行数据进行锁存，列驱动器信号更新为第x行的数据，当数据锁存信号为低电平时，列驱动器信号保持稳定即稳定在第x行数据有效时，行驱动信号在列驱动器信号稳定时，保持一段时间的稳定，将列驱动器的数据写入到所连接的一个单色像素阵列110中。在一个示例中，行驱动信号保持的有效时间可以使三组列驱动器信号同时写入到三个单色像素阵列110，例如，1-50ns。
在如图17所示的示例中，本申请实施例提供的硅基微显示器的驱动电路还可包括清零电路(图17中未示出)，该清零电路的输入端与时序控制接口电连接，接收时序控制接口传输的清零信号(可由时序控制器发生)，清零电路的输出端与为数据锁存器电连接，可根据清零信号使数据锁存器中的数据快速清零，从而进行每一行的消隐。
在一个示例中，本申请实施例的多个列驱动电路可包括如图10-11、图12-14以及图17所示的至少一种电路结构，从而可实现数字驱动方式、模拟驱动方式以及数模混合驱动方式中的任意一种。
需要说明的是，本申请实施例中较多地以三个单色像素阵列、三个列驱动电路的情形作为示例进行说明，但不用于限定本申请，本领域技术人员可以理解，本申请实施例中的单色像素阵列和列驱动电路的数量可根据实际需求设置。
本申请实施例提供的技术方案，至少具有如下有益效果：
1)本申请实施例提供的硅基微显示器及其驱动电路，设置有数据分离模块、对应的多个列驱动电路和多个单色像素阵列，本申请实施例通过数据分离模块的分离作用，可将视频数据转换不同的颜色分量的列像素数据并输出至不同的列驱动电路，进而通过不同的列驱动电路来驱动不同的单色像素阵列，可有效地提高对像素阵列的驱动能力，并降低电路设计的难度，降低成本。
2)本申请实施例中的信号接口、行驱动电路、列驱动电路和所述单色像素阵列集成于同一单晶硅衬底可集成于同一单晶硅衬底，以提高硅基微显示器的集成度。
3)本申请实施例中的数据分离模块输出的多个列像素数据的时序相同，各单色像素阵列中同一阵列位置的像素电路输出的驱动信号的时序相同，从而可实现在同一时间驱动同一像素位置的不同颜色的发光器件，使同一像素位置的不同颜色的发光器件同步发光，以提高显示效果。
4)本申请实施例中的列驱动电路可通过多种驱动方式进行驱动，例如图10和图11所示的基于采样保持电路的驱动方式、如图12和图13所示的基于数模转换电路和比较器的驱动方式、以及如图16所示的基于数字扫描的驱动方式，驱动方式灵活，可根据实际需求(例如分辨率的要求)选择相应的驱动方式以提高具体场景的驱动能力；同时不同的驱动方式的适用范围较广，例如可适用于某些特殊形态的显示区域的驱动，例如圆形或椭圆形的显示区域。
需要明确的是，本申请并不局限于上文所描述并在图中示出的特定配置和处理。为了简明起见，这里省略了对已知方法的详细描述。在上述实施例中，描述和示出了若干具体的步骤作为示例。但是，本申请的方法过程并不限于所描述和示出的具体步骤，本领域的技术人员可以在领会本申请的精神后，作出各种改变、修改和添加，或者改变步骤之间的顺序。
还需要说明的是，本申请中提及的示例性实施例，基于一系列的步骤或者装置描述一些方法或系统。但是，本申请不局限于上述步骤的顺序，也就是说，可以按照实施例中提及的顺序执行步骤，也可以不同于实施例中的顺序，或者若干步骤同时执行。
以上所述，仅为本申请的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、模块和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。应理解，本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。
1.一种硅基微显示器的驱动电路，其特征在于，包括：信号接口、数据分离模块、行驱动电路、多个列驱动电路，以及与所述多个列驱动电路数量相同的多个单色像素阵列；每个单色像素阵列包括多个用于驱动一种单色子像素且呈阵列排布的像素电路；
所述数据分离模块的输入端和所述行驱动电路的输入端均与所述信号接口电连接，所述数据分离模块的输出端分别与多个所述列驱动电路电连接，所述行驱动电路的输出端与多个所述单色像素阵列的扫描线分别电连接，每个所述列驱动电路的输出端与对应的一个所述单色像素阵列的数据线电连接；
所述信号接口用于：接收时序控制信号和目标视频的第一视频数据；
所述数据分离模块用于：提取所述第一视频数据中的多个颜色分量，生成各颜色分量的列像素数据，并分别向多个所述列驱动电路传输多个所述列像素数据；
所述行驱动电路用于：根据所述时序控制信号生成行驱动信号，并通过所述扫描线向多个所述单色像素阵列发送所述行驱动信号；
所述列驱动电路用于：根据所述时序控制信号通过所述数据线向对应的一个所述单色像素阵列传输所述列像素数据。
2.根据权利要求1所述的硅基微显示器的驱动电路，其特征在于，所述信号接口、所述行驱动电路、所述列驱动电路和所述单色像素阵列集成于同一单晶硅衬底；
各所述单色像素阵列平铺于所述单晶硅衬底，且相邻两个所述单色像素阵列之间留有间隙。
3.根据权利要求1所述的硅基微显示器的驱动电路，其特征在于，多个所述列像素数据的时序相同；
各所述单色像素阵列中同一阵列位置的所述像素电路输出的驱动信号的时序相同。
4.根据权利要求3所述的硅基微显示器的驱动电路，其特征在于，多个所述列像素数据由所述数据分离模块传输至多个所述列驱动电路的延迟时间相等，且每个所述列像素数据由所述数据分离模块传输至对应的一个所述列驱动电路时信号的衰减幅度小于或等于预设的衰减幅度阈值。
5.根据权利要求1所述的硅基微显示器的驱动电路，其特征在于，所述数据分离模块包括：解码单元和信号处理单元；
所述解码单元用于对所述第一视频数据进行解码，并分离出不同颜色分量的列像素数据；
当第一视频数据为位平面信号时，所述信号处理单元用于对基于所述位平面信号分离出的所述列像素数据进行波形整形、数据分组、并串转换中的至少一种信号处理；
当第一视频数据为模拟驱动信号时，所述信号处理单元用于对基于所述模拟驱动信号分离出的所述列像素数据进行增益。
6.根据权利要求1所述的硅基微显示器的驱动电路，其特征在于，所述行驱动电路的数量为至少一个；
当所述行驱动电路的数量为一个时，多个所述单色像素阵列均与所述行驱动电路电连接；
当所述行驱动电路的数量为两个以上时，每个所述单色像素阵列与对应的一个所述行驱动电路电连接。
7.根据权利要求1所述的硅基微显示器的驱动电路，其特征在于，每个所述列驱动电路包括：移位寄存器、采样保持电路和数模转换电路；
所述移位寄存器的输入端与所述信号接口电连接，所述移位寄存器的输出端与所述采样保持电路的第一输入端电连接；所述移位寄存器用于根据所述时序控制信号生成移位信号并输出；
所述数模转换电路的输入端与所述数据分离模块的输出端电连接，所述数模转换电路输出端与所述采样保持电路的第二输入端电连接；所述数模转换电路用于对所述列像素数据进行数模转换并输出；
所述采样保持电路的输出端与对应的一个所述单色像素阵列的数据线电连接；所述采样保持电路用于在所述移位寄存器输出的所述移位信号有效时对所述数模转换电路输出的数据进行采样并保持，在对应的一行所述像素电路打开时输出将所述列像素数据至所述像素电路。
8.根据权利要求1所述的硅基微显示器的驱动电路，其特征在于，每个所述列驱动电路包括：移位寄存器、电平转换电路、采样保持电路和数模转换电路；
所述移位寄存器的输入端与所述信号接口电连接，所述移位寄存器的输出端与所述电平转换电路的输出端电连接；所述移位寄存器用于根据所述时序控制信号生成移位信号并输出；
所述电平转换电路的输出端与所述采样保持电路的第一输入端电连接；所述电平转换电路用于将所述移位寄存器输出的所述移位信号转换为所述采样保持电路可接收的电平并输出；
所述数模转换电路的输入端与所述数据分离模块的输出端电连接，所述数模转换电路输出端与所述采样保持电路的第二输入端电连接；所述数模转换电路用于对所述列像素数据进行数模转换并输出；
所述采样保持电路的输出端与对应的一个所述单色像素阵列的数据线电连接，所述采样保持电路用于在所述电平转换电路输出的所述移位信号有效时对所述数模转换电路输出的所述列像素数据进行采样并保持，在对应的一行所述像素电路打开时将所述列像素数据输出至所述像素电路。
9.根据权利要求7或8所述的硅基微显示器的驱动电路，其特征在于，各所述列驱动电路中的所述移位寄存器输出的移位信号对应相同的像素位置；
各所述列驱动电路中的所述采样保持电路同时对同一像素位置的各所述列像素数据进行采样和保持。
10.根据权利要求1所述的硅基微显示器的驱动电路，其特征在于，每个所述列驱动电路包括：移位寄存器组、比较器阵列、数字开关阵列、循环计数器和数模转换电路；
所述移位寄存器组的输入端与所述数据分离模块电连接，所述移位寄存器组的输出端与所述比较器阵列的输入端电连接；所述移位寄存器组用于接收所述数据分离模块输出的所述列像素数据，并基于移位信号依次向所述比较器阵列输出各列像素对应的所述列像素数据；
所述循环计数器的输入端与所述信号接口电连接，所述循环计数器的输出端与所述数模转换电路的输入端、所述比较器阵列的输入端分别电连接；所述循环计数器用于根据所述信号接口输出的所述时序控制信号进行计数并输出计数值；
所述比较器阵列的输出端与所述数字开关阵列的第一输入端电连接；所述比较器阵列用于接收所述移位寄存器组输出的所述列像素数据，比较所述列像素数据和所述计数值，根据比较结果输出开关控制信号，并输出所述列像素数据；所述开关控制信号用于控制所述数字开关阵列的导通和关断；
所述数模转换电路的输出端与所述数字开关阵列的第二输入端电连接；所述数模转换电路用于对所述计数值进行数模转换，并输出转换后的模拟电压；
所述数字开关阵列的输出端与对应的一个所述单色像素阵列的数据线电连接；所述数字开关阵列用于在导通以及对应的一行所述像素电路打开时输出所述模拟电压至所述像素电路。
11.根据权利要求1所述的硅基微显示器的驱动电路，其特征在于，每个所述列驱动电路还包括：移位寄存器组、锁存器阵列、比较器阵列、电平转换电路、数字开关阵列、循环计数器和数模转换电路；
所述移位寄存器组的输入端与所述数据分离模块的输出端电连接，所述移位寄存器组的输出端与锁存器阵列的输入端电连接；所述移位寄存器组的用于接收所述数据分离模块输出的所述列像素数据，并基于移位信号依次向所述锁存器阵列输出各列像素对应的所述列像素数据；
所述锁存器阵列的输出端与所述比较器阵列的输入端电连接；所述锁存器阵列用于在所述移位寄存器组移位时接收并保存移位前所述移位寄存器组的数据；
所述循环计数器的输入端与所述信号接口电连接，所述循环计数器的输出端与所述数模转换电路的输入端、所述比较器阵列的输入端分别电连接；所述循环计数器用于根据所述信号接口输出的所述时序控制信号进行计数并输出计数值；
所述比较器阵列的输出端与所述电平转换阵列的输入端电连接；所述比较器阵列用于获取所述锁存器保存的所述列像素数据，比较所述列像素数据和所述计数值，根据比较结果输出开关控制信号，并输出所述列像素数据；所述开关控制信号用于控制所述数字开关阵列的导通和关断；
所述电平转换阵列的输出端与所述数字开关阵列的第一输入端电连接；所述电平转换阵列用于将所述比较器阵列输出的所述开关控制信号和所述列像素数据转换为所述数字开关阵列可接收的电平并输出；
所述数模转换电路的输出端与所述数字开关阵列的第二输入端电连接，所述数模转换电路用于对所述计数值进行数模转换，并输出转换后的模拟电压；
所述数字开关阵列的输出端与对应的一个所述单色像素阵列的数据线电连接；所述数字开关阵列用于在导通以及对应的一行所述像素电路打开时输出所述模拟电压至所述像素电路。
12.根据权利要求7、8、10、11中任一项所述的硅基微显示器的驱动电路，其特征在于，所述时序控制信号包括行关断信号，所述行关断信号的占空比为预设占空比；
所述信号接口还用于接收第二视频数据，所述第二视频数据的幅值大于所述第一视频数据。
13.根据权利要求1所述的硅基微显示器的驱动电路，其特征在于，每个所述列驱动电路包括：时钟树、并行移位寄存器组、数据锁存器和列驱动器；
所述时钟树的输入端与所述信号接口电连接，所述时钟树的第一输出端与所述并行移位寄存器组电连接，所述时钟树的第二输出端与所述数据锁存器分别电连接；所述时钟树用于根据信号接口的时钟源，向所述并行移位寄存器组输出第一时钟信号并向所述数据锁存器输出第二时钟信号；
所述并行移位寄存器组的输入端与所述数据分离模块电连接，所述并行移位寄存器组的输出端与所述数据锁存器的输入端电连接；所述并行移位寄存器组用于接收所述数据分离模块输出的所述列像素数据和所述时钟树输出的第一时钟信号，根据所述第二时钟信号进行移位；
所述数据锁存器的输出端与所述列驱动器的输入端电连接；所述数据锁存器用于锁存所述列像素数据，在所述第二时钟信号有效时将所述并行移位寄存器组的结果锁存输出；
所述列驱动器的输出端与对应的一个所述单色像素阵列电连接；所述列驱动器用于将所述数据锁存器输出的数据输出至所连接的所述像素电路。
14.根据权利要求13所述的硅基微显示器的驱动电路，其特征在于，各所述列驱动电路中的所述并行移位寄存器组的工作时序相同，各所述列驱动电路中的所述数据锁存器的工作时序相同。
15.一种硅基微显示器，其特征在于，包括：发光器件以及如权利要求1-14中任意一项所述的硅基微显示器的驱动电路；
所述驱动电路中的多个单色像素阵列分布于多个单色显示区域，每个所述单色像素阵列与一种颜色的所述发光器件电连接，用于驱动该颜色的所述发光器件发光。
16.根据权利要求15所述的硅基微显示器，其特征在于，还包括：至少一个公共电极；
当所述硅基微显示器包括一个公共电极时，多个所述单色像素阵列均与所述公共电极电连接；
当所述硅基微显示器包括两个以上公共电极时，每个所述单色像素阵列与对应的一个所述公共电极电连接。
17.根据权利要求15或16所述的硅基微显示器，其特征在于，还包括：时序控制器；
所述时序控制器的输入端接入目标视频的第一视频数据，输出端与所述驱动电路中的信号接口电连接；
所述时序控制器用于根据所述第一视频数据生成针对所述视频数据的时序控制信号，并输出所述第一视频数据和所述时序控制信号。
18.根据权利要求17所述的硅基微显示器，其特征在于，所述时序控制器还用于在所述时序控制信号包括行关断信号且所述行关断信号的有效电平的时间小于所述预设值时，增加所述第一视频数据的幅值，得到第二视频数据并输出。
技术总结