本发明涉及显示技术应用领域，具体涉及一种数据线驱动单元、显示系统及灰度相关远端辅助驱动方法。
背景技术：
：显示信号驱动器是amoled(activematrixorganiclightemittingdiodes，有源矩阵有机发光二极管)显示系统中最重要的组件之一。显示信号驱动器用于根据输入的显示数据将数据线准确地驱动(充电或放电)至目标显示电压。该显示电压会被编程到选定的像素单元中以驱动oled发光。数据线都具有电阻和电容性的寄生负载，显示信号驱动器需要花费一定的时间来驱动数据线，以使数据线电压足够接近最终目标显示电压。随着显示技术的发展，amoled显示面板的物理尺寸不断增大。因此，数据线的寄生负载变得越来越大，同时，显示分辨率也不断提高到uhd(超高清3980rgb×2160)。此外，对于视频游戏的应用，为了有更好的体验，帧频已从60hz提高到240hz甚至360hz。显示分辨率的提升和帧频的提高，很大程度限制了显示信号驱动器将数据线驱动到目标显示电压的允许时间。技术实现要素：本发明提供一种数据线驱动单元，用于驱动像素单元，其包括数据线驱动单元包括电压缓冲器(533)、数据线(21)、nmos晶体管(603)和pmos晶体管(703)；电压缓冲器(533)连接至数据线(21)的近端，用于接收显示信号并输出至数据线(21)；nmos晶体管(603)的漏极和pmos晶体管(703)的漏极连接至数据线(21)的远端；nmos晶体管(603)的源极连接至vss端；pmos晶体管(703)的源极连接至vddh端；nmos晶体管(603)的栅极用于接收当前第一控制信号的取值所对应的脉冲信号；pmos晶体管(703)的栅极用于接收当前第二控制信号的取值所对应的脉冲信号；其中，nmos晶体管(603)/pmos晶体管(703)的导通时间与电压缓冲器(533)输出的当前行显示信号与先前一行显示信号的显示信号差相关，第一控制信号/第二控制信号的不同取值分别对应不同占空比的脉冲信号；数据线(21)连接至像素单元。本发明还提供一种显示系统，其包括第一驱动单元(31)、显示面板(20)、第二驱动单元(32)和显示控制器(10)，第一驱动单元(31)和第二驱动单元(32)设置于显示面板(20)相对的两边，第一驱动单元(31)、显示面板(20)和第二驱动单元(32)之间形成m列驱动通道；第一驱动单元(31)包括电压缓冲模块(53)；第二驱动单元(32)包括远端辅助驱动模块(54)、脉冲选择信号解码器(51)和脉冲信号产生器(52)；远端辅助驱动模块(54)包括第一选择通路和第二选择通路，第一选择通路和第二选择通路均连接至脉冲选择信号解码器(51)和脉冲信号产生器(52)；显示面板(20)包括m列数据线(21)，数据线(21)连接至其对应的像素单元；第m列驱动通道中具有依次连接的第一驱动单元(31)的电压缓冲模块(53)、第m列数据线、第二驱动单元(32)的远端辅助驱动模块(54)；显示控制器(10)与电压缓冲模块(53)及脉冲选择信号解码器(51)相连接，用于输出显示信号通过电压缓冲模块(53)传递至数据线(21)；显示控制器(10)还用于输出脉冲选择信号至脉冲选择信号解码器(51)，脉冲选择信号解码器(51)用于将脉冲选择信号解码为第一控制信号和第二控制信号并分别对应传递至第一选择通路和第二选择通路；脉冲信号产生器(52)用于产生具有不同占空比的脉冲信号；第一控制信号/第二控制信号的不同取值分别对应不同占空比的脉冲信号；第一选择通路用于接收脉冲信号产生器(52)的脉冲信号并输出当前第一控制信号的取值所对应的脉冲信号，第二选择通路用于接收脉冲信号产生器(52)的脉冲信号并输出当前第二控制信号的取值所对应的脉冲信号；其中，m为大于1的整数，m为大于等于1且小于m的整数。本发明还提供一种灰度相关远端辅助驱动方法，其应用于上述显示系统，其包括如下过程：接收外部输入的显示信号；将数字显示信号转换成模拟显示信号从而传递至数据线(21)；利用当前一行的显示信号减去先前一行的显示信号从而计算出当前的脉冲选择信号；将脉冲选择信号解码为第一控制信号和第二控制信号；第一控制信号/第二控制信号的不同取值分别对应不同占空比的脉冲信号；输出当前第一控制信号的取值所对应的脉冲信号以及输出当前第二控制信号的取值所对应的脉冲信号。本发明的数据线驱动单元、显示系统及数据线驱动方法结合了电压预加重、灰度相关和两端驱动方法的优点，具有更好的性能。附图说明图1为实施例一的数据线驱动单元的电路结构示意图；图2为实施例二的数据线驱动单元的电路结构示意图；图3为实施例三的显示系统结构示意图；图4为实施例三的显示系统中驱动通道的电路结构示意图；图5为实施例三的数据线驱动电路的波形示意图；图6为实施例四的显示系统结构示意图；图7为实施例五的显示系统结构示意图；图8为实施例六的灰度相关远端辅助驱动方法流程图；图9为三种数据线驱动方法及显示系统的仿真结果图；图10为三种数据线驱动方法及显示系统的性能比较示意图；图11为本发明的数据线驱动方法与采用了数据线负载差异补偿的数据线驱动方法比较结果示意图。具体实施方式下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本发明能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本发明相关的一些操作并没有在说明书中显示或者描述，这是为了避免本发明的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本发明所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。m为大于1的整数，m为大于等于1且小于m的整数。本发明中，数据线连接电压缓冲模块(或电压缓冲器)的一端为数据线的近端，连接远端辅助驱动模块(或nmos晶体管/pmos晶体管)的一端为数据线的远端。实施例一：如图1所示为本实施例的数据线驱动单元的电路结构，其包括电压缓冲器533、数据线21、nmos晶体管603和pmos晶体管703。电压缓冲器533连接至数据线21的近端，用于接收显示信号并输出至数据线21。本实施例所采用的四个电阻rl/4和三个电容cl/3所表示的3t导线模型的数据线21(3twiremodelofdataline)很适用于本发明分析从数据线的两端对数据线进行驱动的灰度相关远端辅助快速数据线驱动的驱动方法。vd(t)是来自dac输出的目标显示电压；vo(t)是电压缓冲器输出端的电压；rl和cl分别是数据线的寄生电阻和电容。nmos晶体管603的源极连接至vss端，vss端为0v或者负电压。pmos晶体管703的源极连接至vddh端，vddh端为高电压。nmos晶体管603的漏极和pmos晶体管703的漏极连接至数据线21的远端。nmos晶体管603的栅极用于接收当前第一控制信号n_sel[3:0]的取值所对应的脉冲信号；pmos晶体管703的栅极用于接收当前第二控制信号p_sel[3:0]的取值所对应的脉冲信号。本实施例中，nmos晶体管603及pmos晶体管703的导通时间与电压缓冲器533输出的当前行显示信号与先前一行显示信号的显示信号差(或驱动电压差)正相关，进而与灰度差相关，具体地，当前行与先前一行的灰度差越大(或者当前行显示信号与先前一行的显示信号差越大)，则nmos晶体管603及pmos晶体管703的导通时间就相应越长；当前行与先前一行的灰度差越小(或者当前行显示信号与先前一行显示信号差越小)，则nmos晶体管603及pmos晶体管703的导通时间就相应越短；通过这样的设计，可以辅助数据线电压更快到达目标电压附近，由数据线近端的电压缓冲器533精准地推动数据线达到目标电压，从而缩短数据线的建立时间。第一控制信号/第二控制信号的不同取值分别对应pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号。本实施例中，数据线21连接至像素单元；或者，本实施例的数据线驱动单元还包括连接至数据线21的像素单元，即像素单元是数据线驱动单元的组成部分。实施例二：如图2所示为本实施例的数据线驱动单元的电路结构，其包括电压缓冲模块53、数据线21、远端辅助驱动模块54。电压缓冲模块53包括依次连接的第三电平转换器531、数模转换器532和电压缓冲器533，电压缓冲器533连接至数据线21的近端，第三电平转换器531用于接收数字显示信号，使得数字显示信号经第三电平转换器531升压，经数模转换器532转换成模拟显示信号进而经电压缓冲器533输出至数据线21。本实施例所采用的四个电阻rl/4和三个电容cl/3所表示的3t导线模型的数据线21很适用于本发明分析从数据线的两端对数据线进行驱动的灰度相关远端辅助快速数据线驱动的驱动方法。vd(t)是来自dac输出的目标显示电压；vo(t)是电压缓冲器输出端的电压；rl和cl分别是数据线的寄生电阻和电容。远端辅助驱动模块54包括第一选择通路和第二选择通路。第一选择通路包括第一四路选择器601、第一电平转换器602和nmos晶体管603，第一四路选择器601的输出端、第一电平转换器602和nmos晶体管603的栅极依次连接；nmos晶体管603的源极连接至vss端，vss端为0v或者负电压。第一四路选择器601的一个输入端用于接收第一控制信号n_sel[3:0]；第一四路选择器601的四路输入端用于接收pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号，第一四路选择器601用于接收pulse0脉冲信号的一路输入端也可以是连接至vss端，pulse0脉冲信号代表占空比为0的脉冲信号，vss端代表0或负电压；vss端对应的pulse0脉冲信号占空比为0，vddh端对应的脉冲信号占空比为100％；第一四路选择器601的输出端用于输出当前第一控制信号的取值所对应的脉冲信号。第二选择通路包括第二四路选择器701、反相器704、第二电平转换器702和pmos晶体管703，第二四路选择器701的输出端、反相器704、第二电平转换器702和pmos晶体管703的栅极依次连接；pmos晶体管703的源极连接至vddh端，vddh端为高电压。第二四路选择器701的一个输入端用于接收第二控制信号p_sel[3:0]；第二四路选择器701的四路输入端用于接收pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号，第二四路选择器701用于接收pulse0脉冲信号的一路输入端也可以是连接至vss端；第二四路选择器701的输出端用于输出当前第二控制信号的取值所对应的脉冲信号。第一选择通路的nmos晶体管603的漏极和第二选择通路的pmos晶体管703的漏极连接至数据线21的远端。本实施例中，第一控制信号/第二控制信号的不同取值分别对应pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号。本实施例中，数据线21连接至像素单元；或者，本实施例的数据线驱动单元还包括连接至数据线21的像素单元，即像素单元是数据线驱动单元的组成部分。实施例三：如图3所示为本实施例的采用灰度相关远端辅助快速数据线驱动方法的amoled显示系统，包括第一驱动单元31、显示面板20(largeamoleddisplaypanel)、第二驱动单元32和显示控制器10(displaycontroller)，第一驱动单元31和第二驱动单元32设置于显示面板20相对的两边，第一驱动单元31、显示面板20和第二驱动单元32之间形成m列驱动通道，图4为显示系统中相邻两列驱动通道的电路结构示意图。显示面板20包括与m列驱动通道对应m列数据线21，数据线21连接至其对应的像素单元。具体地，本实施例中，第一驱动单元31为顶部驱动单元，设置于显示面板的顶部；第二驱动单元32为底部驱动单元，设置于显示面板的底部。或者，也可以定义第一驱动单元31为底部驱动单元，第二驱动单元32为顶部驱动单元。本实施例采用了实施例一或实施例二的数据线驱动单元作为其基础电路结构，具体实现方案如下。顶部驱动单元和底部驱动单元均包括沿显示面板20排列的多个源极驱动芯片41(sourcedriveric)；源极驱动芯片41的细节参考图4，一个源极驱动芯片41上设置有脉冲选择信号解码器51(pn_selsignaldecoder)和脉冲信号产生器52(pulsegenerator)，还设置有至少一对电压缓冲模块53(near-enddatalinedriver)和远端辅助驱动模块54(far-endauxiliarydriver)，使得电压缓冲模块53和远端辅助驱动模块54间隔排列于顶部驱动单元/底部驱动单元内。例如，可以设计顶部的源极驱动芯片41负责从近端(near-end)驱动偶数列的数据线21和从远端(far-end)辅助驱动奇数列的数据线21；底部的源极驱动芯片41片负责从远端辅助驱动偶数列的数据线21和从近端驱动奇数列的数据线21。对于某列的数据线21，其近端由顶部源极驱动芯片41的电压缓冲器533驱动，其远端则由底部源极驱动芯片41的远端辅助驱动模块54驱动，相邻列的数据线21，其近端由底部源极驱动芯片41的电压缓冲器533驱动，其远端则由顶部源极驱动芯片41的远端辅助驱动模块54驱动。显示控制器10包括显示信号端11，还包括相互连接的存取记忆体12和减法器13(subtractor)。显示信号端11的输出线路连接至存取记忆体12，还连接至电压缓冲模块53，显示信号端11的输入线路用于将外部输入的显示信号传递至存取记忆体12和电压缓冲模块53。存取记忆体12用于储存显示信号(disp_old[7:0])，包括先前一行的显示信号，存取记忆体12可以采用双端口静态随机存取记忆体12(sram，staticrandomaccessmemory)。减法器13还连接至脉冲选择信号解码器51，用于利用当前一行的显示信号减去先前一行的显示信号从而计算出当前的脉冲选择信号，即计算远端辅助驱动脉冲信号(p_pulse和n_pulse)的选择信号(pn_sel[2:0])，并输出至脉冲选择信号解码器51。对于第m列驱动通道，减法器13输出脉冲选择信号至该列的脉冲选择信号解码器51，脉冲选择信号解码器51将脉冲选择信号解码为第一控制信号n_sel[3:0]和第二控制信号p_sel[3:0]并分别对应传递至第一选择通路和第二选择通路。本实施例以外部输入8位显示信号为例进行说明，则脉冲选择信号(pn_sel[2:0])具体产生办法为：显示信号端11接收外部新输入的8位显示信号(disp[7:0])，存取记忆体12储存有先前一行的8位显示信号(disp_old[7:0])，减法器13利用当前一行的8位显示信号减去先前一行的8位显示信号，保留最高3位的结果作为当前的脉冲信号(p_pulse和n_pulse)周期的选择信号(pn_sel[2:0])。其中，pn_sel[2]是符号位，用于确定是打开pmos晶体管703还是nmos晶体管603，以及将电荷泵入数据线21或从数据线21中带走；pn_sel[1：0]用于从不同占空比的脉冲信号(p_pulse和n_pulse)中选其一做为远端辅助驱动周期的长度。脉冲选择信号pn_sel设置成3位只是一个例子，如果设计上允许有更多的脉冲信号p_pulse和n_pulse可供选择，脉冲选择信号pn_sel的位数可以增加。设计越多的脉冲信号，则在远端辅助驱动结束时，数据线21的电压就越接近目标显示电压，有助于缩短数据线21的建立时间。m列驱动通道中，第m列驱动通道中具有依次连接的顶部驱动单元的电压缓冲模块53、第m列数据线21、底部驱动单元的远端辅助驱动模块54。第m 1列驱动通道中具有依次连接的顶部驱动单元的远端辅助驱动模块54、第m 1列数据线21、底部驱动单元的电压缓冲模块53。第m列驱动通道可以作为单数列，则第m 1列驱动通道为双数列；第m列驱动通道也可以作为双数列，则第m 1列驱动通道为单数列。第m列驱动通道中，电压缓冲模块53包括依次连接的第三电平转换器531、数模转换器532(dac，digital-to-analogconverter)和电压缓冲器533。显示信号端11输出的显示信号将传递至第三电平转换器531，即技术人员在具体设计时，将第三电平转换器531直接连接至显示信号端11；或者，第三电平转换器531与显示信号端11之间还连接有部分中间模块，显示信号自显示信号端11经中间模块传递至第三电平转换器531。电压缓冲器533连接至数据线21，使得显示信号端11输出至第m列驱动通道的数字显示信号(disp[7:0])经第三电平转换器531升压，经数模转换器532转换成模拟显示信号进而经电压缓冲器533(voltagebuffer)输出至数据线21。第m列驱动通道中，远端辅助驱动模块54包括第一选择通路和第二选择通路，第一选择通路和第二选择通路均连接至脉冲选择信号解码器51和脉冲信号产生器52。本实施例中，第一控制信号为nmos晶体管控制信号，第一选择通路为nmos晶体管选择通路；第二控制信号为pmos晶体管控制信号，第二选择通路为pmos晶体管选择通路。脉冲信号产生器52用于产生具有不同占空比的pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号…pulsen脉冲信号；第一控制信号/第二控制信号的不同取值分别对应pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号…pulsen脉冲信号。第一选择通路接收脉冲信号产生器52产生的脉冲信号并输出当前第一控制信号的取值所对应的脉冲信号以导通nmos晶体管，第二选择通路接收脉冲信号产生器52产生的脉冲信号并输出当前第二控制信号的取值所对应的脉冲信号以导通pmos晶体管。本实施例以脉冲信号产生器52产生具有不同占空比的pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号为例进行说明。图4中，左边通道是奇数列通道，右边是偶数列通道，两通道的电路结构相同，本实施例针对右边通道进行描述。图4中间部分是显示面板20，上面部分和下面部分是源极驱动芯片41。显示面板20上只示例性展示了两列通道的3t导线模型的数据线21，利用四个电阻rl/4和三个电容cl/3所表示的3t导线模型很适用于分析从数据线的两端对数据线进行驱动的灰度相关远端辅助快速数据线驱动的驱动方法。vd(t)是来自dac输出的目标显示电压；vo(t)是电压缓冲器输出端的电压；rl和cl分别是数据线的寄生电阻和电容。右边通道数据线21的远端是由上面的源极驱动芯片41的远端辅助驱动模块54驱动，近端由下面的源极驱动芯片41的电压缓冲器533驱动。远端辅助驱动模块54的第一选择通路包括第一四路选择器601(mux)、第一电平转换器602(levelshifter)和nmos晶体管603，第一四路选择器601的输出端、第一电平转换器602和nmos晶体管603的栅极依次连接；nmos晶体管603的源极连接至vss端。第一四路选择器601的一个输入端连接至脉冲选择信号解码器51，用于接收脉冲选择信号解码器51输出的第一控制信号；第一四路选择器601的四路输入端连接至脉冲信号产生器52，用于接收脉冲信号产生器52产生的pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号，第一四路选择器601用于接收pulse0脉冲信号的一路输入端也可以是连接至vss端；第一四路选择器601的输出端用于输出当前第一控制信号的取值所对应的脉冲信号。远端辅助驱动模块54的第二选择通路包括第二四路选择器701(mux)、反相器704、第二电平转换器702(levelshifter)和pmos晶体管703，第二四路选择器701的输出端、反相器704、第二电平转换器702和pmos晶体管703的栅极依次连接；pmos晶体管703的源极连接至vddh端。第二选择通路中第二四路选择器701的一个输入端连接至脉冲选择信号解码器51，用于接收脉冲选择信号解码器51输出的第二控制信号；第二四路选择器701的四路输入端连接至脉冲信号产生器52，用于接收脉冲信号产生器52的pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号，第二四路选择器701用于接收pulse0脉冲信号的一路输入端也可以是连接至vss端；第二四路选择器701的输出端用于输出当前第二控制信号的取值所对应的脉冲信号。远端辅助驱动模块54中，第一选择通路的nmos晶体管603的漏极和第二选择通路的pmos晶体管703的漏极连接至数据线21。如表1所示，本实施例中，表格中左边第一列即减法器13利用当前一行的显示信号减去先前一行的显示信号的差异(grayleveldifference)为182～255、128～181、64～127、0～63、-63～0、-127～-64、-181～-128、-255～-182，分别对应的脉冲选择信号(pn_sel[2:0])为011、010、001、000、111、110、101、100；进一步分别对应的第一控制信号(n_sel[3:0])为0001、0001、0001、0001、0001、0010、0100、1000，分别对应的第二控制信号(p_sel[3:0])为1000、0100、0010、0001、0001、0001、0001、0001。第一控制信号/第二控制信号的0001、0010、0100、1000取值分别对应pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号。可见，如果新旧显示信号差异是在之间，那么远端辅助驱动模块54的pmos晶体管703和nmos晶体管603都会被截止导通；其它情况按照差异大小、正负选择pulse0、pulse1，pulse2或pulse3去导通pmos晶体管703或者nmos晶体管603。表1显示信号差异、控制信号及脉冲信号的对应关系表grayleveldifferencepn_sel[2:0]p_sel[3:0]n_sel[3:0]182～25501110000001128～1810100100000164～127001001000010～6300000010001-63～011100010001-127～-6411000010010-181～-12810100010100-255～-18210000011000例如，如果n_sel[3:0]等于0001，则第一四路选择器601会选择0占空比的pulse0脉冲信号即地(vss)；如果n_sel[3:0]等于0010，就选择pulse1；如果n_sel[3:0]等于0100，就选择pulse2；如果n_sel[3:0]等于1000，就选择pulse3。同理，如果p_sel[3:0]等于0001，则第二四路选择器701会选择0占空比的pulse0脉冲信号即地(vss)；如果p_sel[3:0]等于0010，就选择pulse1；如果p_sel[3:0]等于0100，就选择pulse2；如果p_sel[3:0]等于1000，就选择pulse3。电压缓冲器533、数据线21、nmos晶体管603与pmos晶体管703构成了快速数据线驱动电路的基本结构，如图5所示为快速数据线驱动电路的波形示意图，自电压缓冲器533的输入端(数模转换器输出端的电压波形vd(t))，数据线21具有从近端排列到远端的v1(t)、v2(t)和v3(t)三个节点，远端节点(v3(t))的电压爬升最快，这段辅助驱动很大程度缩短了数据线21建立的时间。图中，靠近0μs处，曲线从上往下，波形信号分别为v3(t)、v1(t)、v2(t)；靠近5μs处，曲线从上往下，信号分别为v2(t)、v1(t)、v3(t)。实施例四：如图6所示为本实施例的采用灰度相关远端辅助快速数据线驱动方法的amoled显示系统，包括第一驱动单元31、显示面板20、第二驱动单元32和显示控制器10，第一驱动单元31和第二驱动单元32设置于显示面板20相对的两边，第一驱动单元31、显示面板20和第二驱动单元32之间形成m列驱动通道。显示面板20包括与m列驱动通道对应m列数据线21，数据线21连接至其对应的像素单元。具体地，本实施例中，第一驱动单元31为顶部驱动单元，设置于显示面板的顶部；第二驱动单元32为底部驱动单元，设置于显示面板的底部。或者，也可以定义第一驱动单元31为底部驱动单元，第二驱动单元32为顶部驱动单元。本实施例采用了实施例一或实施例二的数据线驱动单元作为其基础电路结构，具体实现方案如下。顶部驱动单元和底部驱动单元均包括沿显示面板20排列的多个源极驱动芯片41；源极驱动芯片41上设置有脉冲选择信号解码器和脉冲信号产生器，还设置有至少一对电压缓冲模块53和远端辅助驱动模块54，使得电压缓冲模块53和远端辅助驱动模块54间隔排列于顶部驱动单元/底部驱动单元内。本实施例与实施例三的区别在于，本实施例中，顶部的源极驱动芯片41只对电压缓冲模块53进行了利用，底部的源极驱动芯片41只对脉冲选择信号解码器、脉冲信号产生器和远端辅助驱动模块54进行了利用。即，顶部的源极驱动芯片41负责从近端驱动数据线21，底部的源极驱动芯片41片负责从远端辅助驱动数据线21。或者，本领域技术人员应当理解，本实施例中，还可以简单替换为底部的源极驱动芯片41只对电压缓冲模块53进行了利用，顶部的源极驱动芯片41只对脉冲选择信号解码器、脉冲信号产生器和远端辅助驱动模块54进行了利用。即，底部的源极驱动芯片41负责从近端驱动数据线21，顶部的源极驱动芯片41片负责从远端辅助驱动数据线21。显示控制器10包括显示信号端11，还包括相互连接的存取记忆体12和减法器13。显示信号端11的输出线路连接至存取记忆体12，还连接至电压缓冲模块53，显示信号端11的输入线路用于将外部输入的显示信号传递至存取记忆体12和电压缓冲模块53。存取记忆体12用于储存显示信号，包括先前一行的显示信号，存取记忆体12可以采用双端口静态随机存取记忆体12。减法器13还连接至脉冲选择信号解码器，用于利用当前一行的显示信号减去先前一行的显示信号从而计算出当前的脉冲选择信号，即计算远端辅助驱动脉冲信号的选择信号，并输出至脉冲选择信号解码器。对于第m列驱动通道，减法器13输出脉冲选择信号至该列的脉冲选择信号解码器，脉冲选择信号解码器将脉冲选择信号解码为第一控制信号和第二控制信号并分别对应传递至第一选择通路和第二选择通路。本实施例的其它技术特征与实施例三一致，故不再赘述。实施例五：如图7所示为本实施例的采用灰度相关远端辅助快速数据线驱动方法的amoled显示系统，包括第一驱动单元31、显示面板20、第二驱动单元32和显示控制器10，第一驱动单元31和第二驱动单元32设置于显示面板20相对的两边，第一驱动单元31、显示面板20和第二驱动单元32之间形成m列驱动通道。显示面板20包括与m列驱动通道对应m列数据线21，数据线21连接至其对应的像素单元。具体地，本实施例中，第一驱动单元31为顶部驱动单元，设置于显示面板的顶部；第二驱动单元32为底部驱动单元，设置于显示面板的底部。或者，也可以定义第一驱动单元31为底部驱动单元，第二驱动单元32为顶部驱动单元。本实施例采用了实施例一或实施例二的数据线驱动单元作为其基础电路结构，具体实现方案如下。第一驱动单元31包括沿显示面板20排列的多个电压缓冲模块53但不包括远端辅助驱动模块54，具体地，顶部驱动单元包括沿显示面板20排列的多个源极驱动芯片41，顶部驱动单元的源极驱动芯片41上设置有至少一个电压缓冲模块53但未设置远端辅助驱动模块54。第二驱动单元32包括脉冲选择信号解码器、脉冲信号产生器，还包括沿显示面板20排列的多个远端辅助驱动模块54但不包括电压缓冲模块53，具体地，底部驱动单元包括沿显示面板20排列的多个源极驱动芯片41，底部驱动单元的源极驱动芯片41上设置有脉冲选择信号解码器、脉冲信号产生器以及至少一个远端辅助驱动模块54但未设置电压缓冲模块53。本实施例与实施例三的区别在于，本实施例中，顶部的源极驱动芯片41只对电压缓冲模块53进行了利用，底部的源极驱动芯片41只对脉冲选择信号解码器、脉冲信号产生器和远端辅助驱动模块54进行了利用。即，顶部的源极驱动芯片41负责从近端驱动数据线21，底部的源极驱动芯片41片负责从远端辅助驱动数据线21。或者，本领域技术人员应当理解，本实施例中，还可以简单替换为底部的源极驱动芯片41包括脉冲选择信号解码器、脉冲信号产生器，还包括沿显示面板20排列的多个远端辅助驱动模块54但不包括电压缓冲模块53，顶部的源极驱动芯片41包括沿显示面板20排列的多个电压缓冲模块53但不包括远端辅助驱动模块54。即，底部的源极驱动芯片41负责从近端驱动数据线21，顶部的源极驱动芯片41片负责从远端辅助驱动数据线21。显示控制器10包括显示信号端11，还包括相互连接的存取记忆体12和减法器13。显示信号端11的输出线路连接至存取记忆体12，还连接至电压缓冲模块53，显示信号端11的输入线路用于将外部输入的显示信号传递至存取记忆体12和电压缓冲模块53。存取记忆体12用于储存显示信号，包括先前一行的显示信号，存取记忆体12可以采用双端口静态随机存取记忆体12。减法器13还连接至脉冲选择信号解码器，用于利用当前一行的显示信号减去先前一行的显示信号从而计算出当前的脉冲选择信号，即计算远端辅助驱动脉冲信号的选择信号，并输出至脉冲选择信号解码器。对于第m列驱动通道，减法器13输出脉冲选择信号至该列的脉冲选择信号解码器，脉冲选择信号解码器将脉冲选择信号解码为第一控制信号和第二控制信号并分别对应传递至第一选择通路和第二选择通路。本实施例的其它技术特征与实施例三一致，故不再赘述。实施例六：本实施例的灰度相关远端辅助快速数据线驱动方法(或大尺寸屏幕快速数据线驱动方法)应用于实施例三、实施例四和实施例五的显示系统以及应用于驱动其他大型amoled显示面板的数据线，如图8所示，包括如下过程：st1、显示信号端11接收外部输入的数字显示信号。st2、将显示信号端11输出至驱动通道的数字显示信号经第三电平转换器531进行升压，经数模转换器532转换成模拟显示信号进而经电压缓冲器533输出至数据线21。st3、利用当前一行的显示信号减去先前一行的显示信号从而计算出当前的脉冲选择信号。以接收外部新输入的8位显示信号为例，存取记忆体12储存有先前一行的8位显示信号，减法器13利用当前一行的8位显示信号减去先前一行的8位显示信号，保留最高3位的结果作为当前的脉冲信号(p_pulse和n_pulse)周期的选择信号(pn_sel[2:0])。其中，pn_sel[2]是符号位，用于确定是打开pmos晶体管703还是nmos晶体管603，以及将电荷泵入数据线21或从数据线21中带走；pn_sel[1：0]用于从4个不同占空比的脉冲信号(p_pulse和n_pulse)中选其一做为远端辅助驱动周期的长度。st4、脉冲选择信号解码器51将脉冲选择信号解码为第一控制信号和第二控制信号并分别对应传递至第一选择通路和第二选择通路。第一控制信号/第二控制信号的不同取值分别对应pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号…pulsen脉冲信号。st5、输出当前第一控制信号的取值所对应的脉冲信号以及输出当前第二控制信号的取值所对应的脉冲信号。本实施例是以脉冲信号产生器52产生具有不同占空比的pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号为例进行说明。远端辅助驱动模块54的第一选择通路中，第一四路选择器601的一个输入端接收脉冲选择信号解码器51输出的第一控制信号；第一四路选择器601的四路输入端接收脉冲信号产生器52的pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号，第一四路选择器601用于接收pulse0脉冲信号的一路输入端也可以是连接至vss端；第一四路选择器601的输出端则输出当前第一控制信号的取值所对应的脉冲信号。远端辅助驱动模块54的第二选择通路中，第二四路选择器701的一个输入端接收脉冲选择信号解码器51输出的第二控制信号；第二四路选择器701的四路输入端接收脉冲信号产生器52的pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号，第二四路选择器701用于接收pulse0脉冲信号的一路输入端也可以是连接至vss端；第二四路选择器701的输出端则输出当前第二控制信号的取值所对应的脉冲信号。如表1所示，本实施例中，表格中左边第一列即减法器13利用当前一行的显示信号减去先前一行的显示信号的差异为182～255、128～181、64～127、0～63、-63～0、-127～-64、-181～-128、-255～-182，分别对应的脉冲选择信号为011、010、001、000、111、110、101、100；进一步分别对应的第一控制信号为0001、0001、0001、0001、0001、0010、0100、1000，分别对应的第二控制信号为1000、0100、0010、0001、0001、0001、0001、0001。第一控制信号/第二控制信号的0001、0010、0100、1000取值分别对应pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号。可见，如果新旧显示信号差异是在之间，那么远端辅助驱动模块54的pmos晶体管703和nmos晶体管603都会被截止导通；其他情况按照差异大小、正负选择pulse0、pulse1，pulse2或pulse3去导通pmos晶体管703或者nmos晶体管603。例如，如果n_sel[3:0]等于0001，则第一四路选择器601会选择0占空比的pulse0脉冲信号即地(vss)；如果n_sel[3:0]等于0010，就选择pulse1；如果n_sel[3:0]等于0100，就选择pulse2；如果n_sel[3:0]等于1000，就选择pulse3。同理，如果p_sel[3:0]等于0001，则第二四路选择器701会选择0占空比的pulse0脉冲信号即地(vss)；如果p_sel[3:0]等于0010，就选择pulse1；如果p_sel[3:0]等于0100，就选择pulse2；如果p_sel[3:0]等于1000，就选择pulse3。图9所示为三种数据线驱动方法及显示系统的仿真结果图。图9(a)为未采用预加重(pre-emphasis)的数据线驱动方法及显示系统，即直接使用电压缓冲器实现；图9(b)为采用了预加重(pre-emphasis)电压和数据线负载差异补偿的数据线驱动方法及显示系统；图9(c)对应本发明的灰度相关远端辅助快速数据线驱动方法及显示系统。仿真时采用数据线21寄生负载为rl＝4kω，cl＝150pf，数据线21的电压从vl＝4v上升到vh＝14v，当三个节点达到vh的±0.7％以内时，就测量数据线21的建立时间。近端驱动用的电压缓冲器533(volagebuffer)的运放是理想运放，高压器件采用0.18μm工艺，高压pmos晶体管和nmos晶体管具有预设的宽长比。图9(a)中，数据线21建立延迟为1.54μs。图9(b)中，仿真采用的预加重参数k为0.25，数据线21建立延迟为1.27μs。图9(c)中，辅助驱动脉冲方波周期为0.47μs，数据线21建立延迟为0.52μs，比图9(b)的方法快59％。“预加重”(或者电压预加重)是指在驱动数据线的早期阶段将驱动电压暂时升压到目标电压之上一小段时间。如图10所示为三种数据线驱动方法及显示系统的性能比较示意图。图10是数据线21负载出现±20％差异时的仿真结果。仿真时rl/4＝1kω保持不变，cl/3就从40pf变为60pf，步进为5pf。图7中最上方圆点连成的曲线是未采用预加重的数据线驱动方法及显示系统的仿真结果，数据线21延迟与负载变化成正比。图10中中间菱形连成的曲线是有预加重和数据线负载差异补偿的数据线驱动方法及显示系统的仿真结果，每个负载都会重新校正预加重参数k的值。仿真结果显示在±20％的数据线21负载差异下，曲线相对其他两种驱动方法比较“平”。图10中最下方三角形连成的曲线是本发明的快速数据线驱动方法及显示系统的仿真结果。虽然没有经过数据线负载差异补偿，但在±20％差异范围内，本发明的数据线21建立时间均比前两种方法短。最优数据线21建立时间发生在cl/3＝50pf时，低过或高过该负载都会令数据线21建立时间增加。图11为本发明的灰度相关远端辅助快速数据线驱动方法及显示系统与采用了预加重和数据线负载差异补偿的数据线驱动方法及显示系统的比较结果示意图，对比可知，本发明的方法及系统在负载出现±20％差异的情况下，数据线21建立时间减少了以上仿真结果表明，本发明的驱动方法即使在不补偿数据线寄生负载差异的情况下，也比现有技术的其他方法具有更好的性能。如果不考虑硬件成本，则也可以通过调整远端辅助驱动的持续时间，将数据线寄生负载补偿方案设计到本发明的快速驱动方法中，进一步提升在灰度相关远端辅助快速数据线驱动方法的性能。本发明的数据线驱动单元、显示系统及灰度相关远端辅助驱动方法结合了电压预加重、灰度相关和两端驱动方法的优点，具有更好的性能。其采用数据线21的近端和远端同时开始驱动的技术方案，近端由传统的电压缓冲器驱动，而远端则由完全导通的高压pmos晶体管或nmos晶体管驱动，持续周期由p_pulse或n_pulse控制。电路理论中，两个节点之间最短的“距离”就是一个完全导通的晶体管的“距离”，p_pulse和n_pulse的持续时间取决于灰度差异，即取决于当前和先前显示数据(灰度)之间的差，本发明根据当前和先前显示数据的差异，在数据线的远端，“极速”利用完全导通的晶体管往数据线充电或者放电一段短时间，加速数据线的建立时间。本发明所提出的灰度相关远端辅助快速数据线驱动方法与传统的预加重驱动方法不同之处在于，传统设计将驱动时段划分为预加重时段和正常驱动时段，数据线先在预加重时段由预加重电压驱动，之后在正常驱动时段再由目标电压驱动；而本发明的方法虽然也分了两个时段，但这两个时段是同时开始的，也就是由数据线的两端是同时开始驱动数据线，远端辅助驱动时段(p_pulse或n_pulse)结束了之后，近端电压缓冲器驱动就继续以目标电压驱动数据线。本发明的方法在远端辅助驱动这段时间，“极速”往数据线充电可以很大程度缩短近端电压缓冲器驱动数据线的时间；而且，尽管远端辅助驱动时只会把数据线的远端电压瞬间扯得很高，不过由于是在数据线的远端，故不会影响近端电压缓冲器的驱动。现有技术中，具有电压预加重和数据线的寄生负载差异补偿(或称负载感知)的数据线驱动方法，其缺点在于需要为每个通道设计额外的高压器件模块，高压器件的芯片版图通常比较大，例如，开关(sw)、预加重电压发生器(pre-emphasisvoltagegenerator)和k校准器(k-calibrator)；在完成校准预加重参数k值之后，额外的高压器件模块就不再使用，但仍会占据排布版图。本发明的显示系统及快速数据线驱动方法的硬件成本则比现有技术的系统或方法更低。其它模块如脉冲选择信号解码器和脉冲信号产生器都只需要在每颗源极驱动芯片设置一个，相关芯片版图面积可以忽略。远端辅助驱动模块需要高压器件实现，所需的额外高压器件的设计仅为一个pmos晶体管、一个nmos晶体管和两个电平转换器，所有通道所需的高压器件合计约十几个，具体数目取决于电平转换器的实际需求，本领域技术人员可以非常灵活地进行设计。以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属
技术领域：
的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。当前第1页1 2 3
技术特征：1.一种数据线驱动单元，用于驱动像素单元，其特征在于，
所述数据线驱动单元包括电压缓冲器(533)、数据线(21)、nmos晶体管(603)和pmos晶体管(703)；
所述电压缓冲器(533)连接至数据线(21)的近端，用于接收显示信号并输出至所述数据线(21)；
所述nmos晶体管(603)的漏极和所述pmos晶体管(703)的漏极连接至数据线(21)的远端；
nmos晶体管(603)的源极连接至vss端；pmos晶体管(703)的源极连接至vddh端；
nmos晶体管(603)的栅极用于接收当前第一控制信号的取值所对应的脉冲信号；
pmos晶体管(703)的栅极用于接收当前第二控制信号的取值所对应的脉冲信号；
其中，nmos晶体管(603)/pmos晶体管(703)的导通时间与所述电压缓冲器(533)输出的当前行显示信号与先前一行显示信号的显示信号差相关，第一控制信号/第二控制信号的不同取值分别对应不同占空比的脉冲信号；
所述数据线(21)连接至像素单元。
2.如权利要求1所述的数据线驱动单元，其特征在于，
还包括第一四路选择器(601)、第一电平转换器(602)、第二四路选择器(701)、反相器(704)和第二电平转换器(702)；
所述第一四路选择器(601)的输出端、第一电平转换器(602)和nmos晶体管(603)的栅极依次连接；
所述第一四路选择器(601)的一个输入端用于接收第一控制信号；第一四路选择器(601)的其中三路输入端用于接收pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号，其中一路输入端用于接收pulse0脉冲信号或连接至vss端；第一四路选择器(601)的输出端用于输出当前第一控制信号的取值所对应的脉冲信号；
所述第二四路选择器(701)的输出端、反相器(704)、第二电平转换器(702)和pmos晶体管(703)的栅极依次连接；
所述第二四路选择器(701)的一个输入端用于接收第二控制信号；第二四路选择器(701)的其中三路输入端用于接收pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号，其中一路输入端用于接收pulse0脉冲信号或连接至vss端；第二四路选择器(701)的输出端用于输出当前第二控制信号的取值所对应的脉冲信号。
3.如权利要求1或2所述的数据线驱动单元，其特征在于，
还包括第三电平转换器(531)和数模转换器(532)；
所述第三电平转换器(531)、数模转换器(532)和电压缓冲器(533)依次连接；
所述第三电平转换器(531)用于接收数字显示信号，使得数字显示信号经所述第三电平转换器(531)升压，经所述数模转换器(532)转换成模拟显示信号进而经所述电压缓冲器(533)输出至数据线(21)；
所述数据线驱动单元还包括连接至所述数据线(21)的像素单元。
4.一种显示系统，其特征在于，
包括第一驱动单元(31)、显示面板(20)、第二驱动单元(32)和显示控制器(10)，所述第一驱动单元(31)和第二驱动单元(32)设置于所述显示面板(20)相对的两边，所述第一驱动单元(31)、显示面板(20)和第二驱动单元(32)之间形成m列驱动通道；
所述第一驱动单元(31)包括电压缓冲模块(53)；
所述第二驱动单元(32)包括远端辅助驱动模块(54)、脉冲选择信号解码器(51)和脉冲信号产生器(52)；远端辅助驱动模块(54)包括第一选择通路和第二选择通路，第一选择通路和第二选择通路均连接至脉冲选择信号解码器(51)和脉冲信号产生器(52)；
所述显示面板(20)包括m列数据线(21)，数据线(21)连接至其对应的像素单元；
第m列驱动通道中具有依次连接的第一驱动单元(31)的电压缓冲模块(53)、第m列数据线、第二驱动单元(32)的远端辅助驱动模块(54)；
所述显示控制器(10)与电压缓冲模块(53)及脉冲选择信号解码器(51)相连接，用于输出显示信号通过电压缓冲模块(53)传递至数据线(21)；
所述显示控制器(10)还用于输出脉冲选择信号至脉冲选择信号解码器(51)，所述脉冲选择信号解码器(51)用于将脉冲选择信号解码为第一控制信号和第二控制信号并分别对应传递至第一选择通路和第二选择通路；所述脉冲信号产生器(52)用于产生具有不同占空比的脉冲信号；第一控制信号/第二控制信号的不同取值分别对应不同占空比的脉冲信号；所述第一选择通路用于接收所述脉冲信号产生器(52)的脉冲信号并输出当前第一控制信号的取值所对应的脉冲信号，所述第二选择通路用于接收所述脉冲信号产生器(52)的脉冲信号并输出当前第二控制信号的取值所对应的脉冲信号；
其中，m为大于1的整数，m为大于等于1且小于m的整数。
5.如权利要求4所述的显示系统，其特征在于，
所述第一驱动单元(31)还包括远端辅助驱动模块(54)、脉冲选择信号解码器(51)和脉冲信号产生器(52)；
所述第二驱动单元(32)还包括电压缓冲模块(53)；
所述第一驱动单元(31)和第二驱动单元(32)中，电压缓冲模块(53)和远端辅助驱动模块(54)间隔排列；
第m 1列驱动通道中具有依次连接的第一驱动单元(31)的远端辅助驱动模块(54)、第m 1列数据线、第二驱动单元(32)的电压缓冲模块(53)。
6.如权利要求5所述的显示系统，其特征在于，
所述第一驱动单元(31)和所述第二驱动单元(32)均包括沿所述显示面板(20)排列的至少一个源极驱动芯片(41)；
脉冲选择信号解码器(51)和脉冲信号产生器(52)设置于源极驱动芯片(41)上，源极驱动芯片(41)上还设置有至少一对电压缓冲模块(53)和远端辅助驱动模块(54)，使得电压缓冲模块(53)和远端辅助驱动模块(54)间隔排列于所述第一驱动单元(31)/所述第二驱动单元(32)内。
7.如权利要求4-6任一项所述的显示系统，其特征在于，
电压缓冲模块(53)包括依次连接的第三电平转换器(531)、数模转换器(532)和电压缓冲器(533)；
所述第三电平转换器(531)连接至所述显示控制器(10)，所述电压缓冲器(533)连接至数据线(21)的近端，使得所述显示控制器(10)输出的数字显示信号经所述第三电平转换器(531)升压，经所述数模转换器(532)转换成模拟显示信号进而经所述电压缓冲器(533)输出至数据线(21)。
8.如权利要求4-6任一项所述的显示系统，其特征在于，
远端辅助驱动模块(54)的第一选择通路包括第一四路选择器(601)、第一电平转换器(602)和nmos晶体管(603)，第一四路选择器(601)的输出端、第一电平转换器(602)和nmos晶体管(603)的栅极依次连接；nmos晶体管(603)的源极连接至vss端；
第一四路选择器(601)的一个输入端连接至所述脉冲选择信号解码器(51)，用于接收所述脉冲选择信号解码器(51)输出的第一控制信号；第一四路选择器(601)的四路输入端连接至脉冲信号产生器(52)，用于接收所述脉冲信号产生器(52)的pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号；第一四路选择器(601)的输出端用于输出当前第一控制信号的取值所对应的脉冲信号；
远端辅助驱动模块(54)的第二选择通路包括第二四路选择器(701)、反相器(704)、第二电平转换器(702)和pmos晶体管(703)，第二四路选择器(701)的输出端、反相器(704)、第二电平转换器(702)和pmos晶体管(703)的栅极依次连接；pmos晶体管(703)的源极连接至vddh端；
第二四路选择器(701)的一个输入端连接至所述脉冲选择信号解码器(51)，用于接收所述脉冲选择信号解码器(51)输出的第二控制信号；第二四路选择器(701)的四路输入端连接至脉冲信号产生器(52)，用于接收所述脉冲信号产生器(52)的pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号；第二四路选择器(701)的输出端用于输出当前第二控制信号的取值所对应的脉冲信号；
第一选择通路的nmos晶体管(603)的漏极和第二选择通路的pmos晶体管(703)的漏极连接至数据线(21)的远端。
9.如权利要求4-6任一项所述的显示系统，其特征在于，
所述显示控制器(10)包括显示信号端(11)，还包括相互连接的存取记忆体(12)和减法器(13)；
所述显示信号端(11)的输出线路连接至所述存取记忆体(12)，还连接至电压缓冲模块(53)，用于将外部输入的显示信号传递至所述存取记忆体(12)和电压缓冲模块(53)；
所述存取记忆体(12)用于储存先前一行的显示信号；
所述减法器(13)还连接至脉冲选择信号解码器(51)，用于利用当前一行的显示信号减去先前一行的显示信号从而计算出当前的脉冲选择信号，并输出至脉冲选择信号解码器(51)。
10.如权利要求9所述的显示系统，其特征在于，
所述显示信号端(11)用于接收外部输入的8位显示信号；
所述存取记忆体(12)用于储存先前一行的8位显示信号；
所述减法器(13)用于利用当前一行的8位显示信号减去先前一行的8位显示信号，保留最高3位的结果作为当前的脉冲选择信号；
所述存取记忆体(12)为双端口静态随机存取记忆体。
11.如权利要求10所述的显示系统，其特征在于，
所述减法器(13)利用当前一行的显示信号减去先前一行的显示信号的差异为182～255、128～181、64～127、0～63、-63～0、-127～-64、-181～-128、-255～-182，分别对应的脉冲选择信号为011、010、001、000、111、110、101、100。
12.如权利要求11所述的显示系统，其特征在于，
脉冲选择信号011、010、001、000、111、110、101、100分别对应的第一控制信号为0001、0001、0001、0001、0001、0010、0100、1000，分别对应的第二控制信号为1000、0100、0010、0001、0001、0001、0001、0001；
第一控制信号/第二控制信号的0001、0010、0100、1000取值分别对应pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号。
13.一种灰度相关远端辅助驱动方法，其应用于如权利要求4-12任一项所述的显示系统，其特征在于，包括：
接收外部输入的显示信号；
将数字显示信号转换成模拟显示信号从而传递至数据线(21)；
利用当前一行的显示信号减去先前一行的显示信号从而计算出当前的脉冲选择信号；
将脉冲选择信号解码为第一控制信号和第二控制信号；第一控制信号/第二控制信号的不同取值分别对应不同占空比的脉冲信号；
输出当前第一控制信号的取值所对应的脉冲信号以及输出当前第二控制信号的取值所对应的脉冲信号。
14.如权利要求13所述的灰度相关远端辅助驱动方法，其特征在于，
利用当前一行的显示信号减去先前一行的显示信号的差异为182～255、128～181、64～127、0～63、-63～0、-127～-64、-181～-128、-255～-182，分别对应的脉冲选择信号为011、010、001、000、111、110、101、100，分别对应的第一控制信号为0001、0001、0001、0001、0001、0010、0100、1000，分别对应的第二控制信号为1000、0100、0010、0001、0001、0001、0001、0001；
第一控制信号/第二控制信号的0001、0010、0100、1000取值分别对应pulse0脉冲信号、pulse1脉冲信号、pulse2脉冲信号、pulse3脉冲信号。
技术总结本发明提供一种数据线驱动单元、显示系统及灰度相关远端辅助驱动方法，数据线驱动单元包括电压缓冲器、数据线、NMOS晶体管和PMOS晶体管，显示系统包括第一驱动单元、显示面板、第二驱动单元和显示控制器，第一驱动单元、显示面板和第二驱动单元之间形成M列驱动通道。本发明的数据线驱动单元、显示系统及灰度相关远端辅助驱动方法采用在数据线的近端和远端同时开始驱动的技术方案，近端由传统的电压缓冲器驱动，而远端则由完全导通的高压PMOS晶体管或NMOS晶体管驱动，持续周期由p_pulse或n_pulse控制，本发明结合了电压预加重、灰度相关和两端驱动方法的优点，系统具有更好的性能。
技术研发人员：林兴武;张盛东;焦海龙;张敏
受保护的技术使用者：北京大学深圳研究生院
技术研发日：2021.04.28
技术公布日：2021.08.03
