沟槽型场效应晶体管结构及其制备方法与流程

专利2022-05-09  5



1.本发明属于功率半导体技术领域,特别涉及一种沟槽型场效应晶体管结构及制备方法。


背景技术:

2.在中低压功率mosfet(metal oxide semiconductor field effect transistor)领域,屏蔽栅沟槽mosfet具有比传统沟槽mosfet更低的导通电阻、更快的开关速度等优点,在系统应用中拥有更低的导通损耗和更低的开关损耗,系统拥有更高的转换和传输效率。由于屏蔽栅沟槽mosfet引入了屏蔽氧化层和屏蔽栅极结构,且屏蔽栅极需求与器件源极等电位,版图设计时需求考虑栅极bus和屏蔽栅极bus布局,工艺制造复杂。
3.然而,在一些屏蔽栅沟槽mosfet器件中,特别是对于低压(20v~60v)屏蔽栅沟槽mosfet器件,如果将栅极引出结构设置在器件终端结构内的元胞区,其元胞区沟槽宽度尺寸较小(0.3~0.4um),现国内用于功率器件生产的光刻机能曝光最小尺寸约0.25um、光刻机对位精度70nm,那么栅极接触孔极易连接到附近的源极区导致栅极和源极短接器件失效。并且器件在阻断模式下(源极与栅极短接且接低电位,漏极接高电位),漏极高电位直接加在栅极多晶硅和外延层之间的氧化层上,结构上需求加厚栅极多晶硅和外延之间的氧化层厚度以满足器件击穿电压需求。因此,如何制备有效的栅极引出结构成为屏蔽栅沟槽mosfet(特别是低压屏蔽栅沟槽mosfet)工艺制造难点。
4.因此,如何提供一种沟槽型场效应晶体管结构及制备方法,以解决现有技术中的上述问题实属必要。


技术实现要素:

5.鉴于以上所述现有技术的缺点,本发明的目的在于提供一种沟槽型场效应晶体管结构及制备方法,用于解决现有技术中引出栅层与外延层之间氧化层厚度难以满足需求等问题。
6.为实现上述目的及其他相关目的,本发明提供一种沟槽型场效应晶体管结构的制备方法,所述制备方法包括:
7.提供半导体衬底,于所述半导体衬底上形成外延层,其中,所述外延层包括器件区及栅极引出区;
8.形成第一沟槽和第二沟槽,所述第一沟槽位于所述器件区,所述第二沟槽位于所述栅极引出区,且所述第二沟槽的开口尺寸大于所述第一沟槽的开口尺寸;
9.形成屏蔽栅介质层、屏蔽栅层、引出栅第一介质层、第一引出栅层,所述屏蔽栅层至少填充所述第一沟槽的底部,所述屏蔽栅介质层形成于所述第一沟槽的内壁和所述屏蔽栅层之间,所述第一引出栅层至少填充所述第二沟槽的底部,所述引出栅第一介质层形成于所述第二沟槽的内壁和所述第一引出栅层之间;
10.于所述屏蔽栅层上形成屏蔽栅绝缘层,所述屏蔽栅绝缘层填充于所述第一沟槽,
于所述第一引出栅层上形成引出栅绝缘层,所述引出栅绝缘层填充于所述第二沟槽;
11.去除部分所述屏蔽栅绝缘层,以显露所述第一沟槽的侧壁,且位于所述屏蔽栅层上的剩余的所述屏蔽栅绝缘层作为屏蔽栅隔离层,去除部分所述引出栅绝缘层,形成位于所述第一引出栅层上的引出栅隔离层以及位于所述第二沟槽侧壁的引出栅第二介质层,其中,所述引出栅第二介质层的厚度大于或等于所述引出栅第一介质层的厚度;
12.于所述第一沟槽显露的侧壁上形成栅介质层;
13.于所述第一沟槽内填充形成栅极层,于所述第二沟槽中填充形成第二引出栅层;
14.于相邻所述第一沟槽之间以及相邻所述第二沟槽之间形成体区,并于所述体区中形成源极,且所述源极与所述第一沟槽相邻接;
15.形成栅极层金属引出结构、第二引出栅层金属引出结构、源极金属引出结构以及漏极金属引出结构。
16.可选地,所述去除部分所述屏蔽栅绝缘层,以显露所述第一沟槽的侧壁,且位于所述屏蔽栅层上的剩余的所述屏蔽栅绝缘层作为屏蔽栅隔离层,去除部分所述引出栅绝缘层,形成位于所述第一引出栅层上的引出栅隔离层以及位于所述第二沟槽侧壁的引出栅第二介质层的步骤,还包括:
17.于所述屏蔽栅绝缘层中形成第一开孔,于所述引出栅绝缘层中形成第二开孔;
18.基于所述第一开孔去除部分所述屏蔽栅绝缘层,基于所述第二开孔去除部分所述引出栅绝缘层。
19.可选地,采用干法刻蚀工艺形成所述第一开孔及所述第二开孔;采用湿法刻蚀工艺去除部分所述屏蔽栅绝缘层及部分所述引出栅绝缘层。
20.可选地,所述引出栅第二介质层的厚度介于所述引出栅第一介质层的厚度的1至1.5倍之间;和\或,所述第二沟槽的宽度介于所述第一沟槽的宽度的2至4倍之间。
21.可选地,所述外延层还形成终端区,所述终端区至少位于所述器件区及所述栅极引出区之间,所述终端区中形成终端保护结构,形成终端保护结构包括:
22.形成终端沟槽;
23.形成终端第一介质层、终端屏蔽栅层,所述终端屏蔽栅层至少填充于所述终端沟槽的底部,所述终端第一介质层形成于所述终端沟槽的内壁和所述终端屏蔽栅层之间;
24.于所述终端屏蔽栅层上形成终端隔离层及终端第二介质层,所述终端第二介质层还位于所述终端沟槽侧壁上,所述终端第二介质层厚度大于或等于所述终端第一介质层厚度;
25.于所述终端隔离层及所述终端第二介质层表面形成终端栅极层,所述终端栅极层填充于所述终端沟槽中;
26.形成终端栅极层金属引出结构。
27.本发明还提供一种沟槽型场效应晶体管结构,其中,所述沟槽型场效应晶体管结构优选采用本发明提供的沟槽型场效应晶体管结构制备方法制备得到,当然,也可以采用其他方法制备得到,其中,所述沟槽型场效应晶体管结构包括:
28.半导体衬底,所述半导体衬底上设有外延层,所述外延层包括器件区及栅极引出区;
29.第一沟槽和第二沟槽,所述第一沟槽设于所述器件区,所述第二沟槽设于所述栅
极引出区,且所述第二沟槽的开口尺寸大于所述第一沟槽的开口尺寸;
30.屏蔽栅层和屏蔽栅介质层,所述屏蔽栅层至少设于所述第一沟槽的底部,所述屏蔽栅介质层设于所述屏蔽栅层和所述第一沟槽的内壁之间;
31.栅极层,设于第一沟槽内并位于所述屏蔽栅层上,且所述栅极层与所述屏蔽栅层间设有屏蔽栅隔离层,所述栅极层与所述第一沟槽的侧壁间设有栅介质层;
32.第一引出栅层和引出栅第一介质层,所述第一引出栅层至少设于所述第二沟槽的底部,所述引出栅第一介质层设于所述第一引出栅层和所述第二沟槽的内壁之间;
33.第二引出栅层,设于第二沟槽内并位于所述第一引出栅层上,且所述第二引出栅层与所述第一引出栅层间设有引出栅隔离层,所述第二引出栅层与所述第二沟槽侧壁间设有引出栅第二介质层;
34.体区及源极,所述体区设于相邻的所述第一沟槽之间以及相邻的所述第二沟槽之间,所述源极形成于所述体区中,并与所述第一沟槽相邻接;
35.源极金属引出结构、引出栅金属引出结构及漏极金属引出结构,所述源极金属引出结构与所述体区及所述源极电连接,所述引出栅金属引出结构与所述第二引出栅层电连接,所述漏极金属引出结构与所述半导体衬底电连接。
36.可选地,所述第一开孔的宽度介于所述第一沟槽的宽度的0.4至0.6倍之间;所述第二开孔的宽度介于所述第一沟槽的宽度的0.4至0.6倍之间。
37.可选地,所述第一开孔的深度介于所述屏蔽栅隔离层上表面与所述外延层上表面之间距离的0.6至0.8倍;所述第二开孔的深度介于所述引出栅隔离层上表面与所述外延层上表面之间距离的0.6至0.8倍。
38.可选地,所述引出栅第二介质层的厚度介于所述引出栅第一介质层的厚度的1至1.5倍之间;所述第二沟槽的宽度介于所述第一沟槽的宽度的2至4倍之间。
39.可选地,所述外延层还包括终端区,所述终端区至少位于所述器件区及所述栅极引出区之间,所述终端区设有终端保护结构。
40.可选地,所述终端保护结构包括:
41.终端沟槽,至少在所述终端沟槽的底部设有终端屏蔽栅层,所述终端屏蔽栅层与所述终端沟槽内壁间设有终端第一介质层;
42.终端栅极层,设于所述终端沟槽内并位于所述终端屏蔽栅层上,且所述终端栅极层与所述终端屏蔽栅层间设有终端隔离层,所述终端栅极层与所述终端沟槽侧壁间设有终端第二介质层,所述终端第二介质层厚度大于或等于所述终端第一介质层厚度;
43.终端栅极层金属引出结构,与所述终端栅极层电连接。
44.如上所述,本发明的沟槽型场效应晶体管结构及其制备方法,将栅极引出结构制备在器件区之外的区域,可以制备较宽的第二沟槽,无需增加光罩,可制备较厚的第二引出栅层(如栅极多晶硅)和外延层之间的引出栅第二介质层(如氧化层),满足器件击穿电压需求。
附图说明
45.图1显示为本发明沟槽型场效应晶体管结构制备工艺流程图。
46.图2为本发明一个实施方式的沟槽型场效应晶体管结构版图布局示意图。
47.图3-图15为本发明一个实施方式的沟槽型场效应晶体管结构的制造方法的相关步骤所获得的器件的剖面示意图。
48.元件标号说明
49.100
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半导体衬底
50.101
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外延层
51.101a
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器件区
52.101b
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栅极引出区
53.101c
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终端区
54.102
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第一沟槽
55.103
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第二沟槽
56.104
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终端沟槽
57.105
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介质材料层
58.106
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屏蔽栅材料层
59.107
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屏蔽栅层
60.108
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第一引出栅层
61.109
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终端屏蔽栅层
62.110
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屏蔽介质层
63.111
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引出栅第一介质层
64.112
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终端第一介质层
65.113
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屏蔽栅绝缘层
66.114
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引出栅绝缘层
67.115
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终端栅绝缘层
68.116
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第一掩膜层
69.117
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第二掩膜层
70.118
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屏蔽栅隔离层
71.119
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引出栅隔离层
72.120
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引出栅第二介质层
73.121
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终端隔离层
74.122
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终端第二介质层
75.123
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栅介质层
76.124
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栅极材料层
77.125
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栅极层
78.126
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第二引出栅层
79.127
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终端栅极层
80.128
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源极注入掩膜
81.129
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体区
82.130
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源极
83.131
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隔离介质层
84.131a
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源极接触孔
85.131b
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引出栅接触孔
86.131c
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终端栅接触孔
87.132
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源极金属引出结构
88.133
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第二引出栅金属引出结构
89.134
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漏极金属引出结构
90.s1~s9
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步骤
具体实施方式
91.以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
92.如在详述本发明实施例时,为便于说明,表示器件结构的剖面图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
93.为了方便描述,此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到,这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外,当一层被称为在两层“之间”时,它可以是所述两层之间仅有的层,或者也可以存在一个或多个介于其间的层。
94.在本申请的上下文中,所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例,也可以包括另外的特征形成在第一和第二特征之间的实施例,这样第一和第二特征可能不是直接接触。
95.需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,其组件布局型态也可能更为复杂。
96.如图1-15所示,本发明提供一种沟槽型场效应晶体管结构的制备方法,包括如下步骤:
97.提供半导体衬底,于所述半导体衬底上形成外延层,其中,所述外延层包括器件区及栅极引出区;
98.形成第一沟槽和第二沟槽,所述第一沟槽位于所述器件区,所述第二沟槽位于所述栅极引出区,且所述第二沟槽的开口尺寸大于所述第一沟槽的开口尺寸;
99.形成屏蔽栅介质层、屏蔽栅层、引出栅第一介质层、第一引出栅层,所述屏蔽栅层至少填充所述第一沟槽的底部,所述屏蔽栅介质层形成于所述第一沟槽的内壁和所述屏蔽栅层之间,所述第一引出栅层至少填充所述第二沟槽的底部,所述引出栅第一介质层形成于所述第二沟槽的内壁和所述第一引出栅层之间;
100.于所述屏蔽栅层上形成屏蔽栅绝缘层,所述屏蔽栅绝缘层填充于所述第一沟槽,于所述第一引出栅层上形成引出栅绝缘层,所述引出栅绝缘层填充于所述第二沟槽;
101.去除部分所述屏蔽栅绝缘层,以显露所述第一沟槽的侧壁,且位于所述屏蔽栅层上的剩余的所述屏蔽栅绝缘层作为屏蔽栅隔离层,去除部分所述引出栅绝缘层,形成位于所述第一引出栅层上的引出栅隔离层以及位于所述第二沟槽侧壁的引出栅第二介质层,其中,所述引出栅第二介质层的厚度大于或等于所述引出栅第一介质层的厚度;
102.于所述第一沟槽显露的侧壁上形成栅介质层;
103.于所述第一沟槽内填充形成栅极层,于所述第二沟槽中填充形成第二引出栅层;
104.于相邻所述第一沟槽之间以及相邻所述第二沟槽之间形成体区,并于所述体区中形成源极,且所述源极与所述第一沟槽相邻接;
105.形成栅极层金属引出结构、第二引出栅层金属引出结构、源极金属引出结构以及漏极金属引出结构。
106.下面将结合附图详细说明本发明的沟槽型场效应晶体管结构的制备。其中,图3显示为;形成第一沟槽、第二沟槽、终端沟槽的示意图;图4显示为形成介质材料层及屏蔽栅材料层的示意图;图5显示为形成屏蔽栅层、第一引出栅层、终端屏蔽栅层的示意图;图6显示为形成屏蔽介质层、引出栅第一介质层、终端第一介质层的示意图;图7显示为形成屏蔽栅绝缘层、引出栅绝缘层、终端栅绝缘层的示意图;图8显示为形成第一刻蚀开口、第二刻蚀开口、第三刻蚀开口的示意图;图9显示为形成第一开孔、第二开孔、第三开孔的示意图;图10显示为形成屏蔽栅隔离层、引出栅隔离层、引出栅第二介质层、终端隔离层、终端第二介质层的示意图;图11显示为形成栅极材料层的示意图;图12显示为形成栅极层、第二引出栅层、终端栅极层的示意图;图13显示为形成体区和源极的示意图;图14显示为形成源极接触孔、引出栅接触孔、终端接触孔的示意图;图15显示为形成第二引出栅层金属引出结构、源极金属引出结构以及漏极金属引出结构的示意图。
107.如图1中的s1、s2及图2-3所示,提供半导体衬底100,于所述半导体衬底100上形成外延层101,其中,所述外延层101包括器件区101a及栅极引出区101b;并于所述器件区形成第一沟槽102,于所述栅极引出区形成第二沟槽103,且所述第二沟槽103的开口尺寸大于所述第一沟槽102的开口尺寸。
108.具体的,所述半导体衬底100可以为第一掺杂类型的衬底,其中,所述第一掺杂类型(即第一导电类型)可以是p型掺杂,也可以是n型掺杂,可以为采用离子注入工艺在本征半导体衬底中注入第一掺杂类型(p型或n型)的离子而形成的所述半导体衬底100,具体类型依实际器件需求设定,在本示例中,选择为n型掺杂衬底,另外,在一示例中,可以为重掺杂衬底,如可以是在所述半导体衬底100中掺杂的所述第一掺杂类型离子的浓度大于等于1
×
10
19
/cm3。需要说明的,所述半导体衬底100可以为硅衬底、锗硅衬底、碳化硅衬底等,在本示例中,所述半导体衬底100选用为n

型掺杂的硅衬底,如可以是0.001-0.003ohm*cm。其中,第一掺杂类型与后续提到的第二掺杂类型(即第二导电类型)为相反的掺杂(导电)类型,当所述第一掺杂类型(第一导电类型)半导体为n型半导体、第二掺杂类型(第二导电类型)半导体为p型半导体时,本发明的沟槽mosfet器件为n型器件;反之,本发明的沟槽mosfet器件为p型器件。
109.另外,在一示例中,所述外延层101的掺杂类型与所述半导体衬底100的掺杂类型一致,在一可选示例中,所述外延层101的掺杂浓度低于所述半导体衬底100的掺杂浓度,其中,可以先采用外延工艺在所述第一掺杂类型的所述半导体衬底100的上表面形成本征外
延层,然后再通过离子注入工艺在所述本征外延层内注入第一掺杂类型的离子以形成所述第一掺杂类型的所述外延层101;在另一示例中,还可以采用外延工艺直接在所述第一掺杂类型的所述半导体衬底100的上表面外延形成所述第一掺杂类型的所述外延层101。本示例中,所述外延层101选用为n-型单晶硅外延层。
110.具体的,可以采用光刻和刻蚀的工艺形成所述第一沟槽102和所述第二沟槽103,可选地,二者可以基于同一掩膜版制备,其中,所述第二沟槽103制备于所述栅极引出区101b中,即制备在所述器件区101a之外的区域,从而可以不受限于元胞区内电荷平衡限制,可增加栅极引出结构沟槽宽度,以匹配光刻机能曝光能力和光刻机对位精度,如果将栅极引出结构设置在器件终端结构内的元胞区,其元胞区沟槽宽度尺寸较小(0.3-0.4um),光刻机能曝光最小尺寸约0.25um、光刻机对位精度70nm,那么栅极接触孔极易连接到附近的源极区导致栅极和源极短接器件失效,本发明将所述第二沟槽103(用于后续制备栅极引出结构)制备在所述器件区101a之外的区域,可以将所述第二沟槽103制作宽,还可以有利于后续增加引出栅极与所述外延层之间的氧化层的厚度。在一可选示例中,所述第二沟槽103的宽度介于所述第一沟槽102的宽度的2-4倍之间,可以选择为2.5倍、3倍或3.5倍。另外,所述第一沟槽102及所述第二沟槽103的个数及布置关系依据实际情况设定,例如,可以是若干个平行间隔排布的条形第一沟槽102及若干个平行间隔排布的条形第二沟槽103。
111.如图1中的s3及图4-6所示,形成屏蔽栅介质层110、屏蔽栅层107、引出栅第一介质层111、第一引出栅层108,其中,于所述第一沟槽102的内壁上形成屏蔽栅介质层110,于所述屏蔽栅介质层110表面形成屏蔽栅层107,所述屏蔽栅层107至少填充所述第一沟槽102的底部,即所述屏蔽栅介质层110形成于所述第一沟槽102的内壁和所述屏蔽栅层107之间;于所述第二沟槽103的内壁上形成引出栅第一介质层111,于所述引出栅第一介质层111表面形成第一引出栅层108,所述第一引出栅层108至少填充所述第二沟槽103的底部,即所述引出栅第一介质层111形成于所述第二沟槽103的内壁和所述第一引出栅层108之间。
112.作为示例,形成所述屏蔽栅介质层110、所述屏蔽栅层107、所述引出栅第一介质层111以及所述第一引出栅层108的步骤包括:
113.如图4所示,于所述第一沟槽102内壁、所述第二沟槽103内壁以及所述第一沟槽102及所述第二沟槽103周围的所述外延层101上形成连续的介质材料层105。其中,可以采用热氧化工艺或者化学气相沉积工艺于所述第一沟槽102及所述第二沟槽103的底部、侧壁及各个沟槽周围的外延层101表面形成连续的所述介质材料层105,所述介质材料层105可以包括但不限于氧化硅,在一可选示例中,所述介质材料层105,也即得到的所述屏蔽介质层110和所述引出栅第一介质层111的厚度可以介于800埃-9000埃之间,以达到良好的屏蔽效果,如可以是1000埃、2000埃、8000埃等。
114.继续参照图4所示,于所述介质材料层105表面形成连续的屏蔽栅极材料层106,所述屏蔽栅极材料层106填充满所述第一沟槽102以及所述第二沟槽103。其中,可以采用物理气相沉积、化学气相沉积等工艺于所述介质材料层105表面所形成的槽体中填充形成所述屏蔽栅极材料层106,所述屏蔽栅极材料层106的材料可以包括但不限于多晶硅。
115.如图5所示,对所述屏蔽栅极材料层106进行回刻,以于所述第一沟槽102内形成所述屏蔽栅层107,于所述第二沟槽103内形成所述第一引出栅层108。其中,可以采用干法刻蚀或湿法刻蚀的工艺对所述屏蔽栅材料层106进行回刻,刻蚀掉的所述屏蔽栅材料层106的
深度,也就是说,得到的所述屏蔽栅层107及所述第一引出栅层108的高度可以依据实际需求进行设置。如图6所示,所述屏蔽栅层107外壁上的所述介质材料层105构成所述屏蔽栅介质层110,所述第一引出栅层108外壁上的所述介质材料层105构成所述引出栅第一介质层111。
116.如图1中的s4及图6-7所示,于所述屏蔽栅层107上形成屏蔽栅绝缘层113,所述屏蔽栅绝缘层113填充于所述第一沟槽102,于所述第一引出栅层108上形成引出栅绝缘层114,所述引出栅绝缘层114填充于所述第二沟槽103。其中,在一示例中,可以是在所述屏蔽栅层107上的所述第一沟槽102中以及所述第一引出栅层108上的第二沟槽103中及其周围的所述介质材料层105上沉积绝缘材料层,所述绝缘材料层包括但不限于氧化硅,其形成工艺包括但不限于高密度等离子体(hdp)沉积。再通过化学机械研磨等工艺形成所述屏蔽栅绝缘层113以及所述引出栅绝缘层114,在一示例中,所述屏蔽栅绝缘层113以及所述引出栅绝缘层114的上表面均与所述外延层101的上表面相平齐。
117.如图1中的s5及图7-10所示,去除部分所述屏蔽栅绝缘层113,以显露所述第一沟槽102的部分侧壁,且位于所述屏蔽栅层107上的剩余的所述屏蔽栅绝缘层113作为屏蔽栅隔离层118,去除部分所述引出栅绝缘层114,形成位于所述第一引出栅层108上的引出栅隔离层119以及位于所述第二沟槽103侧壁的引出栅第二介质层120,其中,所述引出栅第二介质层120的厚度大于或等于所述引出栅第一介质层108的厚度。
118.如图9-10所示,作为示例,形成所述屏蔽栅隔离层118、所述引出栅隔离层119以及所述引出栅第二介质层120的步骤包括:
119.于所述屏蔽栅绝缘层113中形成第一开孔113a,于所述引出栅绝缘层114中形成第二开孔114a;以及基于所述第一开孔113a去除部分所述屏蔽栅绝缘层113,基于所述第二开孔114a去除部分所述引出栅绝缘层114。其中,在一示例中,采用干法刻蚀工艺形成所述第一开孔113a及所述第二开孔114a;采用湿法刻蚀工艺去除部分所述屏蔽栅绝缘层113及部分所述引出栅绝缘层114。
120.在一具体实施方式中,具体步骤可以包括:首先,如图9所示,于所述屏蔽栅绝缘层113中形成第一开孔113a,于所述引出栅绝缘层114中形成第二开孔114a;
121.接着,如图10所示,基于所述第一开孔113a腐蚀所述屏蔽栅绝缘层113以形成所述屏蔽栅隔离层118,基于所述第二开孔114a腐蚀所述引出栅绝缘层114以形成所述引出栅隔离层119及所述引出栅第二介质层120,其中,所述引出栅隔离层119及所述引出栅第二介质层120的表面形成一栅极沟槽,其中,可以基于所述第一开孔113a及所述第二开孔114a采用湿法刻蚀工艺形成所述屏蔽栅隔离层118、所述引出栅隔离层119及所述引出栅第二介质层120,在一示例中,使得所述第一沟槽102侧壁上的材料层去除干净,同时,湿法刻蚀过程中,所述第二沟槽103侧壁上的所述引出栅绝缘层114被部分保留,形成所述引出栅第二介质层120,在一示例中,所述引出栅第二介质层120的厚度大于所述引出栅第一介质层108的厚度,作为示例,所述引出栅第二介质层120的厚度介于所述引出栅第一介质层108的厚度的1-1.5倍之间,可以是1.2倍,从而可以基于本发明的方案将该材料层做厚,即使得后续在所述引出栅沟槽中形成的第二引出栅层与所述外延层之间的这一氧化层的厚度增大,从而使得在将栅极引出结构制备在器件区之外的情况下增加该氧化层的厚度,其中器件在阻断模式下(源极与栅极短接且接低电位,漏极接高电位),漏极高电位直接加在栅极多晶硅和外
延层之间的氧化层上,结构上需求加厚栅极多晶硅和外延之间的氧化层厚度以满足器件击穿电压需求,而本发明的方案可以有效解决上述氧化层加厚的问题。
122.作为示例,所述第一开孔113a的宽度介于所述第一沟槽102的宽度的0.4-0.6倍之间,可以是0.4倍、0.45倍、0.5倍等,所述第二开孔114a的宽度介于所述第一沟槽102的宽度的0.4-0.6倍之间,可以是0.4倍、0.45倍、0.5倍等,优选地,所述第一开孔113a与所述第二开孔114a的宽度相等,从而有利于得到所述屏蔽栅隔离层118、所述引出栅隔离层119以及所述引出栅第二介质层120。
123.如图7-9所示,作为示例,形成所述第一开孔113a及所述第二开孔114a的步骤包括:
124.如图7所示,于形成有所述屏蔽栅绝缘层113及所述引出栅绝缘层114的结构的表面形成第一掩膜层116,所述第一掩膜层116可以是硬掩膜介质层,如氮化硅或者多晶硅材料层。
125.继续参照图7所示,于所述第一掩膜层116上形成具有第一开口117a及第二开口117b的第二掩膜层117,所述第一开口117a及所述第二开口117b均显露所述第一掩膜层116,且所述第一开口117a对应显露部分所述屏蔽栅绝缘层113,所述第二开口117b对应显露部分所述引出栅绝缘层114,这里对应显露是指所述第一开口117a所显露的部分与所述屏蔽栅绝缘层113中需要形成所述第一开孔113a的区域相对应,所述第二开口117b所显露的部分与所述引出栅绝缘层114中需要形成所述第二开孔114a的区域相对应,其中,所述第二掩膜层117可以是光刻胶层,其可以采用曝光显影的工艺形成在所述第一掩膜层116上。
126.如图8所示,转移所述第一开口117a及所述第二开口117b至所述第一掩膜层116上,以于所述第一掩膜层116上对应形成第一刻蚀开口116a及第二刻蚀开口116b,其中,可以采用干法刻蚀工艺转移形成所述第一刻蚀开口116a及所述第二刻蚀开口116b。
127.如图9所示,基于所述第一刻蚀开口116a于所述屏蔽栅绝缘层113中形成所述第一开孔113a,基于所述第二刻蚀开口116b于所述引出栅绝缘层114中形成所述第二开孔114a。其中,可以采用干法刻蚀的工艺形成所述第一开孔113a以及所述第二开孔114a,其刻蚀的深度可以依据器件的需求进行设计。作为示例,所述第一开孔113a的底部与所述外延层101上表面之间的距离(所述第一开孔113a的深度)介于所述屏蔽栅隔离层118上表面与所述外延层上表面之间的距离的0.6-0.8倍,可以是0.65倍、0.7倍、0.75倍等;所述第二开孔114a的底部与所述外延层101上表面之间的距离(所述第二开孔114a的深度)介于所述引出栅隔离层119上表面,即所述引出栅沟槽的底部,与所述外延层101上表面之间的距离的0.6-0.8倍,可以是0.65倍、0.7倍、0.75倍等,可以通过控制湿法腐蚀的条件进行控制,在一示例中,所述屏蔽栅隔离层118与所述引出栅隔离层119的上表面相平齐,所述隔离介质层118的上表面与所述外延层101的上表面之间的距离介于5000埃-10000埃之间,可以是6000埃或8000埃等。基于本发明的上述工艺,基于所述第二掩膜层117转移形成所述第一开孔113a及所述第二开孔114a从而可以不需要增加掩膜版,且形成所述第一掩膜层116,且选择为硬掩膜,从而有利于在基于所述第一开孔113a及所述第二开孔114a进行湿法刻蚀的过程中保护顶部的材料层不被破坏,有利于得到稳定的结构。
128.如图1中的s6、s7及图11-12所示,于所述屏蔽栅隔离层118上及所述第一沟槽102显露的侧壁上形成栅介质层123,在一示例中,其厚度小于所述屏蔽栅介质层的厚度,并于
所述第一沟槽102内填充形成栅极层125,于所述第二沟槽103中填充形成第二引出栅层126,其中,可以采用热氧化工艺生长所述栅介质层123,当然,还可以在所述引出栅隔离层119以及所述引出栅第二介质层120形成的栅极沟槽内壁基于所述热氧化工艺形成一层氧化层,所述栅介质层123的材料包括但不限于氧化硅层,在一示例中,形成所述栅介质层123之前可以采用干法或湿法刻蚀工艺刻蚀掉所述第一掩膜层116,另外,可以采用化学气相沉积等工艺在所述栅介质层123表面及所述栅极沟槽中沉积栅极材料层,其包括但不限于多晶硅,再对其进行回刻形成所述栅极层125及所述引出栅层126,可选地,所述栅极层125及所述引出栅层126的上表面均低于所述外延层101的上表面。
129.如图1中的s8及图13所示,于相邻所述第一沟槽102之间以及相邻所述第二沟槽103之间形成体区129,并于所述体区129中形成源极130,且所述源极130与所述第一沟槽102相邻接;其中,所述体区129与所述第一沟槽102及所述第二沟槽103均相邻接,在一示例中,所述体区129的掺杂类型与所述外延层101及所述半导体衬底100的掺杂类型相反,所述体区129具有所述第二掺杂类型,在本示例中,所述体区129选择为p型轻掺杂。在一示例中,在形成所述栅极层125和所述第二引出栅层126之后,可以直接进行离子注入以形成所述体区129,从而无需制备掩膜层,在一可选示例中,所述体区129的下表面高于所述第一沟槽102及所述第二沟槽103的底部,所述体区129底部与两种沟槽的底部之间具有一高度差,另外,在一示例中,还包括在离子注入后进行高温退火的步骤,以形成所述体区129,其中,可以根据器件的阈值电压、击穿电压等性能参数需求调整注入剂量。另外,形成所述体区129之后还包括在所述外延层101上制备源极注入掩膜128,所述源极注入掩膜128可以遮挡住不需要形成源极的位置,在一示例中,所述源极注入掩膜128遮挡住所述栅极引出区101b,另外,还可以遮挡住器件的终端结构区,显露有源区从而基于其进行离子注入得到所述源极130,另外,所述源极130的离子掺杂类型可以与所述外延层101及所述半导体衬底100的掺杂类型相同,与所述体区129的掺杂类型相反,本示例中,所述源极129选择为n 型掺杂的硅。在一示例中,所述源极130的下表面低于所述栅极层125的上表面。
130.如图1中的s9及图14-15所示,形成栅极层金属引出结构(图中未示出)、第二引出栅层金属引出结构133、源极金属引出结构132以及漏极金属引出结构134。
131.其中,在一具体示例中,形成上述金属引出结构包括:
132.至少于所述源极130中形成源极接触孔131a,所述源极接触孔131a贯穿所述源极130并显露所述体区129,于所述第二引出栅层126中形成显露所述第二引出栅层126的引出栅接触孔131b;其中,所述源极接触孔131a还延伸至所述体区129中,以有利于实现所述体区129的电性引出。
133.作为示例,形成所述源极130之后还包括步骤:于所述外延层101上形成隔离介质层131,并于所述隔离介质层131上形成窗口,其中,所述窗口定义出所述源极接触孔131a及所述引出栅接触孔131b的位置,并基于所述窗口形成所述源极接触孔131a及所述引出栅接触孔131b,且所述源极金属引出结构132及所述引出栅电极结构133均形成于所述隔离介质层131的表面。其中,可以采用化学气相沉积等工艺形成所述隔离介质层131,所述隔离介质层131的材料包括但不限于氧化硅,可以基于两道刻蚀工艺,先刻蚀所述隔离介质层131,再刻蚀形成后续的源极接触孔131a及131b。
134.作为示例,形成所述源极接触孔131a之后还包括步骤:基于所述源极接触孔131a
对所述体区129进行离子注入以于所述体区129中形成掺杂接触区,如图15中源极接触孔131a下方的虚线区域所示,所述掺杂接触区的掺杂类型与所述体区129的掺杂类型一致,且所述掺杂接触区与所述源极金属引出结构132相接触。在一示例中,基于所述源极接触孔131a进行离子注入,所述掺杂接触区形成在所述体129区裸露于所述源极接触孔131a的表面,所述掺杂接触区的掺杂类型与所述体区129的掺杂类型一致,在一示例中,所述掺杂接触区的掺杂浓度大于所述体区129的掺杂浓度,在本实施例中,选择为p 型掺杂,以降低接触电阻。
135.所述源极接触孔131a及所述引出栅接触孔131b形成之后,还包括,至少于所述源极接触孔131a中形成与所述源极130及所述体区129均电连接的源极金属引出结构132,从而可以将二者进行电性引出,另外,至少于所述引出栅接触孔131b中形成与所述第二引出栅层126电连接的第二引出栅金属引出结构133,以将所述第二引出栅层126电性引出,通过栅极bus连接到栅极焊盘上,并于所述半导体衬底100远离所述外延层101的一侧形成与所述半导体衬底100电连接的漏极金属引出结构134,以作为漏极引出端,所述半导体衬底100作为漏极。所述源极金属引出结构132、第二引出栅电极结构133、漏极金属引出结构134的材料可以是铝,或者淀积金属alcu(铝铜)或者aisicu(铝硅铜)形成,但不局限于此。
136.另外,如图3-15所示,所述外延层101还形成终端区101c,所述终端区101c至少位于所述器件区101a及所述栅极引出区101c之间,其中,所述终端区101c中形成终端保护结构,形成终端保护结构包括:
137.形成终端沟槽104,在一示例中,形成所述第一沟槽102及所述第二沟槽103的同时于所述终端区101c中形成终端沟槽104,在一可选示例中,所述终端沟槽104的开口尺寸大于所述第一沟槽102的开口尺寸,所述终端沟槽104的开口尺寸等于所述第二沟槽103的开口尺寸;在另一示例中,所述第二沟槽103的开口尺寸大于所述终端沟槽104的开口尺寸且大于所述第一沟槽102的开口处尺寸;
138.形成终端第一介质层112、终端屏蔽栅层109,于所述终端沟槽104的内壁上形成终端第一介质层112,于所述终端第一介质层112表面形成终端屏蔽栅层109,且所述终端屏蔽栅层109至少填充于所述终端沟槽104的底部,其可以与所述屏蔽栅层107以及屏蔽栅介质层110基于同一工艺制备;
139.于所述终端屏蔽栅层109上形成终端隔离层121及终端第二介质层122,所述终端第二介质层122的厚度大于或等于所述终端第一介质层112的厚度,所述终端第二介质层122还位于所述终端沟槽104的侧壁上,其可以与所述引出栅隔离层119及所述引出栅第二介质层120基于同一工艺制备,包括形成终端绝缘层115、第三开口117c、第三刻蚀开口116c以及第三开孔115a的步骤;
140.于所述终端隔离层121及所述终端第二介质层122表面形成终端栅极层127,且所述终端栅极层127填充于所述终端沟槽104中,其可以与所述第二引出栅层126基于同一工艺制备;于所述终端栅极层127内形成终端引出孔131c,其可以与所述引出栅接触孔131b基于同一工艺制备;
141.形成终端栅极层金属引出结构,在一示例中,所述终端栅层金属引出结构可以与所述源极金属引出结构132共用同一金属引出结构,可选地,至少于所述终端引出孔131c中形成与所述终端栅极层127电连接的终端栅金属引出结构,其中,所述终端栅金属引出结构
可以与所述源极金属引出结构132基于同一工艺制备,且可以与所述引出栅电极结构133基于同一工艺制备,形成同一金属引出结构层,在一示例中,通过刻蚀工艺使得所述终端栅金属引出结构及所述源极金属引出结构132与所述第二引出栅金属引出结构133相绝缘。
142.如图15所示,参见图1-14,本发明还提供一种沟槽型场效应晶体管结构,其中,所述沟槽型场效应晶体管结构优选采用本发明提供的沟槽型场效应晶体管结构的制备方法制备得到,当然,也可以采用其他方法制备得到,本发明相关结构的描述可以参考本实施例的上述描述,其中,所述沟槽型场效应晶体管结构包括:
143.半导体衬底100,其中,所述半导体衬底100可以为第一掺杂类型的衬底,所述第一掺杂类型(即第一导电类型)可以是p型掺杂,也可以是n型掺杂,在本示例中,选择为n型掺杂衬底,另外,在一示例中,可以为重掺杂衬底,如可以是在所述半导体衬底100中掺杂的所述第一掺杂类型离子的浓度大于等于1
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/cm3。需要说明的,所述半导体衬底100可以为硅衬底、锗硅衬底、碳化硅衬底等。
144.形成于所述半导体衬底100上的外延层101,在一示例中,所述外延层101的掺杂类型与所述半导体衬底100的掺杂类型一致,在一可选示例中,所述外延层101的掺杂浓度低于所述半导体衬底100的掺杂浓度,其中,所述外延层包101括器件区101a及栅极引出区101b,所述器件区101a中形成有第一沟槽102,所述栅极引出区101c中形成有第二沟槽103,且所述第二沟槽103的宽度大于所述第一沟槽的宽度;
145.其中,所述第二沟槽103制备于所述栅极引出区101b中,即制备在所述器件区101a之外的区域,从而可以不受限于元胞区内电荷平衡限制,可增加栅极引出结构沟槽宽度,以匹配光刻机能曝光能力和光刻机对位精度,如果将栅极引出结构设置在器件终端结构内的元胞区,其元胞区沟槽宽度尺寸较小(0.3-0.4um),光刻机能曝光最小尺寸约0.25um、光刻机对位精度70nm,那么栅极接触孔极易连接到附近的源极区导致栅极和源极短接器件失效,本发明将所述第二沟槽103(用于后续制备栅极引出结构)制备在所述器件区101a之外的区域,可以将所述第二沟槽103制作宽,还可以有利于后续增加引出栅极与所述外延层之间的氧化层的厚度。在一可选示例中,所述第二沟槽103的宽度介于所述第一沟槽102的宽度的2-4倍之间,可以选择为2.5倍、3倍或3.5倍。另外,所述第一沟槽102及所述第二沟槽103的个数及布置关系依据实际情况设定,例如,可以是若干个平行间隔排布的条形第一沟槽102及若干个平行间隔排布的条形第二沟槽103。
146.屏蔽栅介质层110及引出栅第一介质层111,其材料包括但不限于氧化硅层,分别形成于所述第一沟槽102及所述第二沟槽103的内壁上;其厚度可以介于800埃-9000埃之间,以达到良好的屏蔽效果,如可以是1000埃、2000埃、8000埃等。
147.屏蔽栅层107及第一引出栅层108,其材料包括但不限于多晶硅,分别形成于所述屏蔽栅介质层110及所述引出栅第一介质层111表面,且所述屏蔽栅层107填充于所述第一沟槽102底部,所述第一引出栅层108填充于所述第二沟槽103底部;
148.屏蔽栅隔离层118,形成于所述屏蔽栅层107上显露所述屏蔽栅层107上方的所述第一沟槽102侧壁,其材料包括但不限于氧化硅。
149.引出栅隔离层119及引出栅第二介质层120,所述引出栅隔离层119形成于所述第一引出栅层108上,所述引出栅第二介质层120形成于所述引出栅隔离层119上方的所述第二沟槽103的侧壁上,且所述引出栅隔离层119及所述引出栅第二介质层120的表面形成引
出栅沟槽,在一示例中,二者为一体结构,基于同一材料层形成,其材料包括但不限于氧化硅,且所述引出栅第二介质层120的厚度大于所述引出栅第一介质层108的厚度,从而可以基于本发明的方案将该材料层做厚,即使得后续在所述引出栅沟槽中形成的第二引出栅层与所述外延层之间的这一氧化层的厚度增大,从而使得在将栅极引出结构制备在器件区之外的情况下增加该氧化层的厚度,其中器件在阻断模式下(源极与栅极短接且接低电位,漏极接高电位),漏极高电位直接加在栅极多晶硅和外延层之间的氧化层上,结构上需求加厚栅极多晶硅和外延之间的氧化层厚度以满足器件击穿电压需求,而本发明的方案可以有效解决上述氧化层加厚的问题。作为示例,所述引出栅第二介质层120的厚度介于所述引出栅第一介质层108的厚度的1-1.5倍之间,可以是1.2倍。
150.栅介质层123,形成于所述屏蔽隔离层118上及所述第一沟槽102显露的侧壁上,其厚度小于所述屏蔽栅介质层107的厚度;
151.栅极层125及第二引出栅层126,其材料包括但不限于多晶硅,所述栅极层125形成于所述栅介质层123表面并填充于所述第一沟槽102中,所述第二引出栅层126填充于所述引出栅沟槽中,且所述第二引出栅层126中形成有显露所述第二引出栅层的引出栅接触孔131b;
152.体区129及源极130,所述体区129形成于相邻的所述第一沟槽102之间以及相邻的所述第二沟槽103之间,所述源极130形成于所述第一沟槽102之间的所述体区129中,并与所述第一沟槽102相邻接,且所述源极130中形成有贯穿所述源极130并显露所述体区129的源极接触孔131a;其中,在一示例中,所述体区129的掺杂类型与所述外延层101及所述半导体衬底100的掺杂类型相反,所述体区129具有所述第二掺杂类型,在本示例中,所述体区129选择为p型轻掺杂。另外,所述源极130的离子掺杂类型可以与所述外延层101及所述半导体衬底100的掺杂类型相同,与所述体区129的掺杂类型相反,本示例中,所述源极129选择为n 型掺杂的硅。
153.源极金属引出结构132、第二引出栅金属引出结构133及漏极金属引出结构134,所述源极金属引出结构132至少填充于所述源极接触孔131a中并与所述源极130及所述体区120均电连接,所述第二引出栅金属引出结构133至少填充于所述引出栅接触孔131b中并于所述第二引出栅层126电连接,所述漏极金属引出结构134形成于所述半导体衬底远离所述外延层的一侧并与所述半导体衬底100电连接,所述半导体衬底100作为器件的漏极。
154.作为示例,所述外延层101上还形成有隔离介质层131,所述隔离介质层131中形成有与所述源极接触孔131a及所述引出栅接触孔131b对应的窗口,所述源极金属引出结构132填充于所述源极接触孔中并延伸形成于所述隔离介质层131表面,所述引出栅电极结构133填充于所述引出栅接触孔131b中并延伸形成于所述隔离介质层131表面。
155.作为示例,所述沟槽型场效应晶体管结构还包括掺杂接触区,所述掺杂接触区形成于所述源极接触孔131a的底部并与所述源极金属引出结构132相接触,且所述掺杂接触区的掺杂类型与所述体区129的掺杂类型一致。
156.作为示例,所述第二沟槽的宽度介于所述第一沟槽的宽度的2-4倍之间,可以选择为2.5倍、3倍或3.5倍。
157.作为示例,所述外延层101还包括终端区101c,所述终端区101c至少位于所述器件区101a及所述栅极引出区101c之间,所述终端区设有终端保护结构。
158.在一可选示例中,所述终端保护结构包括:终端沟槽104,至少在所述终端沟槽104的底部设有终端屏蔽栅层109,所述终端屏蔽栅层109与所述终端沟槽104内壁间设有终端第一介质层112,其中,所述终端沟槽104位于所述终端区101c中,在一可选示例中,所述终端沟槽104的开口尺寸大于所述第一沟槽102的开口尺寸,所述终端沟槽104的开口尺寸等于所述第二沟槽103的开口尺寸;在另一示例中,所述第二沟槽103的开口尺寸大于所述终端沟槽104的开口尺寸且大于所述第一沟槽102的开口处尺寸;
159.终端栅极层127,设于所述终端沟槽104内并位于所述终端屏蔽栅层112上,且所述终端栅极层127与所述终端屏蔽栅层109间设有终端隔离层121,所述终端栅极层127与所述终端沟槽104侧壁间设有终端第二介质层122,所述终端第二介质层122厚度大于或等于所述终端第一介质层112的厚度;
160.终端栅极层金属引出结构,与所述终端栅极层127电连接在一示例中,所述终端栅层金属引出结构可以与所述源极金属引出结构132共用同一金属引出结构,可选地,所述终端栅极层127内形成有终端引出孔131c;所述终端引出孔131c中形成有与所述终端栅极层127电连接的终端栅电极结构,其中,所述终端栅金属引出结构可以与所述源极金属引出结构132基于同一工艺制备,且可以与所述第二引出栅金属引出结构133基于同一工艺制备,形成同一金属引出结构层,在一示例中,通过刻蚀工艺使得所述终端栅金属引出结构及所述源极金属引出结构132与所述第二引出栅电极结构133相绝缘。
161.综上所述,本发明的沟槽型场效应晶体管结构及其制备方法,将栅极引出结构制备在器件区之外的区域,可以制备较宽的第二沟槽,无需增加光罩,可制备较厚的第二引出栅层(如栅极多晶硅)和外延层之间的引出栅第二介质层(如氧化层),满足器件击穿电压需求。所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
162.上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

技术特征:
1.一种沟槽型场效应晶体管结构的制备方法,其特征在于,所述制备方法包括:提供半导体衬底,于所述半导体衬底上形成外延层,其中,所述外延层包括器件区及栅极引出区;形成第一沟槽和第二沟槽,所述第一沟槽位于所述器件区,所述第二沟槽位于所述栅极引出区,且所述第二沟槽的开口尺寸大于所述第一沟槽的开口尺寸;形成屏蔽栅介质层、屏蔽栅层、引出栅第一介质层、第一引出栅层,所述屏蔽栅层至少填充所述第一沟槽的底部,所述屏蔽栅介质层形成于所述第一沟槽的内壁和所述屏蔽栅层之间,所述第一引出栅层至少填充所述第二沟槽的底部,所述引出栅第一介质层形成于所述第二沟槽的内壁和所述第一引出栅层之间;于所述屏蔽栅层上形成屏蔽栅绝缘层,所述屏蔽栅绝缘层填充于所述第一沟槽,于所述第一引出栅层上形成引出栅绝缘层,所述引出栅绝缘层填充于所述第二沟槽;去除部分所述屏蔽栅绝缘层,以显露所述第一沟槽的侧壁,且位于所述屏蔽栅层上的剩余的所述屏蔽栅绝缘层作为屏蔽栅隔离层,去除部分所述引出栅绝缘层,形成位于所述第一引出栅层上的引出栅隔离层以及位于所述第二沟槽侧壁的引出栅第二介质层,其中,所述引出栅第二介质层的厚度大于或等于所述引出栅第一介质层的厚度;于所述第一沟槽显露的侧壁上形成栅介质层;于所述第一沟槽内填充形成栅极层,于所述第二沟槽中填充形成第二引出栅层;于相邻所述第一沟槽之间以及相邻所述第二沟槽之间形成体区,并于所述体区中形成源极,且所述源极与所述第一沟槽相邻接;形成栅极层金属引出结构、第二引出栅层金属引出结构、源极金属引出结构以及漏极金属引出结构。2.根据权利要求1所述的沟槽型场效应晶体管结构的制备方法,其特征在于,所述去除部分所述屏蔽栅绝缘层,以显露所述第一沟槽的侧壁,且位于所述屏蔽栅层上的剩余的所述屏蔽栅绝缘层作为屏蔽栅隔离层,去除部分所述引出栅绝缘层,形成位于所述第一引出栅层上的引出栅隔离层以及位于所述第二沟槽侧壁的引出栅第二介质层的步骤,还包括:于所述屏蔽栅绝缘层中形成第一开孔,于所述引出栅绝缘层中形成第二开孔;基于所述第一开孔去除部分所述屏蔽栅绝缘层,基于所述第二开孔去除部分所述引出栅绝缘层。3.根据权利要求2所述的沟槽型场效应晶体管结构的制备方法,其特征在于,采用干法刻蚀工艺形成所述第一开孔及所述第二开孔;采用湿法刻蚀工艺去除部分所述屏蔽栅绝缘层及部分所述引出栅绝缘层。4.根据权利要求1所述的沟槽型场效应晶体管结构的制备方法,其特征在于,所述引出栅第二介质层的厚度介于所述引出栅第一介质层的厚度的1至1.5倍之间;和\或,所述第二沟槽的宽度介于所述第一沟槽的宽度的2至4倍之间。5.根据权利要求1-4中任意一项所述的沟槽型场效应晶体管结构的制备方法,其特征在于,所述外延层还形成终端区,所述终端区至少位于所述器件区及所述栅极引出区之间,所述终端区中形成终端保护结构,形成终端保护结构包括:形成终端沟槽;形成终端第一介质层、终端屏蔽栅层,所述终端屏蔽栅层至少填充于所述终端沟槽的
底部,所述终端第一介质层形成于所述终端沟槽的内壁和所述终端屏蔽栅层之间;于所述终端屏蔽栅层上形成终端隔离层及终端第二介质层,所述终端第二介质层还位于所述终端沟槽侧壁上,所述终端第二介质层厚度大于或等于所述终端第一介质层厚度;于所述终端隔离层及所述终端第二介质层表面形成终端栅极层,所述终端栅极层填充于所述终端沟槽中;形成终端栅极层金属引出结构。6.一种沟槽型场效应晶体管结构,其特征在于,所述沟槽型场效应晶体管结构包括:半导体衬底,所述半导体衬底上设有外延层,所述外延层包括器件区及栅极引出区;第一沟槽和第二沟槽,所述第一沟槽设于所述器件区,所述第二沟槽设于所述栅极引出区,且所述第二沟槽的开口尺寸大于所述第一沟槽的开口尺寸;屏蔽栅层和屏蔽栅介质层,所述屏蔽栅层至少设于所述第一沟槽的底部,所述屏蔽栅介质层设于所述屏蔽栅层和所述第一沟槽的内壁之间;栅极层,设于第一沟槽内并位于所述屏蔽栅层上,且所述栅极层与所述屏蔽栅层间设有屏蔽栅隔离层,所述栅极层与所述第一沟槽的侧壁间设有栅介质层;第一引出栅层和引出栅第一介质层,所述第一引出栅层至少设于所述第二沟槽的底部,所述引出栅第一介质层设于所述第一引出栅层和所述第二沟槽的内壁之间;第二引出栅层,设于第二沟槽内并位于所述第一引出栅层上,且所述第二引出栅层与所述第一引出栅层间设有引出栅隔离层,所述第二引出栅层与所述第二沟槽侧壁间设有引出栅第二介质层;体区及源极,所述体区设于相邻的所述第一沟槽之间以及相邻的所述第二沟槽之间,所述源极形成于所述体区中,并与所述第一沟槽相邻接;源极金属引出结构、第二引出栅金属引出结构及漏极金属引出结构,所述源极金属引出结构与所述体区及所述源极电连接,所述引出栅金属引出结构与所述第二引出栅层电连接,所述漏极金属引出结构与所述半导体衬底电连接。7.根据权利要求6所述的沟槽型场效应晶体管结构,其特征在于,所述第一开孔的宽度介于所述第一沟槽的宽度的0.4至0.6倍之间;所述第二开孔的宽度介于所述第一沟槽的宽度的0.4至0.6倍之间。8.根据权利要求6所述的沟槽型场效应晶体管结构,其特征在于,所述第一开孔的深度介于所述屏蔽栅隔离层上表面与所述外延层上表面之间距离的0.6至0.8倍;所述第二开孔的深度介于所述引出栅隔离层上表面与所述外延层上表面之间距离的0.6至0.8倍。9.根据权利要求6所述的沟槽型场效应晶体管结构,其特征在于,所述引出栅第二介质层的厚度介于所述引出栅第一介质层的厚度的1至1.5倍之间;所述第二沟槽的宽度介于所述第一沟槽的宽度的2至4倍之间。10.根据权利要求6-9中任意一项所述的沟槽型场效应晶体管结构,其特征在于,所述外延层还包括终端区,所述终端区至少位于所述器件区及所述栅极引出区之间,所述终端区设有终端保护结构。11.根据权利要求10所述的沟槽型场效应晶体管结构,其特征在于,所述终端保护结构包括:终端沟槽,至少在所述终端沟槽的底部设有终端屏蔽栅层,所述终端屏蔽栅层与所述
终端沟槽内壁间设有终端第一介质层;终端栅极层,设于所述终端沟槽内并位于所述终端屏蔽栅层上,且所述终端栅极层与所述终端屏蔽栅层间设有终端隔离层,所述终端栅极层与所述终端沟槽侧壁间设有终端第二介质层,所述终端第二介质层厚度大于或等于所述终端第一介质层厚度;终端栅极层金属引出结构,与所述终端栅极层电连接。
技术总结
本发明提供一种场效应晶体管结构及制备方法,制备方法包括:提供半导体衬底,生长外延层,形成第一沟槽、第二沟槽,制备屏蔽介质层、屏蔽栅层、屏蔽栅隔离层、栅介质层、栅极层、引出栅第一介质层、第一引出栅层、引出栅隔离层、引出栅第二介质层以及第二栅层,形成体区和源极,制备源极接触孔、引出栅接触孔,制备源极金属引出结构及引出栅电极结构。本发明将栅极引出结构制备在器件区之外的区域,可以制备较宽的第二沟槽,无需增加光罩,可制备较厚的第二引出栅层(如栅极多晶硅)和外延层之间引出栅第二介质层(如氧化层),满足器件击穿电压需求。求。求。


技术研发人员:姚鑫 焦伟 骆菲 冉英
受保护的技术使用者:华润微电子(重庆)有限公司
技术研发日:2019.12.30
技术公布日:2021/7/15

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